CN107195679A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。具有栅电极的n沟道功率MOS晶体管形成在半导体衬底中定义的元件形成区中。p型保护环区形成在终端区中。多个p型柱区域从p型基极区的底部形成至另一更深位置。位于最外周的所述柱区域和所述p‑型保护环区彼此间隔开距离。电连接至所述栅电极的栅电极引出部形成在所述p‑型保护环区中。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、附图和摘要的于2016年3月14日申请的日本专利申请NO.2016-049572的公开内容以引用的方式全部并入本文。
技术领域
本发明涉及一种半导体器件，并且可以优选地用于包括例如功率MOS晶体管的半导体器件中。
背景技术
包括功率MOS(金属氧化物半导体)晶体管等的半导体器件用于操作电气部件，诸如安装在汽车中的车灯、动力转向***和电动车窗。
例如，n沟道功率MOS晶体管作为开关元件形成在元件形成区中，该元件形成区定义在半导体器件的半导体衬底中。在元件形成区中，形成其中形成有沟道的p型基极区。p-型保护环区形成在环绕元件形成区的终端区中。源电极形成在半导体衬底的表面侧，并且漏电极形成在其后侧。
用作漏极区域的n型漂移区形成在半导体衬底中。p型柱区域形成为从p型基极区的底部朝向n型漂移区突出。P型柱区域和n型漂移区形成为，例如，在一个方向上交替地设置。该结构称为超结结构。公开了这种半导体器件的专利文献的示例包括专利文献1和2。
现有技术文献
专利文献
[专利文献1]日本未审专利申请公开NO.2009-141185
[专利文献2]日本未审专利申请公开NO.2007-221024
发明内容
假设电荷平衡在p型柱区域和p-型保护环区彼此重叠的区域中可能变得不均匀。因此，终端区中的击穿电压相较于元件形成区中的击穿电压可能会降低至更低的水平。
其它问题和新的特征将通过本说明书的描述和附图而变得更加清楚。
根据一个实施例的半导体器件包括：定义有元件形成区的半导体衬底；基极区；栅电极；源极区；多个柱区域；保护环区；以及栅极引出电极。半导体衬底将用作漏极区。基极区从半导体衬底的表面形成至第一深度。栅电极形成在基极区中，并且形成在从基极区的表面延伸至比第一深度深的第二深度的第一沟槽中，其中第一绝缘膜介于其间。源极区从基极区的表面形成至比第一深度浅的第三深度。柱区域从基极区的底部形成至比第一深度深的第四深度，并且彼此间隔地设置。保护环区从半导体衬底的表面形成至比第一深度深的第五深度，以从外周的下侧和比外周更靠外的外侧环绕基极区的外周。栅极引出电极形成在第二沟槽中，该第二沟槽从基极区和保护环区彼此重叠至比第五深度浅的第六深度的区域的表面延伸，其中第二绝缘膜介于栅极引出电极与第二沟槽之间，并且栅极引出电极电连接至栅电极。柱区域中的设置在最外周的柱区域和保护环区彼此间隔开第一距离。
根据另一实施例的半导体器件的制造方法包括以下步骤。在用作漏极区的第一导电类型的半导体衬底中定义元件形成区。通过引入第二导电类型的杂质以环绕位于元件形成区中的半导体衬底的区域，从半导体衬底的表面至第一深度形成保护环区。通过加工半导体衬底的区域和位于元件形成区中的保护环区，在半导体衬底的区域中形成到达比第一深度浅的第二深度的第一沟槽；以及在保护环区中形成到达第二深度并且连接至第一沟槽的第二沟槽。在第一沟槽中形成栅电极，其中第一绝缘膜介于栅电极与第一沟槽之间；以及在第二沟槽中形成栅电极引出电极，其中第二绝缘膜介于栅电极引出电极与第二沟槽之间。通过将第二导电类型的杂质引入到位于元件形成区中的半导体衬底的区域中，从半导体衬底的区域的表面至比第二深度浅的第三深度形成基极区以与保护环区重叠。通过将第一导电类型的杂质引入到基极区中形成源极区。通过引入第二导电类型的杂质从基极区的底部至比第三深度深的第四深度形成多个柱区域。在形成柱区域的步骤中，柱区域中的位于最外周的柱区域和保护环区形成为彼此隔开。
在根据一个实施例的半导体器件中，可以提高击穿电压。在根据另一实施例的半导体器件的制造方法中，可以获得半导体器件，在该半导体器件中，可以提高击穿电压。
附图说明
图1是根据第一实施例的半导体器件的平面图；
图2是沿实施例中的图1所示的线II-II截取的剖面透视图；
图3是用于解释实施例中的半导体器件的导通操作的剖视图；
图4是用于解释比较例的半导体器件的导通操作的剖视图；
图5是用于解释比较例的半导体器件的截止操作和问题的剖视图；
图6是用于解释实施例中的半导体器件的截止操作和优点的剖视图；
图7是图示了实施例中的半导体器件的制造方法的一个步骤的剖视图；
图8是图示了实施例中的在图7所示的步骤之后执行的步骤的剖视图；
图9是图示了实施例中的在图8所示的步骤之后执行的步骤的剖视图；
图10是图示了实施例中的在图9所示的步骤之后执行的步骤的剖视图；
图11是图示了实施例中的在图10所示的步骤之后执行的步骤的剖视图；
图12是图示了实施例中的在图11所示的步骤之后执行的步骤的剖视图；
图13是图示了实施例中的在图12所示的步骤之后执行的步骤的剖视图；
图14是图示了实施例中的在图13所示的步骤之后执行的步骤的剖视图；
图15是图示了实施例中的在图14所示的步骤之后执行的步骤的剖视图；
图16是图示了实施例中的在图15所示的步骤之后执行的步骤的剖视图；
图17是图示了实施例中的在图16所示的步骤之后执行的步骤的剖视图；
图18是根据第二实施例的半导体器件的平面图；
图19是沿实施例中的图18所示的线XIX-XIX截取的剖面透视图；
图20是用于解释实施例中的半导体器件的导通操作的剖视图；
图21是用于解释实施例中的半导体器件的截止操作和优点的剖视图；
图22是图示了实施例中的半导体器件的制造方法的一个步骤的剖视图；
图23是图示了实施例中的在图22所示的步骤之后执行的步骤的剖视图；
图24是图示了实施例中的在图23所示的步骤之后执行的步骤的剖视图；以及
图25是根据实施例的变型的半导体器件的平面图。
具体实施方式
第一实施例
在本文中，将描述包括具有超结结构的功率MOS晶体管的半导体器件的第一示例。
(剖面结构)
在半导体衬底SUB的表面侧，从衬底的表面至预定深度形成n型漂移区DFR，如图1和图2所示。元件形成区EFR定义在n型漂移区DFR中。n沟道功率MOS晶体管NTR形成在元件形成区EFR中。包括例如硼的p型基极区BSR形成在元件形成区EFR中。从n型漂移区DFR(半导体衬底SUB)至预定深度形成p型基极区BSR。包括例如硼的p-型保护环区GRR形成在环绕元件形成区EFR的终端区TER(p型基极区BSR的外周)中。
形成穿透p型基极区BSR到达n型漂移区DFR的沟槽TRC1(见图10)。栅电极GEL形成在沟槽TRC1中，其中栅极绝缘膜GIF介于栅电极与沟槽之间。包括例如砷的n型源极区SCR作为功率MOS晶体管NTR的源极区形成在p型基极区BSR中。从p型基极区BSR的表面至预定深度形成源极区SCR。p+型区域形成在源极区SCR侧。
从p型基极区BSR的底部至预定深度形成各自包括例如硼的多个p型柱区域COR。在本文中，作为一个示例，将p型柱区域COR形成为具有基本上矩形的平面图案。p型柱区域COR和n型漂移区DFR交替设置在元件形成区(p型基极区BSR)中，由此允许形成超结结构。位于p型柱区域COR的最外周的p型柱区域COR和p-型保护环GRR彼此间隔开距离S1。相邻的p型柱区域COR彼此间隔开至少距离S2。
沟槽TRC2(见图10)形成在p-型保护环区GRR中。将沟槽TRC2的宽度设置为大于形成有栅电极GEL的沟槽TRC1(见图10)的宽度。栅电极引出部GEE形成在沟槽TRC2中，其中绝缘膜IF介于栅电极引出部与沟槽之间。栅电极引出部GEE电连接至栅电极GEL。
形成层间绝缘膜ILF以覆盖栅电极GEL、栅电极引出部GEE等。层间绝缘膜ILF由例如BPSG(硼磷硅玻璃)膜等形成。将栅电极栓塞GEP和源电极栓塞SEP形成为穿透层间绝缘膜ILF。栅电极栓塞GEP电连接至栅电极引出部GEE。源电极栓塞SEP电连接至源极区SCR。
栅电极金属膜GEM和源电极金属膜SEM形成在层间绝缘膜ILF的表面上方。栅电极金属膜GEM电连接至栅电极栓塞GEP。栅电极金属膜GEM经由栅电极栓塞GEP和栅电极引出部GEE电连接至栅电极GEL。源电极金属膜SEM电连接至源电极栓塞SEP。源电极金属膜SEM经由源电极栓塞SEP电连接至源极区SCR。
n+型区域NCR形成在半导体衬底SUB的后表面侧。n+型区域NCR和n型漂移区DFR将用作功率MOS晶体管NTR的漏极区。形成漏电极金属膜DEM以与n+型区域接触。在本实施例中，使n+型衬底SBB(见图7)用作n+型区域NCR，并且n型漂移区DFR通过外延生长形成在n+型区域NCR上方，并且在该说明书中，使n+型区域NCR和n型漂移区DFR用作半导体衬底SUB。
(平面结构)
如图1和图2所示，p-型保护环区GRR设置在终端区TER中，并且全部形成在p型基极区BSR的周边周围以环绕p型基极区BSR。栅电极引出部GEE环形地形成以环绕p型基极区BSR。
多个栅电极GEL设置在一个方向(X方向)上以彼此隔开。栅电极GEL中的每一个在垂直于该一个方向的方向(Y方向)上延伸。栅电极GEL设置在环形栅电极引出部GEE内部。栅电极GEL中的每一个的一端和另一端连接至环形栅电极引出部GEE以与其电连接。
多个p型柱区域COR例如在X方向和Y方向上彼此间隔地设置。为了简化视图，图1仅图示了在Y方向上彼此间隔地设置的p型柱区域COR的部分。
形成源电极金属膜SEM以覆盖功率MOS晶体管NTR。栅电极金属膜GEM环形地形成以环绕源电极金属膜SEM。如上文所述来配置根据第一实施例的半导体器件。
(操作)
随后，将描述上述半导体器件的操作。首先将描述导通操作。在导通半导体器件时，将高于或者等于功率MOS晶体管NTR的阈值电压的电压施加至栅电极GEL。例如，在本文中，经由栅电极金属膜GEM、栅电极栓塞GEP和栅电极引出部GEE将大约12v的电压施加至栅电极GEL。例如，经由源电极金属膜SEM和源电极栓塞SEP将0V的电压施加至源极区SCR。例如，经由漏电极金属膜DEM将大约12v的电压施加至n+型区域NCR等(漏极区)。
由此，在p型基极区BSR的部分中形成n型沟道，其中栅极绝缘膜GIF介于基极区BSR与栅电极GEL之间。当形成沟道时，电荷移动，如图3所示，并且因此出现导通状态，在该导通状态下，电流从漏电极金属膜DEM朝源电极金属膜SEM流动，如箭头所指示。
随后，在截止半导体器件时，将低于功率MOS晶体管NTR的阈值电压的电压施加至栅电极GEL。此时，在源极区SCR与n型漂移区DFR之间产生电位差。在本文中，栅电极GEL和源极区SCR的电压为低。
因此，耗尽层从n型漂移区DFR与p型基极区BSR之间的pn结部分纵向地展开。另外，耗尽层也从n型漂移区DFR与p型柱区域COR之间的pn结部分主要横向地展开。
由此，用耗尽层填充n型漂移区DFR和p型柱区域COR。由于形成了该耗尽层，阻止了电荷在源极区SCR与n型漂移区DFR之间移动。当阻止了电荷移动时，阻止了电流流动并且出现截止状态。
在形成有超结结构的元件形成区中，保持p型杂质的浓度与n型杂质的浓度之间的电荷平衡，并且因此生成均匀耗尽层。另一方面，在p型基极区BSR的外周(终端区TER)和栅电极引出部GEE的下端中形成的耗尽层中，生成具有大曲率的位置。电场趋于聚集在耗尽层中具有大曲率的位置中，这可能会降低终端区的击穿电压。
为了减少这种电场聚集并且确保终端区而非元件形成区的击穿电压，形成p-型保护环区GRR。形成p-型保护环区GRR以从下方环绕p型基极区BSR的外周和栅电极引出部GEE。
在上述半导体器件中，位于最外周的p-型保护环GRR和p型柱区域COR彼此间隔开距离S1。由此，即使当将高于常用电压的电压(例如浪涌电压)施加至半导体器件时，也可以确保击穿电压。通过与比较例的半导体器件进行比较，来对此进行描述。
(比较例)
在比较例的半导体器件SED中，位于多个p型柱区域COR的外周中的p型柱区域COR形成在p-型保护环区GRR中，如图4所示。由于除此之外的实质配置与图2所示的配置一样，因此使用相同的参考数字来指示相同的构件，并且，除非必要，否则将不再重复对其进行描述。
随后，将描述半导体器件的操作。首先将描述导通操作。将高于或者等于阈值电压的电压施加至栅电极GEL。由此，在p型基极区BSR中形成n型沟道，其中栅极绝缘膜GIF介于基极区BSR与栅电极GEL之间。当形成沟道时，出现电流从漏电极金属膜DEM朝源电极金属膜SEM流动的导通状态。
随后，将描述截止操作。将低于功率MOS晶体管NTR的阈值电压的电压施加至栅电极GEL。由此，在p型基极区BSR中形成的沟道消失。耗尽层从在n型漂移区DFR与p型基极区BSR之间的pn结部分展开。另外，耗尽层从在n型漂移区DFR与p型柱区域COR之间的pn结部分展开。
由此，用耗尽层DPL填充n型漂移区DFR和p型柱区域COR，如图5所示。当形成耗尽层DPL时，阻止了电荷在源极区SCR与n型漂移区DFR之间移动。当阻止了电荷移动时，阻止了电流流动并且出现截止状态。
在比较例的半导体器件SED中，位于外周中的p型柱区域COR形成在p-型保护环区GRR中。因此，p型杂质的浓度在p型柱区域COR和p-型保护环区GRR彼此重叠的区域中变得高，并且杂质浓度之间的电荷平衡变得不均匀。
因此，在p型柱区域COR和p-型保护环区GRR彼此重叠的区域中，耗尽层DPL的上端UE不向上延伸，并且上端UE与下端LE之间的距离LD变得比其它部分的距离更小，如图5所示。因此，击穿电压在耗尽层DPL变得薄的部分中降低，并且假设在半导体器件SED(功率MOS晶体管NRT)中可以引起击穿。尤其是当施加浪涌电压等时，可以引起击穿的可能性变高。
相较于比较例的半导体器件SED，在根据该实施例的半导体器件SED中，p型柱区域COR形成为不与p-型保护环区GRR重叠，并且位于最外周的p型柱区域COR形成为与p-型保护环区GRR间隔开距离S1，如图2所示。距离S1比相邻p型柱区域COR之间的距离S2更小，并且设置为不在p型柱区域COR与p-型保护环区GRR之间形成薄耗尽层的距离。在本文中，距离S1可以设置为例如大约1μm至2.5μm的距离。
由此，可以抑制p型杂质的浓度之间的电荷平衡变得不均匀，并且耗尽层DPL形成为基本上是均匀的，如图6所示。因此，即使在施加比常用电压更高的浪涌电压等时仍能确保终端区TER中的击穿电压，并且可以提高半导体器件SED(功率MOS晶体管NRT)的击穿电压。
(制造方法)
随后，将描述上述半导体器件的制造方法的一个示例。首先准备n+型衬底SBB，如图7所示。n+型衬底SBB将用作n+型区域NCR。随后，通过外延生长过程在n+型衬底SBB的表面上方形成n型外延层，如图8所示。外延层将用作n型漂移区DFR。通过n+型衬底SBB和n型漂移区DFR(外延层)形成半导体衬底SUB。
随后，通过执行预定光刻工艺来形成用于形成p-型保护环区的抗蚀剂图案(未示出)。随后，通过将抗蚀剂图案用作注入掩膜来注入p型杂质，诸如，例如，硼。之后，去除抗蚀剂图案。由此，从半导体衬底SUB的表面至预定深度形成p-型保护环区GRR，如图9所示。
随后，通过执行预定光刻工艺来形成用于形成沟槽的抗蚀剂图案(未示出)。随后，通过将抗蚀剂图案用作蚀刻掩膜在暴露出来的半导体衬底SUB上执行蚀刻工艺。之后，去除抗蚀剂图案。由此，在元件形成区EFR(见图2)中形成各自在一个方向上延伸的沟槽TRC1，如图10所示。环形沟槽TRC2形成在p-型保护环区GRR中。沟槽TRC1和沟槽TRC2形成为具有相同的深度。沟槽TRC2形成为具有比沟槽TRC1更大的宽度。
随后，通过执行热酸处理将氧化硅膜(未示出)形成在沟槽TRC1和TRC2的侧壁表面、半导体衬底SUB的表面等上方。随后，例如，形成多晶硅膜(未示出)以覆盖氧化硅膜。随后，通过执行干蚀刻工艺来去除位于半导体衬底SUB的上表面上方的多晶硅膜的部分和氧化硅膜的部分，同时保留位于沟槽TRC1和TRC2中的两个膜的部分。
由此，栅极绝缘膜GIF形成在沟槽TRC1中，其中栅电极GEL介于栅极绝缘膜GIF与沟槽TRC1之间，如图11所示。栅电极引出部GEE形成在沟槽TRC2中，其中绝缘膜IF介于栅电极引出部与沟槽之间。
随后，通过执行预定光刻工艺来形成用于形成p型基极区的抗蚀剂图案(未示出)。随后，通过将抗蚀剂图案用作注入掩膜来注入p型杂质，诸如，例如，硼。之后，去除抗蚀剂图案。
由此，从半导体衬底SUB的表面至预定深度形成p型基极区BSR，如图12所示。p型基极区BSR的深度比p-型保护环区GRR的深度浅。p型基极区BSR的终端区与p-型保护环区GRR重叠。
随后，通过执行预定光刻工艺来形成用于形成源极区的抗蚀剂图案(未示出)。随后，通过将抗蚀剂图案用作注入掩膜来注入n型杂质，诸如，例如，砷。之后，去除抗蚀剂图案。随后，形成用于形成p+型区域的抗蚀剂图案(未示出)。
随后，通过将抗蚀剂图案用作注入掩膜来注入p型杂质，诸如，例如，硼。之后，去除抗蚀剂图案。由此，源极区SCR和p+型区域形成在p型基极区BSR中，如图13所示。
随后，形成用作硬掩膜的氧化硅膜(未示出)以覆盖半导体衬底SUB。随后，通过执行预定光刻工艺来形成用于形成p型柱区域的抗蚀剂图案PR，如图14所示。随后，通过将抗蚀剂图案PR用作蚀刻掩膜对氧化硅膜执行蚀刻工艺来形成硬掩膜HM。
随后，通过将抗蚀剂图案PR和硬掩膜HM用作注入掩膜来注入p型杂质，诸如，例如，硼。之后，去除抗蚀剂图案PR和硬掩膜HM。由此，形成p型柱区域COR，如图15所示。位于p型柱区域COR的最外周的p型柱区域COR形成为与p-型保护环区GRR隔开。
随后，形成层间绝缘膜ILF，诸如，例如，BPSG膜，以覆盖半导体衬底SUB，如图16所示。随后，通过执行预定光刻工艺和蚀刻工艺在层间绝缘膜ILF中形成源极接触孔SCH和栅极接触孔GCH。随后，通过形成钨膜或者钛膜以及通过执行预定蚀刻工艺在源极接触孔SCH中形成源电极栓塞SEP，并且在栅极接触孔GCH中形成栅电极栓塞GEP。
随后，形成导电膜(未示出)，诸如，例如，铝膜，以覆盖层间绝缘膜ILF。随后，通过执行预定光刻工艺和蚀刻工艺来形成源电极金属膜SEM和栅电极金属膜GEM，如图16所示。
随后，通过形成例如铝膜在半导体衬底SUB的后表面上方形成漏电极金属膜DEM，如图17所示。因此，完成了半导体器件的主要部分。
在半导体器件的上述制造方法中，可以获得半导体器件，在该半导体器件中，提高了终端区TER的击穿电压。此外，在上述制造方法中，将沟槽TRC2的宽度形成为大于沟槽TRC1的宽度。由此，可以增加用于使栅电极栓塞GEP(栅极接触孔GCH)与沟槽TRC2中形成的栅电极引出部GEE不对准的裕度。
此外，在上述制造方法中，可以抑制沟槽TRC1中形成的栅电极GEL的耐压和沟槽TRC2中形成的栅电极引出部GEE的耐压的降低。例如，在延伸了某一长度的沟槽中，在沟槽在延伸方向上终止的点处，存在端部。在该端部处，由于沟槽的角部为圆形等，假设沟槽中形成的栅电极的耐压可以降低。
在上述制造方法中，沟槽TRC2环形地形成，并且沟槽TRC1设置在环形沟槽TRC2内部并且形成为连接至沟槽TRC2。因此，沟槽TRC1和TRC2连接在一起，并且，在沟槽在延伸方向上终止的点处，不形成端部。由此，抑制由于形成上述端部而出现的耐压的降低，并且因此可以确保耐压。
第二实施例
此处，将描述包括具有超结结构的功率MOS晶体管的半导体器件的第二示例。
(剖面结构和平面结构)
如图18和图19所示，p型基极区BSR被对分为半导体器件SED中的p型基极区BSR1和p型基极区BSR2。p型基极区BSR1和p型基极区BSR2彼此间隔开距离S3。n型漂移区DFR位于p型基极区BSR1与p型基极区BSR2之间。p型基极区BSR2环形地设置在终端区TER中。p型基极区BSR1设置在环形p型基极区BSR2内部。
除此之外的配置与图1和图2中所示的半导体器件的配置一样，因此使用相同的参考数字来指示相同的构件，并且除非必要，否则将不再重复对其进行描述。
(操作)
随后，将描述上述半导体器件的操作。操作与前述半导体器件的操作相同。
在导通半导体器件时，首先将大约12v的电压施加至栅电极GEL。将例如0V的电压施加至源极区SCR。将例如大约12v的电压施加至n+型区域NCR(漏极区)等。由此，在p型基极区BSR的部分中形成n型沟道，并且出现导通状态，在该导通状态中，如箭头所指示，电流从漏电极金属膜DEM朝源电极金属膜SEM流动，如图20所示。
随后，在截止半导体器件时，将低于功率MOS晶体管NTR的阈值电压的电压施加至栅电极GEL。
由此，耗尽层从在n型漂移区DFR与p型基极区BSR之间的pn结部分展开，并且耗尽层也从在n型漂移区DFR与p型柱区域COR之间的pn结部分展开。在这种情况下，p型基极区BSR1与p型基极区BSR2之间的距离S3设置为如下长度：从在n型漂移区DFR与p型基极区BSR1之间的pn结部分伸展的耗尽层与从在n型漂移区DFR与p型基极区BSR2之间的pn结部分伸展的耗尽层连接在一起。由此，用耗尽层DPL填充n型漂移区DFR和p柱区域COR，如图21所示，并且阻止电流在源极区SCR与n型漂移区DFR之间流动，并且出现截止状态。
在上述半导体器件中，位于p型柱区域COR的最外周的p型柱区域COR与p-型保护环区GRR间隔开地设置。由此，抑制p型杂质的浓度之间的电荷平衡变得不均匀，并且按照与第一实施例中描述的相同方式将耗尽层DPL形成为基本上是均匀的。因此，即使在施加浪涌电压等时仍能确保终端区TER(p型基极区BSR的外周)中的击穿电压，并且可以提高半导体器件SED(功率MOS晶体管NRT)的击穿电压。
此外，在上述半导体器件中，肯定可以减少终端区TER中的电场，其中p型基极区BSR被对分为p型基极区BSR1和p型基极区BSR2，并且因此可以进一步提高终端区TER的击穿电压。
将对此进行描述。作为通过模拟进行的评估结果，本发明人已发现：当p型基极区BSR被对分为p型基极区BSR1和p型基极区BSR2时，在p型基极区BSR2的端部处的等位线之间的空间比在未被对分时扩得更大；并且进一步减小了在p型基极区BSR2的端部处的电场。换言之，已证实，在通过对分获得的p型基极区BSR1和p型基极区BSR2中，位于外部的p型基极区BSR2和p-型保护环区GRR用作场限制区域。
(制造方法)
随后，将描述上述半导体器件的制造方法的一个示例。如图22所示，在执行了类似于图7至图11所示的步骤的步骤之后，首先形成栅电极GEL和栅电极引出部GEE。
随后，通过执行预定光刻工艺来形成用于形成p型基极区的抗蚀剂图案(未示出)。随后，通过将抗蚀剂图案用作注入掩膜来注入p型杂质。之后，去除抗蚀剂图案。
由此，形成p型基极区BSR1和p型基极区BSR2，如图23所示。尚未注入p型杂质的n型漂移区DFR的部分位于p型基极区BSR1与p型基极区BSR2之间的区域中。n型漂移区DFR的部分环形地位于p-型保护环区GRR内部。
之后，在执行了类似于图13至图17所示的步骤的步骤之后，完成半导体器件SED的主要部分，如图24所示。
在上述半导体器件中，可以在不增加制造步骤的情况下，仅通过改变用于形成p型基极区BSR的掩膜的图案，来制造可以进一步提高终端区TER的击穿电压的半导体器件。
此外，按照如第一实施例所述的相同方式，将沟槽TRC2的宽度形成为大于沟槽TRC1的宽度。由此，可以增加用于使栅电极栓塞GEP(栅极接触孔GCH)与沟槽TRC2中形成的栅电极引出部GEE不对准的裕度。
此外，可以通过如第一实施例所述的相同方式，来确保至沟槽TRC1中形成的栅电极GEL的耐压以及至沟槽TRC2中形成的栅电极引出部GEE的耐压。
(变型)
在上述半导体器件中，已经以环形n型漂移区DFR定位为将p型基极区BSR对分为p型基极区BSR1和p型基极区BSR2的情况为示例进行了描述。为了减小终端区TER中的电场，可以仅将n型漂移区DFR的部分设置在电场倾向于聚集的角部中，例如，如图25所示。
在根据以上各个实施例的半导体器件SED中，已将具有矩形平面图案的p型柱区域COR视为一个示例。p型柱区域的平面图案不应被局限于矩形图案，并且可以是例如带条纹的图案，并且其平面图案仅需要是在截止状态期间耗尽层的宽度不发生变形的形状。另外，已通过将n沟道功率MOS晶体管视为功率MOS晶体管的示例来进行了以上描述，但也可以采取p沟道功率MOS晶体管。此外，在操作的描述中柱出的电压值也是一个示例，并且电压不应局限于这些值。
必要时，可以不同地组合每个实施例中描述的半导体器件的结构。
上文已基于优选实施例具体地描述了由本发明人进行的发明，但毫无疑问，本发明不应局限于优选实施例，并且，在不脱离本发明的主旨的范围内，可以对本发明进行各种修改。

Claims (13)

1.一种半导体器件，包括：
第一导电类型的半导体衬底，所述半导体衬底被用作漏极区；
元件形成区，所述元件形成区被定义在所述半导体衬底中；
第二导电类型的基极区，所述基极区被从位于所述元件形成区中的所述半导体衬底的表面形成至第一深度；
被形成在第一沟槽中的栅电极，所述第一沟槽被形成在所述基极区中并且从所述基极区的表面延伸至比所述第一深度深的第二深度，并且第一绝缘膜介于所述栅电极与所述第一沟槽之间；
所述第一导电类型的源极区，所述源极区被从所述基极区的所述表面形成至比所述第一深度浅的第三深度；
所述第二导电类型的多个柱区域，所述多个柱区域被从所述基极区的底部形成至比所述第一深度深的第四深度，并且被设置为彼此间隔开；
所述第二导电类型的保护环区，所述保护环区被从所述半导体衬底的所述表面形成至比所述第一深度深的第五深度，以便从所述基极区的外周部的下侧和比所述外周部更靠外的外侧这两者来环绕所述外周部；以及
被形成在第二沟槽中的栅电极引出部，所述第二沟槽被从所述基极区和所述保护环区彼此重叠的区域的表面形成至比所述第五深度浅的第六深度，第二绝缘膜介于所述栅电极引出部与所述第二沟槽之间，并且所述栅电极引出部被电连接至所述栅电极，
其中，所述柱区域中的被设置在最外周的柱区域和所述保护环区被彼此间隔开第一距离。
2.根据权利要求1所述的半导体器件，
其中，在所述第二导电类型的所述基极区中设置有下述部分，在该部分中，所述半导体衬底的第一导电类型区位于从所述基极区的所述表面至所述第一深度。
3.根据权利要求2所述的半导体器件，
其中，所述第一导电类型区被环形地设置，以便对分所述基极区。
4.根据权利要求3所述的半导体器件，
其中，将环形的所述第一导电类型区的宽度设置为如下长度：在该长度下，在被对分的基极区中的一个区和另一个区中，从所述基极区中的所述一个区展开的第一耗尽层和从所述基极区中的所述另一个区展开的第二耗尽层在截止状态期间被连接在一起。
5.根据权利要求1所述的半导体器件，
其中，所述柱区域被彼此间隔开至少第二距离，并且
其中，所述第一距离小于所述第二距离。
6.根据权利要求2所述的半导体器件，
其中，所述第一导电类型区以岛状来被设置在所述基极区的角部中。
7.根据权利要求1所述的半导体器件，
其中，所述第二沟槽的宽度大于所述第一沟槽的宽度。
8.根据权利要求1所述的半导体器件，
其中，所述第一沟槽的所述第二深度和所述第二沟槽的所述第六深度彼此相等。
9.根据权利要求1所述的半导体器件，
其中，所述栅电极引出部沿所述保护环区来被环形地形成。
10.一种半导体器件的制造方法，包括以下步骤：
在用作漏极区的第一导电类型的半导体衬底中定义元件形成区；
通过引入第二导电类型的杂质，从所述半导体衬底的表面至第一深度来形成所述第二导电类型的保护环区，以环绕位于所述元件形成区中的所述半导体衬底的区域；
通过加工位于所述元件形成区中的所述半导体衬底的所述区域和所述保护环区，在所述半导体衬底的所述区域中形成到达比所述第一深度浅的第二深度的第一沟槽，以及在所述保护环区中形成到达所述第二深度并且连接至所述第一沟槽的第二沟槽；
在所述第一沟槽中形成栅电极，并且第一绝缘膜介于所述栅电极与所述第一沟槽之间，以及在所述第二沟槽中形成栅电极引出部，并且第二绝缘膜介于所述栅电极引出部与所述第二沟槽之间；
通过将所述第二导电类型的杂质引入到所述半导体衬底的所述区域中，从位于所述元件形成区中的所述半导体衬底的所述区域的所述表面至比所述第二深度浅的第三深度，来形成所述第二导电类型的基极区，以与所述保护环区重叠；
通过将所述第一导电类型的杂质引入到所述基极区中，来形成所述第一导电类型的源极区；以及
通过引入所述第二导电类型的杂质，从所述基极区的底部至比所述第三深度深的第四深度，来形成所述第二导电类型的多个柱区域，
其中，
在形成所述柱区域的步骤中，所述柱区域中的位于最外周的柱区域和所述保护环区被形成为彼此间隔开。
11.根据权利要求10所述的半导体器件的制造方法，
其中，在形成所述第一沟槽和所述第二沟槽的步骤中，将所述第一沟槽形成为具有第一宽度，并且将所述第二沟槽形成为具有比所述第一宽度大的第二宽度。
12.根据权利要求11所述的半导体器件的制造方法，包括以下步骤：
形成层间绝缘膜以覆盖所述半导体衬底；
通过加工所述层间绝缘膜来形成开口，通过所述开口来暴露出所述栅电极引出部；以及
在所述开口中形成栅电极栓塞。
13.根据权利要求10所述的半导体器件的制造方法，
其中，在形成所述第二沟槽的步骤中，沿所述保护环区来环形地形成所述第二沟槽。
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