CN107195326B

CN107195326B - 半导体存储装置及存储***

Info

Publication number: CN107195326B
Application number: CN201610772128.9A
Authority: CN
Inventors: 沙納德·布什納克; 赤嶺公之; 白川政信
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2016-03-14
Filing date: 2016-08-30
Publication date: 2021-02-26
Anticipated expiration: 2036-08-30
Also published as: JP2017168158A; US20170263318A1; TW201732798A; JP6433933B2; TWI618089B; CN107195326A; US9767910B1

Abstract

本发明涉及一种半导体存储装置及存储***。实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1存储器单元(SU0)，包含依次积层在半导体衬底的上方的第1至第4存储单元(MT)；第2存储器单元(SU1)，包含依次积层在半导体衬底的上方的第5至第8存储单元(MT)；第1字线(WL1)，连接于第1及第5存储单元的栅极；第2字线(WL2)，连接于第2及第6存储单元的栅极；第3字线(WL3)，连接于第3及第7存储单元的栅极；及第4字线(WL4)，连接于第4及第8存储单元的栅极。在写入动作中，按照第4存储单元(MT)、第1存储单元(MT)、第8存储单元(MT)、第5存储单元(MT)的顺序进行写入。

Description

半导体存储装置及存储***

[相关申请]

本申请享有以日本专利申请2016-50113号(申请日：2016年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置及存储***。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置及存储***。

实施方式的半导体存储装置包含：第1存储器单元，包含依次积层在半导体衬底的上方的第1至第4存储单元；第2存储器单元，包含依次积层在半导体衬底的上方的第5至第8存储单元；第1字线，连接于第1及第5存储单元的栅极；第2字线，连接于第2及第6存储单元的栅极；第3字线，连接于第3及第7存储单元的栅极；及第4字线，连接于第4及第8存储单元的栅极。在写入动作中，按照第4存储单元、第1存储单元、第8存储单元、第5存储单元的顺序进行写入。

附图说明

图1是第1实施方式的存储***的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置中的存储单元阵列的电路图。

图4是第1实施方式的半导体存储装置中的存储单元阵列的剖视图。

图5是第1实施方式的半导体存储装置中的存储单元晶体管的阈值分布图。

图6是第1实施方式的存储***中的写入时的各种信号的时序图。

图7是第1实施方式的存储***中的写入时的各种信号的时序图。

图8是第1实施方式的存储***中的写入时的各种信号的时序图。

图9是表示第1实施方式的半导体存储装置中的数据的写入顺序的图。

图10是表示第1实施方式的半导体存储装置中的写入动作的流程图。

图11是表示第1实施方式的半导体存储装置中的写入动作时的各配线的电压的时序图。

图12是表示数据的写入顺序与因WL泄漏引起的数据消失的一例的图。

图13是表示第1实施方式的半导体存储装置中的数据的写入顺序与因WL泄漏引起的数据消失的一例的图。

图14是表示第1实施方式的半导体存储装置中的数据的写入顺序与WL泄漏的确认状况的关系的图。

图15是表示第2实施方式的存储***中的控制器及半导体存储装置的动作的流程图。

图16是表示第3实施方式的半导体存储装置中的数据的写入顺序的图。

图17是表示第4实施方式的半导体存储装置中的数据的写入顺序的图。

图18是表示第5实施方式的半导体存储装置中的数据的写入顺序的图。

图19是第6实施方式的存储***中的写入时的各种信号的时序图。

图20是表示第6实施方式的第1例的半导体存储装置中的数据的写入顺序的图。

图21是表示第6实施方式的第2例的半导体存储装置中的数据的写入顺序的图。

图22是表示第6实施方式的第3例的半导体存储装置中的数据的写入顺序的图。

图23是表示第7实施方式的第1例的半导体存储装置中的数据的写入顺序的图。

图24是表示第7实施方式的第2例的半导体存储装置中的数据的写入顺序的图。

图25是表示第7实施方式的第3例的半导体存储装置中的数据的写入顺序的图。

图26是表示第8实施方式的第1例的半导体存储装置中的数据的写入顺序的图。

图27是表示第8实施方式的第2例的半导体存储装置中的数据的写入顺序的图。

图28是表示第8实施方式的第3例的半导体存储装置中的数据的写入顺序的图。

图29是表示第9实施方式的第1例的半导体存储装置中的数据的写入顺序的图。

图30是表示第9实施方式的第2例的半导体存储装置中的数据的写入顺序的图。

图31是表示第9实施方式的第3例的半导体存储装置中的数据的写入顺序的图。

图32是表示第10实施方式的第1例的半导体存储装置中的数据的写入顺序的图。

图33是表示第10实施方式的第2例的半导体存储装置中的数据的写入顺序的图。

图34是表示第10实施方式的第3例的半导体存储装置中的数据的写入顺序的图。

图35是表示第11实施方式的第1例的半导体存储装置中的数据的写入顺序的图。

图36是表示第11实施方式的第2例的半导体存储装置中的数据的写入顺序的图。

图37是表示第11实施方式的第3例的半导体存储装置中的数据的写入顺序的图。

图38是表示第1变化例的半导体存储装置中的1个区块的全序列单元FSU的构成的框图。

图39是表示第2变化例的半导体存储装置中的1个区块的全序列单元FSU的构成的框图。

图40是表示第3变化例的半导体存储装置中的1个区块的全序列单元FSU的构成的框图。

图41是表示第4变化例的半导体存储装置中的1个区块的全序列单元FSU的构成的框图。

图42是表示第5变化例的半导体存储装置中的1个区块的全序列单元FSU的构成的框图。

图43是表示第6变化例的半导体存储装置中的1个区块的全序列单元FSU的构成的框图。

图44是表示第7变化例的半导体存储装置中的1个区块的全序列单元FSU的构成的框图。

具体实施方式

以下，参照附图对实施方式进行说明。在该说明时，在所有图中对共通的部分标注共通的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置及存储***进行说明。以下，作为半导体存储装置，列举在半导体衬底上积层存储单元晶体管而成的三维积层型NAND型闪速存储器为例进行说明。

1.1关于构成

1.1.1关于存储***的整体构成

首先，利用图1对本实施方式的存储***的整体构成进行说明。

如图所示，存储***1包括例如多个NAND型闪速存储器100及1个控制器200，且经由控制器总线与主机设备300连接。图及以下的说明基于NAND型闪速存储器100(100_0、100_1)为2个的例子。也可将1个或3个以上的NAND型闪速存储器100连接于控制器200。

各NAND型闪速存储器100包括多个存储单元晶体管，可将数据非易失地存储。NAND型闪速存储器100通过NAND总线与控制器200连接，根据来自控制器200的命令进行动作。也就是说，各NAND型闪速存储器100与控制器200进行例如8比特的输入输出信号IO＜7：0＞的收发。输入输出信号IO＜7：0＞为例如指令、地址信号、数据。另外，NAND型闪速存储器100从控制器200接收控制信号并发送状态信号。

控制信号包含芯片使能信号CEn0及CEn1、写入使能信号WEn、读出使能信号REn、指令锁存使能信号CLE、地址锁存使能信号ALE、及写入保护信号WPn等。控制器200对NAND型闪速存储器100_0及100_1发送信号WEn、REn、CLE、ALE、及WPn。控制器200对NAND型闪速存储器100_0发送芯片使能信号CEn0，并对NAND型闪速存储器100_1发送芯片使能信号CEn1。

芯片使能信号CEn(CEn0及CEn1)是用来将成为对象的NAND型闪速存储器100设为使能状态的信号，且以“L”电平被激活。写入使能信号WEn是指示NAND型闪速存储器100获取输入输出信号IO＜7：0＞的信号，且以“L”电平被激活。由此，每当触发WEn时，输入输出信号IO＜7：0＞被获取NAND型闪速存储器100。读出使能信号REn是用来指示NAND型闪速存储器100输出输入输出信号IO＜7：0＞的信号，且以“L”电平被激活。指令锁存使能信号CLE是表示输入输出信号IO＜7：0＞为指令的信号，且以“H”电平被激活。地址锁存使能信号ALE是表示输入输出信号IO＜7：0＞为地址信号的信号，且以“H”电平被激活。写入保护信号WPn是用来命令NAND型闪速存储器100禁止输入输出信号IO＜7：0＞的获取的信号，且以“L”电平被激活。

状态信号表示NAND型闪速存储器100的各种状态，包含就绪/忙碌信号RBn(RBn0及RBn1)。就绪/忙碌信号RBn是表示NAND型闪速存储器100是否为忙碌状态(为无法从控制器200接收指令的状态还是能够从控制器200接收指令的状态)的信号，当为忙碌状态时成为“L”电平。就绪/忙碌信号RBn0从NAND型闪速存储器100_0输出，就绪/忙碌信号RBn1从NAND型闪速存储器100_1输出。控制器200可通过接收状态码信号而知晓各NAND型闪速存储器100的状态。

控制器200根据来自主机设备300的命令，对NAND型闪速存储器100命令读出、写入、读出及删除等。

控制器200包括主机接口电路201、存储器(RAM(Random Access Memory，随机存取存储器))202、处理器(CPU(Central Processing Unit，中央处理器))203、缓冲存储器204、NAND接口电路205、及ECC(Error Correction Code，错误校正码)电路206。

主机接口电路201经由例如SD(Secure Digital，安全数字)卡总线或PCIe(Peripheral Component Interconnect Express，***组件互连高速)总线之类的控制器总线而与主机设备300连接，负责控制器200与主机设备300的通信。

NAND接口电路205经由NAND总线与各NAND型闪速存储器100连接，负责控制器200与NAND型闪速存储器100的通信。

CPU203对控制器200整体的动作进行控制。

RAM202为例如DRAM(dynamic random access memory，动态随机存取存储器)等，用作CPU230的作业区域。

缓冲存储器204暂时保持向NAND型闪速存储器100发送的数据、及从NAND型闪速存储器100发送来的数据。

ECC电路206使用错误校正码检测及校正数据的错误。

1.1.2关于半导体存储装置的整体构成

接下来，利用图2对半导体存储装置的整体构成进行说明。如图所示，NAND型闪速存储器100大致包括核心部110及周边电路部120。

核心部110包括存储单元阵列111、行解码器112、及读出放大器113。

存储单元阵列111包括多个非易失性存储单元晶体管的集合即多个区块BLK(BLK0、BLK1、…)。各区块BLK包括分别与字线及位线建立关联的存储单元晶体管的集合即多个串单元SU(SU0、SU1、…)。各串单元SU包括存储单元晶体管串联连接而成的多个NAND串114。另外，串单元SU内的NAND串114的数量为任意。关于存储单元阵列111的详细情况，将在下文进行叙述。

行解码器112例如在数据的写入及读出时，将区块BLK的地址或页面的地址解码，选择与成为对象的页面对应的字线。而且，行解码器112对选择字线及非选择字线施加恰当的电压。

读出放大器113包括多个读出放大器单元(未图示)。读出放大器单元对应于位线而设置，在读出数据时将从存储单元晶体管读出至位线的数据读出(sense)。另外，在写入数据时，将写入数据传输至存储单元晶体管。另外，读出放大器单元为了分别保持数据而包含多个锁存电路(未图示)。

周边电路部120包括定序器121、电压产生电路122、及驱动器123。

定序器121对NAND型闪速存储器100整体的动作进行控制。

电压产生电路122通过将电源电压VDD升压或降压，而产生数据的写入、读出、及删除所需的电压，并供给至驱动器123。

驱动器123将电压产生电路122产生的电压供给至行解码器112、读出放大器113、未图示的源极线、及阱等。

1.1.3关于存储单元阵列的电路构成

接下来，利用图3对存储单元阵列111的电路构成进行说明。图3表示区块BLK0的电路构成，其他区块也一样。

如图所示，区块BLK包含例如4个串单元SU0～SU3。各串单元SU包含多个NAND串114。

如图所示，各NAND串114包含例如14个存储单元晶体管MT(MT0～MT13)及选择晶体管ST1、ST2。存储单元晶体管MT具备控制栅极与电荷累积层，将数据非易失地保持。而且，14个存储单元晶体管MT(MT0～MT13)串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。另外，存储单元晶体管MT可为对电荷累积层使用绝缘膜的MONOS(Metal OxideNitride Oxide Silicon，金属氧化氮氧化硅)型，也可为对电荷累积层使用导电膜的FG(Floathing Gate，浮栅)型。而且，NAND串114内的存储单元晶体管MT的个数并不限定于14个。

各串单元SU0～SU3中的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对，各串单元SU0～SU3中的选择晶体管ST2的栅极共通连接于例如选择栅极线SGS。当然，也可针对每一串单元SU连接于不同的选择栅极线SGS0～SGS3。另外，位于同一区块BLK内的存储单元晶体管MT0～MT13的控制栅极分别共通连接于字线WL0～WL13。

位于串单元SU内的各NAND串114的选择晶体管ST1的漏极分别连接于不同的位线BL(BL0～BL(L－1)，其中(L－1)为2以上的自然数)。另外，位线BL在多个区块BLK间将位于各串单元SU内的1个NAND串114共通地连接。而且，各选择晶体管ST2的源极共通地连接于源极线SL。

也就是说，串单元SU是连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串114的集合体。另外，区块BLK是使字线WL共通的多个串单元SU的集合体。而且，存储单元阵列111是使位线BL共通的多个区块BLK的集合体。

数据的写入及读出是对任一串单元SU中的连接于任一字线WL的存储单元晶体管MT统括进行。以下，将数据的写入及读出时统括选择的存储单元晶体管MT的群称为“存储单元组MCG”。而且，将对1个存储单元组MCG写入或者读出的1比特的数据的集合称为“页面”。

在本实施方式中，针对1个存储单元晶体管MT，根据存储单元晶体管MT能够保持的数据的比特数，统括写入1比特或者多比特的数据(以下，称为“全序列(full sequence)”)。也就是说，对1个存储单元组MCG统括写入1页面或者多页面的数据。以下，将对1个存储单元组MCG以全序列统括写入的页面的集合称为“全序列单元FSU”。

数据的删除能以区块BLK为单位或者以比区块BLK小的单位进行。关于删除方法，例如记载在题为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”的在2011年9月18日提出申请的美国专利申请13/235,389号中。另外，记载在题为“NON-VOLATILE SEMICONDUCTORSTORAGE DEVICE”的在2010年1月27日提出申请的美国专利申请12/694,690号中。而且，记载在题为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHODTHEREOF”的在2012年5月30日提出申请的美国专利申请13/483,610号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。

图4是区块BLK的局部区域的剖视图。如图所示，在p型阱区域10上形成有多个NAND串114。也就是说，在阱区域10上依次积层着作为选择栅极线SGS发挥功能的例如4层配线层11、作为字线WL0～WL13发挥功能的14层配线层12、及作为选择栅极线SGD发挥功能的例如4层配线层13。在积层的配线层间形成着未图示的绝缘膜。

而且，形成着贯通这些配线层13、12、11并到达至阱区域10的柱状导电体14。在导电体14的侧面，依次形成栅极绝缘膜15、电荷累积层(绝缘膜或导电膜)16、及阻挡绝缘膜17，通过它们而形成存储单元晶体管MT、以及选择晶体管ST1及ST2。导电体14作为NAND串114的电流路径发挥功能，且成为供形成各晶体管的通道的区域。而且，导电体14的上端连接于作为位线BL发挥功能的金属配线层18。

在阱区域10的表面区域内形成着n+型杂质扩散层19。在扩散层19上形成接触插塞20，接触插塞20连接于作为源极线SL发挥功能的金属配线层21。而且，在阱区域10的表面区域内形成着p+型杂质扩散层22。在扩散层22上形成接触插塞23，接触插塞23连接于作为阱配线CPWELL发挥功能的金属配线层24。阱配线CPWELL是用于经由阱区域10对导电体14施加电位的配线。

以上的构成沿与半导体衬底平行的第2方向D2排列着多个，由沿第2方向D2排列的多个NAND串114的集合形成串单元SU。

此外，存储单元阵列111的构成也可为其他构成。也就是说，关于存储单元阵列111的构成，例如记载在题为“三维积层型非易失性半导体存储器(THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在题为“三维积层型非易失性半导体存储器(THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。

1.2关于存储单元晶体管的阈值分布

接下来，利用图5对本实施方式的存储单元晶体管MT可采取的阈值分布进行说明。以下，在本实施方式中，对存储单元晶体管MT能够保持8值的数据的情况进行说明，但能够保持的数据并不限定于8值。在本实施方式中，存储单元晶体管MT只要能够保持2值以上的数据(1比特以上的数据)即可。

如图所示，各个存储单元晶体管MT的阈值电压采取离散的例如8个分布的任一个中所包含的值。将这8个分布按照阈值从低到高的顺序分别称为“Er”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、及“G”电平。

“Er”电平相当于例如数据的删除状态。而且，“Er”电平中所包含的阈值电压小于电压VfyA，且具有正值或负值。

“A”～“G”电平相当于对电荷累积层注入电荷而写入数据的状态，各分布中所包含的阈值电压具有例如正值。“A”电平中所包含的阈值电压为电压VfyA以上且小于电压VfyB(其中，VfyB＞VfyA)。“B”电平中所包含的阈值电压为电压VfyB以上且小于电压VfyC(其中，VfyC＞VfyB)。“C”电平中所包含的阈值电压为电压VfyC以上且小于电压VfyD(其中，VfyD＞VfyC)。“D”电平中所包含的阈值电压为电压VfyD以上且小于电压VfyE(其中，VfyE＞VfyD)。“E”电平中所包含的阈值电压为电压VfyE以上且小于电压VfyF(其中，VfyF＞VfyE)。“F”电平中所包含的阈值电压为电压VfyF以上且小于电压VfyG(其中，VfyG＞VfyF)。而且，“G”电平中所包含的阈值电压为电压VfyG以上且小于电压VREAD及VPASS(其中，VREAD＞VfyG)。另外，VREAD及VPASS分别为在数据的读出动作时及写入动作时对非选择字线WL施加的电压。

像所述那样，各存储单元晶体管MT可通过具有8个阈值分布中的任一个而采取8种状态。通过将这些状态以二进制记法分配为“000”～“111”，各存储单元晶体管MT能够保持3比特的数据。有时将该3比特数据分别称为高阶位、中阶位、及低阶位。

另外，在图5中，以8个电平离散地分布的情况为例进行了说明，但此为例如刚写入数据后的理想状态。因此，现实中会产生相邻的电平重叠的情况。有例如在数据的写入后因干扰等导致“Er”电平的上端与“A”电平的下端重叠的情况。在这种情况下，使用例如ECC技术等校正数据。

1.3关于写入动作

接下来，对依据本实施方式的存储***中的数据的写入方法进行说明。在本实施方式中，对1个存储单元晶体管MT统括写入3比特的数据。也就是说，对1个存储单元组MCG写入由3页面构成的全序列单元FSU的数据。以下，将全序列单元FSU中所包含的与高阶位对应的页面称为上位页面(upper page)，将与中阶位对应的页面称为中位页面(middle page)，将与低阶位对应的页面称为下位页面(lower page)。

另外，1个全序列单元FSU中所包含的页面数依存于相对应的存储单元晶体管MT能够保持的数据的比特数，因此，并无特别限定。例如，在存储单元晶体管MT能够保持2比特的数据的情况下，全序列单元FSU的数据成为2页面(上位页面及下位页面)的数据。另外，在存储单元晶体管MT能够保持1比特的数据的情况下，全序列单元FSU的数据成为1页面的数据。另外，在存储单元晶体管MT能够保持4比特的数据的情况下，全序列单元FSU的数据成为4页面的数据。

而且，1个全序列单元FSU中所包含的页面数也可根据相对应的字线WL而不同。

1.3.1关于控制器的动作

首先，利用图6至图8对控制器200的动作进行说明。图6至图8的例子表示控制器200对NAND型闪速存储器100发送3比特的数据之后以全序列写入数据的情况。

如图6所示，首先，控制器200将成为写入对象的NAND型闪速存储器100的芯片使能信号CEn设为“L”电平。

接着，控制器200将前缀指令“Z1H”及指令“80H”输出至NAND型闪速存储器100，并且将指令锁存使能信号CLE激活(“H”电平)。前缀指令“Z1H”是通知发送下位页面的数据的指令。指令“80H”是通知进行写入的指令。

接着，控制器200输出地址信号“Col0”、“Col1”、“Row0”、“Row1”、及“Row2”，并且将地址锁存使能信号ALE激活(“H”电平)。例如“Col0”及“Col1”包含列地址，“Row0”、“Row1”、及“Row2”包含行地址。另外，在图6的例子中，以5循环发送地址信号，但并不限定于此。只要为发送地址信号所需的循环数即可。

接着，控制器200输出数据“D0”～“D527”。另外，在图6的例子中，以528循环发送数据，但并不限定于此。

接着，控制器200输出指令“1XH”，并且激活指令锁存使能信号CLE。指令“1XH”是用来表示相同页面的下位页面、中位页面、及上位页面间的数据的关系的数据传输用指令。NAND型闪速存储器100如果接收指令“1XH”，则将获取的下位页面的数据“D0”～“D527”存储到与下位页面对应的锁存电路。在该期间，NAND型闪速存储器100将就绪/忙碌信号RBn设为“L”电平(表示忙碌状态)。

接着，如图7所示，控制器200与下位页面的情况同样地，发送中位页面的数据。首先，控制器200将前缀指令“Z2H”输出至NAND型闪速存储器100，并且将指令锁存使能信号CLE激活(“H”电平)。前缀指令“Z2H”是通知发送中位页面的数据的指令。前缀指令“Z2H”的输出之后的情况与下位页面的情况相同。控制器200依次输出指令“80H”、地址信号、中位页面的数据之后，输出指令“1XH”。NAND型闪速存储器100如果接收指令“1XH”，则将获取的中位页面的数据存储到与中位页面对应的锁存电路。在该期间，NAND型闪速存储器100将就绪/忙碌信号RBn设为“L”电平。

如图8所示，接着，控制器200发送上位页面的数据。首先，控制器200将前缀指令“Z3H”输出至NAND型闪速存储器100，并且将指令锁存使能信号CLE激活(“H”电平)。前缀指令“Z3H”是通知发送上位页面的数据的指令。接着，控制器200依次输出指令“80H”、地址信号、上位页面的数据之后，输出指令“10H”。指令“10H”是指示写入的执行的指令。NAND型闪速存储器100如果接收指令“10H”，则将获取的上位页面的数据存储到与上位页面对应的锁存电路，然后统括写入下位页面、中位页面、及上位页面的数据。

另外，从控制器200对NAND型闪速存储器100输出数据的顺序可任意地设定。例如，控制器200也可按照上位页面、中位页面、及下位页面的顺序输出对应的数据。

另外，行地址也可包含区块地址、页面地址。而且，页面地址也可包含例如与字线WL、奇数/偶数位线(E/O)、串单元地址、或下位页面/中位页面/上位页面(L/M/U)等相关的信息。

关于页面地址的构成，例如记载在题为“非易失性半导体存储装置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”的在2013年3月4日提出申请的美国专利申请13/784,753号中。本专利申请的全部内容通过参照而引用在本申请的说明书中。

1.3.2关于区块BLK内的写入顺序

接下来，利用图9对区块BLK内的数据的写入顺序进行说明。图9示意性地表示某1个区块BLK中的串单元SU的截面构成，各串单元SU内的1个四方形表示与1条字线WL对应的1个全序列单元FSU。也就是说，1个四方形与全序列的1次写入动作对应。另外，图9的四方形中的编号表示全序列单元FSU的数据的写入顺序、即存储单元组MCG的选择顺序。在图9的例子中，字线WL为14条，串单元SU有4个，共计有56个存储单元组MCG。也就是说，存在从第0个到第55个的写入顺序。以下，将选择例如选择栅极线SGD0而选择成为对象的串单元SU0且选择字线WL0的情况记述为“选择串单元SU0的字线WL0”。另外，有如下情况，即，将字线WL的总数设为N(N为1以上的自然数)，从最下层起依次称为字线WL0～字线WL(N－1)。另外，为了应用本实施方式中的数据的写入顺序，而字线WL的总数N成为5以上。

在本实施方式中，在数据的写入顺序中，未连续地选择同一字线WL，而选择相差2层以上的字线WL，写入全序列单元FSU的数据。对于数据的写入顺序，有称为始端处理模式、常规处理模式、末端处理模式的3种写入模式。

以下，对各写入模式具体进行说明。

(a)始端处理模式

首先，对始端处理模式进行说明。始端处理模式是包含最下层的字线WL0的选择的写入模式。在图9的例子中，第0个至第7个的写入与此对应。在始端处理模式下，首先，对应于第0个的写入，选择串单元SU0的字线WL0，写入全序列单元FSU的数据。接着，对应于第1个的写入，选择串单元SU0的字线WL2，写入全序列单元FSU的数据。同样地，对应于第2个至第7个的写入，在串单元SU1～SU3中交替地选择字线WL0与高2层的字线WL2，分别写入全序列单元FSU的数据。

(b)常规处理模式

接下来，对常规处理模式进行说明。常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择最上层的字线WL(N－1)(本实施方式中为WL13)或最上层的低1层的字线WL(N－2)(本实施方式中为WL12)而写入全序列单元FSU的数据为止的主要的写入模式。在图9的例子中，对应从第8个到第47个的写入。在常规处理模式下，在各串单元SU中，交替地选择某字线WL与低3层的字线WL。

首先，对应于第8个及第9个的写入，依次选择串单元SU0的字线WL4及低3层的字线WL1。同样地，对应于第10个及第11个的写入，依次选择串单元SU1的字线WL4及字线WL1。而且，对应于第12个至第15个的写入，在串单元SU2及SU3中，依次选择字线WL4及字线WL1。

接着，对应于第16个及第17个的写入，依次选择串单元SU0的字线WL6及低3层的字线WL3。同样地，对应于第18个至第23个的写入，在串单元SU1～SU3中，依次选择字线WL6及字线WL3。

之后，反复相同的模式而进行第24个至第47个的写入。更具体来说，对应于第24个至第31个的写入，在串单元SU0～SU3中，依次选择字线WL8及字线WL5。同样地，对应于第32个至第39个的写入，在串单元SU0～SU3中，依次选择字线WL10及字线WL7。同样地，对应于第40个至第47个的写入，在串单元SU0～SU3中，依次选择字线WL12及字线WL9。

(c)末端处理模式

接下来，对末端处理模式进行说明。末端处理模式是在通过常规处理模式选择最上层的低1层的字线WL(N－2)的情况下执行的写入模式。在N为5以上的奇数的情况下，通过常规处理模式选择最上层的字线WL(N－1)。在这种情况下，不应用末端处理模式，而不对与最上层的低1层的字线WL(N－2)对应的存储单元组MCG写入数据(成为虚拟处理)。另外，在N为5以上的偶数的情况下，通过常规处理模式选择字线WL(N－2)。在这种情况下，应用末端处理模式，在各串单元SU中依次选择最上层的字线WL(N－1)与低2层的字线WL(N－3)。

在图9的例子中，对应从第48个到第55个的写入。在末端处理模式下，在串单元SU0～SU3中，依次选择最上层的字线WL13及低2层的字线WL11。

更具体来说，对应于第48个及第49个的写入，依次选择串单元SU0的最上层的字线WL13及低2层的字线WL11。然后，对应于第50个及第51个的写入，依次选择串单元SU1的字线WL13及低2层的字线WL11。而且，对应于第52个至第55个的写入，在串单元SU2及SU3中，依次选择字线WL13及字线WL11。其结果为，全存储单元组MCG的选择完成。

通过以上3种写入模式，着眼于串单元SU0中的字线WL的选择顺序。这样一来，字线WL按照字线WL0、WL2、WL4、WL1、WL6、WL3、WL8、WL5、WL10、WL7、WL12、WL9、WL13、及WL11的顺序被选择。其中，在选择较已选择的字线WL更靠上层的字线WL的情况下，选择高2层的字线WL。更具体来说，在已选择字线WL0的状态下选择较该字线WL0更靠上层的字线WL的情况下，选择高2层的字线WL2。同样地，在选择较已选择的字线WL2更靠上层的字线WL的情况下，选择高2层的字线WL4。也就是说，如果仅选出选择较已选择的字线WL更靠上层的字线WL的情况，则按照字线WL2、WL4、WL6、WL8、WL10、及WL12的顺序进行选择。

1.3.3关于NAND型闪速存储器的动作

接下来，利用图10对NAND型闪速存储器100的动作进行说明。另外，在本实施方式中，对NAND型闪速存储器100按照图9中所说明的写入顺序写入数据的情况进行说明。

写入动作大致包含编程动作与验证动作。编程动作是指通过将电子注入到电荷累积层而使阈值上升(或通过禁止注入而维持阈值)的动作。以下，将使阈值电压上升的动作称为““0”编程”，将成为“0”编程的对象的位线BL记载为BL(“0”)。另一方面，将维持阈值电压的动作称为““1”编程”，将成为“1”编程的对象的位线BL记载为BL(“1”)。验证动作是在编程动作后判定存储单元晶体管MT的阈值是否已通过读出数据而达到目标电平的动作。已达到目标电平的存储单元晶体管MT之后被禁止写入。

如图10所示，首先，定序器121如果从控制器200接收写入命令(步骤S10)，则按照图9中所说明的写入顺序，选择成为写入对象的区块BLK、串单元SU、及字线WL(步骤S11)。更具体来说，定序器121将与写入顺序相关的表格、及与上次进行写入的区块BLK、串单元SU、及字线WL相关的信息或者与上次写入的次序相关的信息保持在内部，并根据这些而选择接下来成为写入对象的区块BLK、串单元SU、及字线WL。

接着，定序器121将接收到的数据保存在读出放大器单元的锁存电路(步骤S12)。

接着，定序器121以全序列实施编程动作(步骤S13)。

接着，定序器121实施验证动作。然后，在所有验证电平中通过验证的情况(步骤S14_是)下，写入动作结束。

未在所有验证电平中通过验证的情况(步骤S14_否)下，确认编程动作是否已达到预先所设定的次数(步骤S15)。

然后，在编程动作未达到预先所设定的次数的情况(步骤S15_否)下，返回至步骤S13，再次以全序列执行编程动作。

另一方面，在编程动作达到预先所设定的次数的情况(步骤S15_是)下，定序器121不进行之后的编程动作。在该情况下，例如，作为编程错误进行处理。

1.3.4关于编程动作中的各配线的电压

接下来，利用图11对编程动作中的各配线的电压进行说明。

图11表示编程动作中的各配线的电位变化。如图所示，首先，读出放大器113对各位线BL传输编程数据。对成为“0”编程的对象的位线BL(“0”)施加接地电压VSS(例如0V)作为“L”电平。对成为“1”编程的对象的位线BL(“1”)施加例如2.5V作为“H”电平。

另外，行解码器112选择任一区块BLK，进而选择任一串单元SU。然后，对所选择的串单元SU中的选择栅极线SGD施加例如5V，使选择晶体管ST1为接通状态。另一方面，对选择栅极线SGS施加电压VSS，由此使选择晶体管ST2为断开状态。

而且，行解码器112对选择区块BLK中的非选择串单元SU及非选择区块BLK中的非选择串单元SU的选择栅极线SGD及SGS施加电压VSS，使选择晶体管ST1及ST2为断开状态。

另外，源极线SL设为例如1V(比选择栅极线SGS的电位高的电位)。

然后，行解码器112将选择区块BLK中的选择串单元SU中的选择栅极线SGD的电位设为例如2.5V。该电位是使与位线BL(“0”)对应的选择晶体管ST1接通但使与位线BL(“1”)对应的选择晶体管ST1切断的电压。

然后，行解码器112在选择区块BLK中选择任一字线WL，对选择字线施加电压VPGM，并对其他的非选择字线WL施加电压VPASS。电压VPGM是用于利用穿隧现象将电子注入到电荷累积层的高电压，且为VPGM＞VPASS。

在与位线BL(“0”)对应的NAND串114，选择晶体管ST1成为接通状态。因此，连接于选择字线WL的存储单元晶体管MT的通道电位Vch成为大致0V。也就是说，控制栅极与通道之间的电位差变大，其结果为，电子注入到电荷累积层，而存储单元晶体管MT的阈值上升。

在与位线BL(“1”)对应的NAND串，选择晶体管ST1成为切断状态。因此，连接于选择字线WL的存储单元晶体管MT的通道电性浮动，通过与字线WL等的电容耦合而通道电位Vch上升至电压VPASS附近。也就是说，控制栅极与通道之间的电位差变小，其结果为，电子不注入到电荷累积层，而维持存储单元晶体管MT的阈值(阈值不会以阈值分布电平转变为更高的分布的程度变动)。

1.4关于本实施方式的效果

利用本实施方式的构成，能够提高存储***及半导体存储装置的可靠性。以下，对本效果进行说明。

像利用图3所说明的那样，在三维积层型NAND型闪速存储器，多个串单元SU共有字线WL。而且，多条字线WL介隔绝缘层积层在半导体衬底上方。例如，有如下情况，即，如果在写入数据时对选择字线WL施加较高的电压VPGM，则在与相邻的字线WL之间产生短路而泄漏电流流动(将此简称为WL泄漏)。在该情况下，有与产生短路的2个字线WL对应的所有数据被破坏(消失)的可能性。

图12示意性地表示该情况。在图12的例子中，表示写入数据时连续地选择4个串单元SU的同一字线WL的情况。更具体来说，对应于第0个至第3个的写入，依次选择串单元SU0～SU3的字线WL0，分别写入全序列单元FSU的数据。接着，对应于第4个至第7个的写入，依次选择串单元SU0～SU3的字线WL1，分别写入全序列单元FSU的数据。字线WL2之后也一样。

如图所示，设为在对应于第0个的写入而选择串单元SU0的字线WL0后至对应于第7个的写入而选择串单元SU3的字线WL1的期间，在字线WL0与WL1之间产生WL泄漏。这样一来，截至当时为止写入到与字线WL0及WL1对应的存储单元组MCG的最多8个连续的全序列单元FSU的数据全部消失。在例如存储单元晶体管MT与3比特的数据对应的情况下，全序列单元FSU包含相当于上位页面、中位页面、及下位页面的3页面的数据，因此，8个全序列单元FSU中连续的相当于24页面的数据消失。

更具体来说，读出数据时，对选择字线WL施加读出电压VCGRV，对非选择字线WL施加电压VREAD。电压VCGRV是与读出电平(成为对象的存储单元晶体管MT的阈值电压电平)对应的电压。电压VREAD是不管存储单元晶体管MT的阈值电压电平而均将存储单元晶体管MT设为接通状态的电压。电压VCGRV与电压VREAD处于VCGRV＜VREAD的关系。如果产生WL泄漏，则也对选择字线WL施加电压VREAD。因此，存储单元晶体管MT无关于数据而成为接通状态，从而无法正常地读出数据。其结果为，在4个串单元SU共有字线WL的情况下，无法正常地读出最多8个连续的全序列单元FSU的数据。

因此，控制器200必须预先将与所述8个全序列单元FSU对应的数据以备份的形式保持，以用于产生WL泄漏时的备份。

相对于此，在本实施方式的构成中，在写入数据时对写入全序列单元FSU的数据的存储单元组MCG(存储单元晶体管MT)进行选择时，不连续地选择与同一字线WL对应的不同的串单元SU的存储单元组MCG，而选择与相差2层以上的字线WL对应的存储单元组MCG。更具体来说，例如如图9所示，在各串单元SU中，选择相差2层的字线WL0及WL2。或者，选择相差3层的字线WL4及WL1。

图13是表示本实施方式中的数据的写入顺序与因WL泄漏引起的数据消失的一例的图。图13的例子摘取与图9的字线WL0～WL2相关的部分。例如，在图13中，设为在第7个的写入中在字线WL1与WL2之间产生WL泄漏。这样一来，无法读出与字线WL1及WL2对应的存储单元组MCG的数据，因此，写入到第1个、第3个、第5个、及第7个的全序列单元FSU的数据消失。但是，由于尚未对与字线WL1对应的存储单元组MCG写入数据，所以，消失的数据最多也就相当于4个全序列单元FSU，从而可削减消失的数据。因此，可提高存储***及半导体存储装置的可靠性。

而且，即使在字线WL1与WL2之间产生WL泄漏，WL泄漏也不会对字线WL0造成影响，因此，写入到第0个、第2个、第4个、及第6个的全序列单元FSU的数据仍然被保持。因此，可抑制2个连续的全序列单元FSU的数据消失。在例如写入数据为表示在全序列单元FSU间连续的值般的数据的情况或者对2个全序列单元FSU写入相同数据的情况下，即使产生WL泄漏，也不会产生2个连续的全序列单元FSU的数据消失的情况，因此，存在可使用前后的剩余的数据将无法读出的数据恢复的可能性。因此，可提高存储***及半导体存储装置的可靠性。

而且，在例如写入数据为主机设备中的表示作业中途的状态的日志文件等管理信息数据的情况下，数据量多数情况下控制为1页面。而且，管理信息数据中，最新页面的数据变得重要。在最新的数据产生某些不良情况时，其前1页面的数据变得重要。针对这种数据，在本实施方式的构成中，对存储单元晶体管MT写入1比特的数据。也就是说，对1个存储单元组MCG写入1页面的数据。由此，即使在写入最新页面的数据时产生WL泄漏，前1页面的数据也不会受WL泄漏的影响而被保持，因此，对主机设备造成的影响也变小。因此，可提高存储***及半导体存储装置的可靠性。

而且，在本实施方式的构成中，在数据写入时选择较已选择的字线WL更靠上层的字线WL的情况下，选择高2层的字线WL。由此，可降低WL泄漏的影响。利用图14对本效果进行说明。图14是表示本实施方式中写入顺序与WL泄漏的确认状况的关系的图。图14的例子摘取与图9的字线WL0～WL5相关的部分。

WL泄漏在最初对字线WL施加较高的电压VPGM时、即对串单元SU0进行写入时产生的可能性较高。因此，如图14所示，例如选择串单元SU0的字线WL0而第0个的写入正常地结束的情况下，在字线WL0与WL1之间产生WL泄漏的可能性较低。同样地，选择串单元SU0的高2层的字线WL2而第1个的写入正常地结束的情况下，在字线WL1到WL3之间产生WL泄漏的可能性较低。由此，根据第0个的写入与第1个的写入的结果，在字线WL0到字线WL3之间产生WL泄漏的可能性较低。关于字线WL1，虽然在该阶段中尚未被选择，但根据第0个及第1个页面的结果可知产生WL泄漏的可能性较低。

其次，选择串单元SU0的字线WL4而第8个的写入正常地结束的情况下，在字线WL3到字线WL5之间产生WL泄漏的可能性较低。由此，在字线WL0到WL5之间产生WL泄漏的可能性较低。因此，在选择较已选择的字线WL更靠上层的字线WL的情况下，通过选择高2层的字线WL，可不间断地确认各字线WL间的WL泄漏的可能性。

2.第2实施方式

接下来，对第2实施方式的半导体存储装置及存储***进行说明。与第1实施方式的不同点在于，控制器200指定NAND型闪速存储器100的串单元SU及字线WL。以下，仅对与第1实施方式的不同点进行说明。

2.1关于控制器的动作

利用图15，对控制器200的动作进行说明。图15是表示主机设备300、控制器200、及NAND型闪速存储器100中的动作的流程图。

如图15所示，首先，主机设备300对控制器200发送写入命令(步骤S20)。

控制器200如果接收写入命令，则按照图9中所说明的写入顺序，在NAND型闪速存储器100中选择写入数据的区块BLK、串单元SU及字线WL(步骤S21)。更具体来说，例如，控制器200的CPU203基于保持在RAM202内的与写入顺序相关的表格、及保持在缓冲存储器204内的上次写入时的区块地址、串单元地址、字线地址或者基于与上次写入的次序相关的信息，选择接下来进行写入的区块BLK、串单元SU及字线WL。

接着，控制器200将写入指令、包含所选择的区块地址、串单元地址及字线地址的地址信号、及写入数据发送到NAND型闪速存储器100。

NAND型闪速存储器100依据从控制器200接收到的地址数据，决定成为写入对象的区块BLK、串单元SU、及字线WL(步骤S23)。

接着，NAND型闪速存储器100以全序列执行编程(步骤S24)。

2.2关于本实施方式的效果

如果为本实施方式的构成，则可获得与第1实施方式相同的效果。

而且，在本实施方式的构成中，通过控制器200控制多个NAND型闪速存储器100中的写入顺序，而各NAND型闪速存储器100无须保持例如与写入顺序相关的表格，而可扩大数据保持的有效区域。而且，各NAND型闪速存储器100依据从控制器200发送来的地址数据写入数据即可，因此，无须考虑写入顺序进行串单元SU及字线WL的选择(即存储单元组的选择)，不会产生由此引起的延迟。因此，存储***及半导体存储装置可提高处理能力。

3.第3实施方式

接下来，对第3实施方式的半导体存储装置及存储***进行说明。第3实施方式的写入顺序与第1及第2实施方式不同。以下，仅对与第1及第2实施方式的不同点进行说明。

3.1关于区块BLK内的写入顺序

利用图16，对写入数据时的写入顺序进行说明。图16的例子表示字线WL的总数N＝8且有32个存储单元组MCG的情况。

在本实施方式中，对数据的写入顺序进行选择的情况下，串单元SU按照SU3→SU2→SU1→SU0的顺序被选择，此时，选择相对于上次选择的字线WL高1层的字线WL成为基本模式。也就是说，在图16的例子中，选择纸面中左斜上方的全序列单元FSU。以下，对3种写入模式具体进行说明。

(a)始端处理模式

本实施方式中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第5个的写入。

如图16所示，首先，对应于第0个的写入，选择串单元SU0的字线WL0。在本实施方式中，串单元SU0成为选择高1层的字线WL时的末端的列。在选择串单元SU0的字线WL的情况下，接下来选择尚未写入数据的存储单元组MCG中与最下层的字线WL对应且编号较小的串单元SU。因此，对应于第1个的写入，选择串单元SU1的相同的字线WL0。

接着，对应于第2个的写入，选择编号小1个的串单元SU0的高1层的字线WL1。

接着，对应于第3个的写入，选择串单元SU2的字线WL0。然后，对应于第4个及第5个的写入，依次选择串单元SU1的字线WL1及串单元SU0的字线WL2。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0的最上层的字线WL(N－1)(图16的例子中与第25个的写入对应的字线WL7)为止的主要的写入模式。

对应于第6个的写入，选择串单元SU3的字线WL0。然后，对应于第7个至第9个的写入，依次选择串单元SU2的字线WL1、串单元SU1的字线WL2、及串单元SU0的字线WL3。

之后，对应于第10个的写入，选择串单元SU3的字线WL1，然后，反复相同的模式直到对应于第25个的写入而选择串单元SU0的最上层的字线WL7为止。

(c)末端处理模式

在本实施方式中的末端处理模式下，首先，对应于第26个的写入，选择相对于串单元SU3的最上层而言低2层的WL5。然后，对应于第27个及第28个的写入，依次选择串单元SU2的字线WL6及串单元SU1的字线WL7。

接着，对应于第29个的写入，选择串单元SU3的字线WL6。然后，对应于第30个及第31个的写入，依次选择串单元SU2的字线WL7及串单元SU3的字线WL7。

通过应用所述3种写入模式，在选择串单元SU0的某字线WL的情况下，在其低1层的字线WL，对串单元SU0及SU1的存储单元组MCG写入全序列单元FSU的数据。

3.2关于本实施方式的效果

可对第1及第2实施方式应用本实施方式的写入顺序。

而且，如果为本实施方式的构成，则在写入数据时选择串单元SU0的某字线WL的情况下，在其低1个的层的字线WL，对串单元SU0及SU1写入全序列单元FSU的数据。由此，可将因WL泄漏而数据消失的全序列单元FSU抑制成最多3个以下。以下，具体进行说明。

WL泄漏在选择串单元SU0的字线WL而写入数据时产生的可能性较高。例如，设为在选择串单元SU0的字线WL3的第9个的写入中途在字线WL2与WL3之间产生WL泄漏。在该情况下，无法读出与字线WL2及WL3对应的全序列单元FSU的数据。但是，已完成数据写入的数据是与选择串单元SU0及SU1的字线WL2的第5个及第8个的写入对应的2个全序列单元FSU的数据。由此，即便包含与数据写入中的第9个的写入对应的全序列单元FSU的数据在内，数据消失的全序列单元FSU最多也就成为3个全序列单元FSU。因此，可减少因WL泄漏引起的消失数据量，从而可提高存储***及半导体存储装置的可靠性。

4.第4实施方式

接下来，对第4实施方式的半导体存储装置及存储***进行说明。第4实施方式的写入顺序与第1至第3实施方式不同。以下，仅对与第1至第3实施方式的不同点进行说明。

4.1关于区块BLK内的写入顺序

利用图17，对写入数据时的写入顺序进行说明。图17的例子表示字线WL的总数N＝8且有32个存储单元组MCG的情况。

在本实施方式中，对数据的写入顺序进行选择的情况下，仅串单元SU0选择高1层的字线WL而串单元SU1～SU3选择低1层的相同的字线WL成为基本模式。以下，对3种写入模式具体进行说明。

(a)始端处理模式

如图17所示，本实施方式中的始端处理模式对应于第0个的写入，选择串单元SU0的最下层的字线WL0。第0个的写入由于在串单元SU1～SU3中不存在低1层的字线WL，所以，成为例外的处理。

(b)常规处理模式

常规处理模式是根据字线WL的总数N反复进行直到选择串单元SU3的最上层的低1层的字线WL(N－2)(图17的例子中为与第28个的写入对应的字线WL6)为止的主要的写入模式。

首先，对应于第1个的写入，选择串单元SU0的字线WL1。然后，对应于第2个至第4个的写入，依次选择串单元SU1～SU3的字线WL0。

之后，反复相同的模式，进行第5个至第28个的写入。

(c)末端处理模式

在本实施方式中的末端处理模式下，对应于第29个至第31个的写入，依次选择串单元SU1～SU3的最上层的字线WL7。

由此，选择串单元SU0的某字线WL的情况下，在其低1层的字线WL，对串单元SU0的存储单元组MCG写入全序列单元FSU的数据。

4.2关于本实施方式的效果

可对第1及第2实施方式应用本实施方式的写入顺序。

而且，如果为本实施方式的构成，则在写入数据时选择串单元SU0的某字线WL的情况下，在其低1个的层的字线WL，对串单元SU0的存储单元组MCG写入全序列单元FSU的数据。由此，可将因WL泄漏而数据消失的全序列单元FSU抑制成最多2个以下。以下，具体进行说明。

例如，设为在选择串单元SU0的字线WL3的第9个的写入中途在字线WL2与WL3之间产生WL泄漏。在该情况下，无法读出与字线WL2及WL3对应的全序列单元FSU的数据。但是，已完成数据写入的数据是与选择串单元SU0的字线WL2的第5个的写入对应的1个全序列单元FSU的数据。由此，即使包含与数据写入中的第9个的写入对应的全序列单元FSU的数据在内，数据消失的全序列单元FSU最多也就成为2个全序列单元FSU。因此，可减少因WL泄漏引起的消失数据量，从而可提高存储***的可靠性及半导体存储装置。

5.第5实施方式

接下来，对第5实施方式的半导体存储装置及存储***进行说明。第5实施方式相对于第4实施方式，就对串单元SU0的字线WL进行选择时选择高2层的字线WL的情况进行说明。以下，仅对与第4实施方式的不同点进行说明。

5.1关于区块BLK内的写入顺序

利用图18，对写入数据时的写入顺序进行说明。图18的例子表示字线WL的总数N＝8且有32个存储单元组MCG的情况。

在本实施方式中，对数据的写入顺序进行选择的情况下，仅串单元SU0选择高2层的字线WL而串单元SU1～SU3选择低2层的相同的字线WL成为基本模式。以下，对3种写入模式具体进行说明。

(a)始端处理模式

本实施方式中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第9个的写入。

如图18所示，首先，对应于第0个的写入，选择串单元SU0的字线WL0。

接着，对应于第1个的写入，选择串单元SU0的高2层的字线WL2。然后，对应于第2个至第4个的写入，依次选择串单元SU1～SU3的字线WL0。

接着，对应于第5个及第6个的写入，依次选择串单元SU0的字线WL3及低2层的字线WL1。然后，对应于第7个至第9个的写入，依次选择串单元SU1～SU3的字线WL1。

(b)常规处理模式

常规处理模式是根据字线WL的总数N反复进行直到选择串单元SU3的最上层的低2层的字线WL(N－3)(图18的例子中为与第25个的写入对应的字线WL5)为止的主要的写入模式。

首先，对应于第10个的写入，选择串单元SU0的字线WL4。然后，对应于第11个至第13个的写入，依次选择串单元SU1～SU3的字线WL2。

之后，反复相同的模式，进行第14个至第25个的写入。

(c)末端处理模式

在本实施方式中的末端处理模式下，首先，对应于第26个至第28个的写入，依次选择串单元SU1～SU3的字线WL6。接着，对应于第29个至第31个的写入，选择串单元SU1～SU3的最上层的字线WL7。

5.2关于本实施方式的效果

可对第1及第2实施方式应用本实施方式的写入顺序。

而且，如果为本实施方式的构成，则可获得与第4实施方式相同的效果。

6.第6实施方式

接下来，对第6实施方式的半导体存储装置及存储***进行说明。在第6实施方式中，对存储单元晶体管MT与4值(2比特)的数据写入对应而对存储单元晶体管MT1比特1比特地写入数据的情况、即对存储单元组MCG一页一页地写入数据的情况(以下，将这种写入称为“逐页”)进行说明。在第6实施方式中，对逐页的写入应用第3实施方式中所说明的写入顺序。以下，仅对与第1至第5实施方式的不同点进行说明。

6.1关于控制器的动作

首先，利用图19，对控制器200的动作进行说明。图19的例子表示控制器200对NAND型闪速存储器100发送下位页面、中位页面或上位页面的数据之后写入数据的情况。也就是说，控制器200发送相当于1页面的数据，使NAND型闪速存储器100执行数据的写入。以下，着眼于与第1实施方式的图6至图8的不同点，仅对输入输出信号IO＜0：7＞进行说明。

如图所示，控制器200首先将指令“80H”输出至NAND型闪速存储器100。接着，控制器200输出地址信号“Col0”、“Col1”、“Row0”、“Row1”、及“Row2”与数据“D0”～“D527”。另外，地址信号、及数据的循环并不限定于此。

接着，控制器200输出指令“10H”。NAND型闪速存储器100如果接收指令“10H”，则将获取的数据写入到下位页面、中位页面或上位页面。

6.2关于区块BLK内的写入顺序

接下来，针对本实施方式中的写入顺序，根据串单元SU中的存储单元组MCG的页面的构成对3个例子进行说明。

6.2.1第1例

第1例对与所有字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应的情况进行说明。图20示意性地表示本例的写入顺序，各串单元SU内的1个四方形表示与1条字线WL对应的1个页面。也就是说，1个四方形与逐页地进行的1次写入动作对应。图20的四方形中的编号表示逐页的数据的写入顺序。四方形相接的下位页面(图20的参照符号“L”)及上位页面(图20的参照符号“U”)与1个存储单元组MCG对应。以下，将1个区块BLK中所包含的串单元数设为K(K为1以上的自然数)，将写入顺序的最终编号设为J(J为1以上的自然数)。图20的例子中，存储单元晶体管MT与2比特的写入对应，成为字线WL的总数N＝8且串单元数K＝4。在该情况下，总页面数(J+1)成为J+1＝2×K×N＝2×4×8＝64，写入顺序的最终编号J成为J＝63。也就是说，图20的例子表示下位页面及上位页面合计有64个页面的情况。

在本实施方式中，与第3实施方式同样地，串单元SU按照SU3→SU2→SU1→SU0的顺序被选择，选择相对于上次选择的字线WL高1层的字线WL而写入下位(或者上位)页面的数据成为基本模式。此时，在1个串单元SU中，首先，选择低2层的字线WL而写入上位页面的数据，接着，选择高2层的字线WL而写入下位页面的数据。本例也与第3实施方式同样地，有3种写入模式。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第19个的写入。

如图20的左侧的表所示，首先，对应于第0个的写入，选择串单元SU0的字线WL0，写入下位页面的数据。然后，对应于第1个的写入，选择串单元SU1的字线WL0，写入下位页面的数据。然后，对应于第2个的写入，选择串单元SU0的字线WL1，写入下位页面的数据。

接着，对应于第3个及第4个的写入，选择串单元SU2的字线WL0，写入下位页面的数据之后，选择串单元SU1的字线WL1，写入下位页面的数据。然后，对应于第5个及第6个的写入，在串单元SU0中，选择字线WL0，写入上位页面的数据之后，选择高2层的字线WL2，写入下位页面的数据。

接着，对应于第7个及第8个的写入，选择串单元SU3的字线WL0，写入下位页面的数据之后，选择串单元SU2的字线WL1，写入下位页面的数据。然后，对应于第9个及第10个的写入，在串单元SU1中，选择字线WL0，写入上位页面的数据之后，选择高2层的字线WL2，写入下位页面的数据。同样地，对应于第11个及第12个的写入，在串单元SU0中，选择字线WL1，写入上位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。

接着，对应于第13个的写入，选择串单元SU3的字线WL1，写入下位页面的数据。然后，对应于第14个及第15个的写入，在串单元SU2中，选择字线WL0，写入上位页面的数据之后，选择高2层的字线WL2，写入下位页面的数据。然后，对应于第16个及第17个的写入，在串单元SU1中，选择字线WL1，写入上位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。同样地，对应于第18个及第19个的写入，在串单元SU0中，选择字线WL2，写入上位页面的数据之后，选择高2层的字线WL4，写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0的最上层的字线WL(N－1)(本例中为WL7)而写入下位页面的数据为止的主要的写入模式。在本例中，对应第20个至第43个的写入。

首先，对应于第20个及第21个的写入，在串单元SU3中，选择字线WL0，写入上位页面的数据之后，选择高2层的字线WL2，写入下位页面的数据。然后，对应于第22个及第23个的写入，在串单元SU2中，选择字线WL1，写入上位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。同样地，对应于第24个及第25个的写入，在串单元SU1中，选择字线WL2，写入上位页面的数据之后，选择高2层的字线WL4，写入下位页面的数据。而且，对应于第26个及第27个的写入，在串单元SU0中，选择字线WL3，写入上位页面的数据之后，选择高2层的字线WL5，写入下位页面的数据。也就是说，如果着眼于上位页面，则按照串单元SU3→SU2→SU1→SU0的顺序，依次选择字线WL0→WL1→WL2→WL3，写入上位页面的数据。另外，如果着眼于下位页面，则按照串单元SU3→SU2→SU1→SU0的顺序，依次选择字线WL2→WL3→WL4→WL5，写入下位页面的数据。

之后，反复相同的模式，进行第28个至第43个的写入。

如果将下位页面的数据的写入顺序设为z_low，并将上位页面的数据的写入顺序设为z_up，则常规处理模式中的z_low及z_up的通式如下所示。

下位页面：z_low＝2Kx+2(K－1)y－(K²－K+1)

上位页面：z_up＝2Kx+2(K－1)y－(K²－5K+2)

此处，

K：1个区块BLK中所包含的串单元数(本例中K＝4)，

x：所选择的字线WL的编号，

y：所选择的串单元SU的编号。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，第44个至第63个的写入与末端处理模式对应，但由于末端处理模式包含最上层的字线WL，所以，根据字线WL的总数N(N为1以上的自然数)，对应的写入顺序不同。因此，重要的是从写入顺序的最后来看的顺序。图20的右侧的表是使用写入顺序的最终编号J表示与末端处理模式对应的写入顺序的表。以下，针对与末端处理模式对应的第44个至第63个的写入，基于图20的右侧的表，设为第(J－19)个至第J个的写入而进行说明。

首先，对应于第(J－19)个及第(J－18)个的写入，在串单元SU3中，选择字线WL(N－5)，写入上位页面的数据之后，选择字线WL(N－3)，写入下位页面的数据。然后，对应于第(J－17)个及第(J－16)个的写入，在串单元SU2中，选择字线WL(N－4)，写入上位页面的数据之后，选择字线WL(N－2)，写入下位页面的数据。而且，对应于第(J－15)个及第(J－14)个的写入，在串单元SU1中，选择字线WL(N－3)，写入上位页面的数据之后，选择字线WL(N－1)，写入下位页面的数据。而且，对应于第(J－13)个的写入，选择串单元SU0的字线WL(N－2)，写入上位页面的数据。

接着，对应于第(J－12)个及第(J－11)个的写入，在串单元SU3中，选择字线WL(N－4)，写入上位页面的数据之后，选择字线WL(N－2)，写入下位页面的数据。然后，对应于第(J－10)个及第(J－9)个的写入，在串单元SU2中，选择字线WL(N－3)，写入上位页面的数据之后，选择字线WL(N－1)，写入下位页面的数据。而且，对应于第(J－8)个及第(J－7)个的写入，选择串单元SU1的字线WL(N－2)，写入上位页面的数据之后，选择串单元SU0的字线WL(N－1)，写入上位页面的数据。

接着，对应于第(J－6)个及第(J－5)个的写入，在串单元SU3中，选择字线WL(N－3)，写入上位页面的数据之后，选择字线WL(N－1)，写入下位页面的数据。然后，对应于第(J－4)个及第(J－3)个的写入，选择串单元SU2的字线WL(N－2)，写入上位页面的数据之后，选择串单元SU1的字线WL(N－1)，写入上位页面的数据。

接着，对应于第(J－2)个及第(J－1)个的写入，选择串单元SU3的字线WL(N－2)，写入上位页面的数据之后，选择串单元SU2的字线WL(N－1)，写入上位页面的数据。最后，对应于第J个的写入，选择串单元SU3的字线WL(N－1)，写入上位页面的数据。

6.2.2第2例

本实施方式中的第2例对如下情况进行说明，即，与最上层的字线WL(N－1)及最下层的字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图21示意性地表示本例的写入顺序。图21的例子成为字线WL的总数N＝10。在该情况下，总页面数(J+1)成为J+1＝8N－8＝72，写入顺序的最终编号J成为J＝71。也就是说，图21的例子表示与1页面的写入对应的存储单元组MCG的页面(图21的参照符号“SLC”)、以及与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)合计有72个页面的情况。以下，仅对与本实施方式的第1例的不同点进行说明。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第23个的写入。

如图21的左侧的表所示，首先，对应于第0个的写入，选择串单元SU0的字线WL0，写入页面的数据。同样地，对应于第1个的写入，选择串单元SU1的字线WL0，写入页面的数据。然后，对应于第2个的写入，选择串单元SU0的字线WL1，写入下位页面的数据。

接着，对应于第3个的写入，选择串单元SU2的字线WL0，写入页面的数据。然后，对应于第4个的写入，选择串单元SU1的字线WL1，写入下位页面的数据。同样地，对应于第5个的写入，选择串单元SU0的字线WL2，写入下位页面的数据。

接着，对应于第6个的写入，选择串单元SU3的字线WL0，写入页面的数据。然后，对应于第7个的写入，选择串单元SU2的字线WL1，写入下位页面的数据。同样地，对应于第8个的写入，选择串单元SU1的字线WL2，写入下位页面的数据。然后，对应于第9个及第10个的写入，在串单元SU0中，选择字线WL1，写入上位页面的数据之后，选择字线WL3，写入下位页面的数据。

接着，对应于第11个的写入，选择串单元SU3的字线WL1，写入下位页面的数据。同样地，对应于第12个的写入，选择串单元SU2的字线WL2，写入下位页面的数据。然后，对应于第13个及第14个的写入，在串单元SU1中，选择字线WL1，写入上位页面的数据之后，选择字线WL3，写入下位页面的数据。同样地，对应于第15个及第16个的写入，在串单元SU0中，选择字线WL2，写入上位页面的数据之后，选择字线WL4，写入下位页面的数据。

接着，对应于第17个的写入，选择串单元SU3的字线WL2，写入下位页面的数据。然后，对应于第18个及第19个的写入，在串单元SU2中，选择字线WL1，写入上位页面的数据之后，选择字线WL3，写入下位页面的数据。同样地，对应于第20个及第21个的写入，在串单元SU1中，选择字线WL2，写入上位页面的数据之后，选择字线WL4，写入下位页面的数据。而且，对应于第22个及第23个的写入，在串单元SU0中，选择字线WL3，写入上位页面的数据之后，选择字线WL5，写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0的最上层的字线WL(N－1)(本例中为WL9)而写入页面的数据为止的主要的写入模式。写入顺序的基本模式与本实施方式的第1例相同。在本例中，对应第24个至第55个的写入。

首先，对应于第24个及25个的写入，在串单元SU3中，选择字线WL1，写入上位页面的数据之后，选择字线WL3，写入下位页面的数据。同样地，对应于第26个及第27个的写入，在串单元SU2中，选择字线WL2，写入上位页面的数据之后，选择字线WL4，写入下位页面的数据。而且，对应于第28个及第29个的写入，在串单元SU1中，选择字线WL3，写入上位页面的数据之后，选择字线WL5，写入下位页面的数据。而且，对应于第30个及第31个的写入，在串单元SU0中，选择字线WL4，写入上位页面的数据之后，选择字线WL6，写入下位页面的数据。

之后，反复相同的模式，进行第32个至第55个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

本例中的常规处理模式中的z_low及z_up的通式如下所示。

下位页面：z_low＝2Kx+2(K－1)y－(K²+1)

上位页面：z_up＝2Kx+2(K－1)y－(K²－4K+2)

另外，在存储单元组MCG与1页面的写入对应的情况下，可应用下位页面的通式。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第56个至第71个的写入设为第(J－15)个至第J个的写入而进行说明。

如图21的右侧的表所示，首先，以与本实施方式的第1例的从第(J－19)个到第(J－8)个的写入顺序相同的方式，进行从第(J－15)个到第(J－4)个的写入。但是，在本实施方式的第1例中，与字线WL(N－1)对应的存储单元组MCG与2页面的写入对应，相对于此，在本例中，与字线WL(N－1)对应的存储单元组MCG与1页面的写入对应。在这种情况下，在本实施方式的第1例中的下位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入页面的数据。更具体来说，例如，在本实施方式的第1例中，对应于第(J－14)个的写入，选择串单元SU1的字线WL(N－1)，写入下位页面的数据时，在本例中，对应于第(J－10)个的写入，选择串单元SU1的字线WL(N－1)，写入页面的数据。

接着，对应于第(J－3)个的写入，在串单元SU3中，选择字线WL(N－3)，写入上位页面的数据之后，选择字线WL(N－1)，写入页面的数据。然后，对应于第(J－1)个的写入，选择串单元SU2的字线WL(N－2)，写入上位页面的数据。

最后，对应于第J个的写入，选择串单元SU3的字线WL(N－2)，写入上位页面的数据。

6.2.3第3例

第3例对如下情况进行说明，即，与字线WL0、WL1、WL(N－2)、及WL(N－1)对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图22示意性地表示本例的写入顺序。图22的例子成为字线WL的总数N＝12。在该情况下，总页面数(J+1)成为J+1＝8N－16＝80，写入顺序的最终编号J成为J＝79。也就是说，图22的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)合计有80个页面的情况。以下，仅对与本实施方式的第1例及第2例的不同点进行说明。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第27个的写入。

如图22的左侧的表所示，首先，与第2例同样地进行第0个至第8个的写入。然后，对应于第9个的写入，选择串单元SU0的字线WL3，写入下位页面的数据。

接着，对应于第10个的写入，选择串单元SU3的字线WL1，写入页面的数据。然后，对应于第11个的写入，选择串单元SU2的字线WL2，写入下位页面的数据。同样地，对应于第12个的写入，选择串单元SU1的字线WL3，写入页面的数据。然后，对应于第13个及第14个的写入，在串单元SU0中，选择字线WL2，写入上位页面的数据之后，选择字线WL4，写入下位页面的数据。

接着，对应于第15个的写入，选择串单元SU3的字线WL2，写入下位页面的数据。同样地，对应于第16个的写入，选择串单元SU2的字线WL3，写入下位页面的数据。然后，对应于第17个及第18个的写入，在串单元SU1中，选择字线WL2，写入上位页面的数据之后，选择字线WL4，写入下位页面的数据。同样地，对应于第19个及第20个的写入，在串单元SU0中，选择字线WL3，写入上位页面的数据之后，选择字线WL5，写入下位页面的数据。

接着，对应于第21个的写入，选择串单元SU3的字线WL3，写入下位页面的数据。然后，对应于第22个及第23个的写入，在串单元SU2中，选择字线WL2，写入上位页面的数据之后，选择字线WL4，写入下位页面的数据。同样地，对应于第24个及第25个的写入，在串单元SU1中，选择字线WL3，写入上位页面的数据之后，选择字线WL5，写入下位页面的数据。而且，对应于第26个及第27个的写入，在串单元SU0中，选择字线WL4，写入上位页面的数据之后，选择字线WL6，写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0的最上层的字线WL(N－1)(本例中为WL11)而写入页面的数据为止的主要的写入模式。写入顺序的基本模式与本实施方式的第1例及第2例相同。在本例中，对应第28个至第67个的写入。

首先，对应于第28个及29个的写入，在串单元SU3中，选择字线WL2，写入上位页面的数据之后，选择字线WL4，写入下位页面的数据。同样地，对应于第30个及第31个的写入，在串单元SU2中，选择字线WL3，写入上位页面的数据之后，选择字线WL5，写入下位页面的数据。而且，对应于第32个及第33个的写入，在串单元SU1中，选择字线WL4，写入上位页面的数据之后，选择字线WL6，写入下位页面的数据。而且，对应于第34个及第35个的写入，在串单元SU0中，选择字线WL5，写入上位页面的数据之后，选择字线WL7，写入下位页面的数据。

之后，反复相同的模式，进行第36个至第67个的写入。其中，与字线WL(N－1)及WL(N－2)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

本例中的常规处理模式中的z_low及z_up的通式如下所示。

下位页面：z_low＝2Kx+2(K－1)y－(K²+K+1)

上位页面：z_up＝2Kx+2(K－1)y－(K²－3K+2)

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第68个至第79个的写入设为第(J－11)个至第J个的写入而进行说明。

如图22的右侧的表所示，首先，以与本实施方式的第1例的从第(J－19)个到第(J－14)个的写入顺序相同的方式进行从第(J－11)个到第(J－6)个的写入。但是，在本实施方式的第1例中，与字线WL(N－1)及WL(N－2)对应的存储单元组MCG与2页面的写入对应，相对于此，在本例中，与字线WL(N－1)及WL(N－2)对应的存储单元组MCG与1页面的写入对应。在这种情况下，在本实施方式的第1例中的下位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入页面的数据。

接着，对应于第(J－5)个及第(J－4)个的写入，在串单元SU3中，选择字线WL(N－4)，写入上位页面的数据之后，选择字线WL(N－2)，写入页面的数据。然后，对应于第(J－3)个及第(J－2)个的写入，在串单元SU2中，选择字线WL(N－3)，写入上位页面的数据之后，选择字线WL(N－1)，写入页面的数据。

接着，对应于第(J－1)个及第J个的写入，在串单元SU3中，选择字线WL(N－3)，写入上位页面的数据之后，选择字线WL(N－1)，写入页面的数据。

6.4关于本实施方式的效果

如果为本实施方式的构成，则在对存储单元晶体管MT(存储单元组MCG)逐页地写入2比特(2页面)的数据的情况下，可获得与第3实施方式相同的效果。

7.第7实施方式

接下来，对第7实施方式的半导体存储装置及存储***进行说明。第7实施方式是在存储单元晶体管MT与2比特的数据对应而对存储单元组MCG逐页地写入2页面的数据时，应用第4实施方式中所说明的写入顺序。以下，仅对与第1至第6实施方式的不同点进行说明。

7.1关于区块BLK内的写入顺序

针对本实施方式中的写入顺序，根据串单元SU中的存储单元组MCG的页面的构成对3个例子进行说明。

7.1.1第1例

第1例对如下情况进行说明，即，与第6实施方式的第1例同样地，与所有字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图23示意性地表示第1例的写入顺序。图23的例子成为字线WL的总数N＝8、总页面数(J+1)＝64、及写入顺序的最终编号J＝63。也就是说，图23的例子表示下位页面(L)及上位页面(U)合计有64个页面的情况。

在本实施方式中，与第4实施方式同样地，写入下位页面的数据时，仅串单元SU0选择高1层的字线WL而串单元SU1～SU3选择低1层的相同的字线WL成为基本模式。写入上位页面的数据时，在串单元SU0～SU3中，选择相同的字线WL。本例也与第4实施方式同样地有3种写入模式。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应仅以下位页面的数据进行写入的第0个至第8个的写入。

如图23的左侧的表所示，首先，对应于第0个的写入，选择串单元SU0的字线WL0，写入下位页面的数据。然后，对应于第1个的写入，选择相同的串单元SU0的高1层的字线WL1，写入下位页面的数据。然后，对应于第2个至第4个的写入，选择串单元SU1～SU3的字线WL0，分别写入下位页面的数据。

接着，对应于第5个的写入，选择串单元SU0的字线WL2，写入下位页面的数据。然后，对应于第6个至第8个的写入，选择串单元SU1～SU3的字线WL1，分别写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU3的最上层的低1层的字线WL(N－2)(本例中为WL6)而写入下位页面的数据为止的主要的写入模式。在本例中，对应第9个至第48个的写入。

首先，对应于第9个及第10个的写入，在串单元SU0中，选择字线WL0，写入上位页面的数据之后，选择高3层的字线WL3，写入下位页面的数据。然后，对应于第11个至第16个的写入，在串单元SU1～SU3中，分别选择字线WL0，写入上位页面的数据之后，选择高2层的字线WL2，写入下位页面的数据。也就是说，在写入下位页面的数据时，仅串单元SU0选择比其他串单元SU高1层的字线WL，在写入上位页面的数据时，在串单元SU0～SU3中，选择相同的字线WL。

之后，反复相同的模式，进行第17个至第48个的写入。

如果将串单元SU0中的下位页面的数据的写入顺序设为z_low(y＝0)，将串单元SU1～SU3中的下位页面的数据的写入顺序设为z_low(y＞1)，将上位页面的数据的写入顺序设为z_up，则K＝4(每1区块BLK的串单元数为4个)时的常规处理模式中的z_low(y＝0)、z_low(y＞0)、及z_up的通式如下所示。

下位页面：z_low(y＝0)＝8x－14

z_low(y＞1)＝8x+2y－6

上位页面：z_up＝8x+2y+9

像这样，下位页面的通式在串单元SU0与串单元SU1～SU3不同。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第49个至第63个的写入设为第(J－14)个至第J个的写入而进行说明。

如图23的右侧的表所示，首先，对应于第(J－14)个的写入，选择串单元SU0的字线WL(N－3)，写入上位页面的数据。然后，对应于第(J－13)个及第(J－12)个的写入，在串单元SU1中，选择字线WL(N－1)，写入下位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。同样地，对应于第(J－11)个至第(J－8)个的写入，在串单元SU2及SU3中，选择字线WL(N－1)，写入下位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。

接着，对应于第(J－7)个至第(J－4)个的写入，选择串单元SU0～SU3的字线WL(N－2)，分别写入上位页面的数据。

接着，对应于第(J－3)个至第J个的写入，选择串单元SU0～SU3的字线WL(N－1)，分别写入上位页面的数据。

7.1.2第2例

第2例对如下情况进行说明，即，与第6实施方式的第2例同样地，与最上层的字线WL(N－1)及最下层的字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图24示意性地表示本例的写入顺序。图24的例子成为字线WL的总数N＝10、总页面数(J+1)＝72、及写入顺序的最终编号J＝71。也就是说，图24的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)合计有72个页面的情况。以下，仅对与本实施方式的第1例的不同点进行说明。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第12个的写入。

如图24的左侧的表所示，首先，与本实施方式的第1例同样地，进行第0个至第8个的写入。

接着，对应于第9个的写入，选择串单元SU0的字线WL3，写入下位页面的数据。然后，对应于第10个至第12个的写入，选择串单元SU1～SU3的字线WL2，分别写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU3的字线WL(N－2)(本例中为WL8)而写入下位页面的数据为止的主要的写入模式。写入顺序的基本模式与本实施方式的第1例相同。在本例中，对应第13个至第60个的写入。

首先，对应于第13个及14个的写入，在串单元SU0中，选择字线WL1，写入上位页面的数据之后，选择高3层的字线WL4，写入下位页面的数据。然后，对应于第15个至第20个的写入，在串单元SU1～SU3中，分别选择字线WL1，写入上位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。

之后，反复相同的模式，进行第21个至第60个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

每1区块BLK的串单元数K＝4时的常规处理模式中的通式如下所示。

下位页面：z_low(y＝0)＝8x－18

z_low(y＞1)＝8x+2y－10

上位页面：z_up＝8x+2y+5

与本实施方式的第1例同样地，下位页面的通式在串单元SU0与串单元SU1～SU3不同。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第61个至第71个的写入设为第(J－10)个至第J个的写入而进行说明。

如图24的右侧的表所示，以与本实施方式的第1例的从第(J－14)个到第(J－4)个的写入顺序相同的方式进行从第(J－10)个到第J个的写入。但是，在本实施方式的第1例中，与字线WL(N－1)对应的存储单元组MCG与2页面的写入对应，相对于此，在本例中，与字线WL(N－1)对应的存储单元组MCG与1页面的写入对应。在这种情况下，在本实施方式的第1例中的下位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入页面的数据。

7.1.3第3例

第3例对如下情况进行说明，即，与第6实施方式的第3例同样地，与字线WL0、WL1、WL(N－2)、及WL(N－1)对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图25示意性地表示本例的写入顺序。图25的例子成为字线WL的总数N＝12、总页面数(J+1)＝80、及写入顺序的最终编号J＝79。也就是说，图25的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)合计有80个页面的情况。以下，仅对与本实施方式的第1例及第2例的不同点进行说明。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第16个的写入。

如图25的左侧的表所示，首先，与本实施方式的第2例同样地进行第0个至第12个的写入。

接着，对应于第13个的写入，选择串单元SU0的字线WL4，写入下位页面的数据。然后，对应于第14个至第16个的写入，选择串单元SU1～SU3的字线WL3，分别写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU3的最上层的低1层的字线WL(N－2)(本例中为WL10)而写入页面的数据为止的主要的写入模式。写入顺序的基本模式与本实施方式的第1例及第2例相同。在本例中，对应第17个至第72个的写入。

首先，对应于第17个及18个的写入，在串单元SU0中，选择字线WL2，写入上位页面的数据之后，选择高3层的字线WL5，写入下位页面的数据。然后，对应于第19个至第24个的写入，在串单元SU1～SU3中，分别选择字线WL2，写入上位页面的数据之后，选择高2层的字线WL4，写入下位页面的数据。

之后，反复相同的模式，进行第25个至第72个的写入。其中，与字线WL(N－1)及WL(N－2)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

下位页面：z_low(y＝0)＝8x－22

z_low(y＞1)＝8x+2y－14

上位页面：z_up＝8x+2y+1

与本实施方式的第1例及第3例同样地，下位页面的通式在串单元SU0与串单元SU1～SU3不同。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第73个至第79个的写入设为第(J－6)个至第J个的写入而进行说明。

如图25的右侧的表所示，以与本实施方式的第1例的从第(J－14)个到第(J－8)个的写入顺序相同的方式，在本例中，进行从第(J－6)个到第J个的写入。但是，在本实施方式的第1例中，与字线WL(N－1)对应的存储单元组MCG与2页面的写入对应，相对于此，在本例中，与字线WL(N－1)对应的存储单元组MCG与1页面的写入对应。在这种情况下，在本实施方式的第1例中的下位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入页面的数据。

7.2关于本实施方式的效果

如果为本实施方式的构成，则在对存储单元晶体管MT(存储单元组MCG)逐页地写入2比特(2页面)的数据的情况下，可获得与第4实施方式相同的效果。

8.第8实施方式

接下来，对第8实施方式的半导体存储装置及存储***进行说明。第8实施方式是在存储单元晶体管MT与3比特的数据对应而对存储单元组MCG逐页地写入3页面的数据时，应用第3实施方式中所说明的写入顺序。以下，仅对与第1至第7实施方式的不同点进行说明。

8.1关于区块BLK内的写入顺序

8.1.1第1例

第1例对如下情况进行说明，即，与最上层的字线WL(N－1)及最下层的字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图26示意性地表示本例的写入顺序，各串单元SU内的1个四方形表示与1条字线WL对应的1个页面。四方形相接的下位页面(图26的参照符号“L”)与中位页面(图26的参照符号“M”)及上位页面(图26的参照符号“U”)与1个存储单元组MCG对应。图26的例子表示字线WL的总数N＝9且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－16＝92。另外，写入顺序的最终编号J成为J＝91。也就是说，图26的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与3页面的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有92个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第37个的写入。

如图26的左侧的表所示，首先，对应于第0个的写入，选择串单元SU0的字线WL0，写入页面的数据。然后，对应于第1个的写入，选择串单元SU1的字线WL0，写入下位页面的数据。然后，对应于第2个的写入，选择串单元SU0的字线WL1，写入下位页面的数据。

接着，对应于第3个的写入，选择串单元SU2的字线WL0，写入页面的数据。然后，对应于第4个的写入，选择串单元SU1的字线WL1，写入下位页面的数据。然后，对应于第5个的写入，选择串单元SU0的字线WL2，写入下位页面的数据。

接着，对应于第6个的写入，选择串单元SU3的字线WL0，写入页面的数据。然后，对应于第7个的写入，选择串单元SU2的字线WL1，写入下位页面的数据。然后，对应于第8个的写入，选择串单元SU1的字线WL2，写入下位页面的数据。然后，对应于第9个及第10个的写入，在串单元SU0中，选择字线WL1，写入中位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。

接着，对应于第11个的写入，选择串单元SU3的字线WL1，写入下位页面的数据。然后，对应于第12个的写入，选择串单元SU2的字线WL2，写入下位页面的数据。然后，对应于第13个及第14个的写入，在串单元SU1中，选择字线WL1，写入中位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。然后，对应于第15个至第17个的写入，在串单元SU0中，依次选择字线WL2、字线WL1、及字线WL4，分别写入中位页面的数据、上位页面的数据、下位页面的数据。

接着，对应于第18个的写入，选择串单元SU3的字线WL2，写入下位页面的数据。然后，对应于第19个及第20个的写入，在串单元SU2中，选择字线WL1，写入中位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。然后，对应于第21个至第23个的写入，在串单元SU1中，依次选择字线WL2、字线WL1、及字线WL4，分别写入中位页面的数据、上位页面的数据、下位页面的数据。同样地，对应于第24个至第26个的写入，在串单元SU0中，依次选择字线WL3、字线WL2、及字线WL5，分别写入中位页面的数据、上位页面的数据、下位页面的数据。

接着，对应于第27个及第28个的写入，在串单元SU3中，选择字线WL1，写入中位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。然后，对应于第29个至第31个的写入，在串单元SU2中，依次选择字线WL2、字线WL1、及字线WL4，分别写入中位页面的数据、上位页面的数据、下位页面的数据。同样地，对应于第32个至第34个的写入，在串单元SU1中，依次选择字线WL3、字线WL2、及字线WL5，分别写入中位页面的数据、上位页面的数据、下位页面的数据。然后，对应于第35个至第37个的写入，在串单元SU0中，依次选择字线WL4、字线WL3、及字线WL6，分别写入中位页面的数据、上位页面的数据、下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0的最上层的字线WL(N－1)(本例中为WL8)而写入页面的数据为止的主要的写入模式。在本例中，对应第38个至第61个的写入。

接着，对应于第38个至第40个的写入，在串单元SU3中，依次选择字线WL2、字线WL1、及字线WL4，分别写入中位页面的数据、上位页面的数据、下位页面的数据。同样地，对应于第41个至第43个的写入，在串单元SU2中，依次选择字线WL3、字线WL2、及字线WL5，分别写入中位页面的数据、上位页面的数据、下位页面的数据。而且，对应于第44个至第46个的写入，在串单元SU1中，依次选择字线WL4、字线WL3、及字线WL6，分别写入中位页面的数据、上位页面的数据、下位页面的数据。而且，对应于第47个至第49个的写入，在串单元SU0中，依次选择字线WL5、字线WL4、及字线WL7，分别写入中位页面的数据、上位页面的数据、下位页面的数据。也就是说，如果着眼于中位页面的数据的写入，则按照串单元SU3→SU2→SU1→SU0的顺序，依次选择字线WL1→WL2→WL3→WL4。如果着眼于上位页面的数据的写入，则按照串单元SU3→SU2→SU1→SU0的顺序，依次选择字线WL2→WL3→WL4→WL5。另外，如果着眼于下位页面的数据的写入，则按照串单元SU3→SU2→SU1→SU0的顺序，依次选择字线WL4→WL5→WL6→WL7。

之后，反复相同的模式，进行第50个至第61个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

如果将下位页面的数据的写入顺序设为z_low，将中位页面的数据的写入顺序设为z_mid，将上位页面的数据的写入顺序设为z_up，则常规处理模式中的z_low、z_mid、及z_up的通式如下所示。

下位页面：z_low＝3Kx+3(K－1)y－3/2K²－5/2K－1

中位页面：z_mid＝3Kx+3(K－1)y－3/2K²+7/2K－3

上位页面：z_up＝3Kx+3(K－1)y－3/2K²+13/2K－2

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第62个至第91个的写入设为第(J－29)个至第J个的写入而进行说明。

如图26的右侧的表所示，首先，对应于第(J－29)个至第(J－27)个的写入，在串单元SU3中，依次选择字线WL(N－5)、字线WL(N－6)、及字线WL(N－3)，分别写入中位页面的数据、上位页面的数据、下位页面的数据。同样地，对应于第(J－26)个至第(J－24)个的写入，在串单元SU2中，依次选择字线(N－4)、字线WL(N－5)、及字线WL(N－2)，分别写入中位页面的数据、上位页面的数据、下位页面的数据。然后，对应于第(J－23)个至第(J－21)个的写入，在串单元SU1中，依次选择字线WL(N－3)、字线WL(N－4)、及字线WL(N－1)，分别写入中位页面的数据、上位页面的数据、页面的数据。然后，对应于第(J－20)个及第(J－19)个的写入，在串单元SU0中，选择字线WL(N－2)，写入中位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。

接着，对应于第(J－18)个至第(J－16)个的写入，在串单元SU3中，依次选择字线WL(N－4)、字线WL(N－5)、及字线WL(N－2)，分别写入中位页面的数据、上位页面的数据、下位页面的数据。然后，对应于第(J－15)个至第(J－13)个的写入，在串单元SU2中，依次选择字线(N－3)、字线WL(N－4)、及字线WL(N－1)，分别写入中位页面的数据、上位页面的数据、页面的数据。然后，对应于第(J－12)个及第(J－11)个的写入，在串单元SU1中，选择字线WL(N－2)，写入中位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。

接着，对应于第(J－10)个至第(J－8)个的写入，在串单元SU3中，依次选择字线WL(N－3)、字线WL(N－4)、及字线WL(N－1)，分别写入中位页面的数据、上位页面的数据、页面的数据。然后，对应于第(J－7)个及第(J－6)个的写入，在串单元SU2中，选择字线WL(N－2)，写入中位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。

接着，对应于第(J－5)个及第(J－4)个的写入，在串单元SU3中，选择字线WL(N－2)，写入中位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。

接着，对应于第(J－3)个至第J个的写入，选择串单元SU0～SU3的字线WL(N－2)，分别写入上位页面的数据。

8.1.2第2例

第2例对如下情况进行说明，即，与字线WL(N－1)及字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，与字线WL(N－2)对应的存储单元组MCG与逐页地进行的2页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图27示意性地表示本例的写入顺序。图27的例子表示字线WL的总数N＝10且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－20＝100。另外，写入顺序的最终编号J成为J＝99。也就是说，图27的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)、以及与3比特(页面)的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有100个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第37个的写入。始端处理模式与本实施方式的第1例相同。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0的最上层的字线WL(N－1)(本例中为WL9)而写入页面的数据为止的主要的写入模式。在本例中，对应第38个至第73个的写入。

首先，与本实施方式的第1例同样地进行第38个至第49个的写入。

之后，反复相同的模式，进行第50个至第73个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

常规处理模式中的z_low、z_mid、及z_up的通式与本实施方式的第1例相同。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第74个至第99个的写入设为第(J－25)个至第J个的写入而进行说明。

如图27的右侧的表所示，以与本实施方式的第1例的从第(J－29)个到第(J－4)个的写入顺序相同的方式，在本例中，进行从第(J－25)个到第J个的写入。但是，在本实施方式的第1例中，与字线WL(N－2)对应的存储单元组MCG与3页面的写入对应，相对于此，在本例中，与字线WL(N－2)对应的存储单元组MCG与2页面的写入对应。在这种情况下，在本实施方式的第1例中的中位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入上位页面的数据。

8.1.3第3例

第3例对如下情况进行说明，即，与字线WL(N－1)及字线WL0对应的存储单元组MCG与1页面的写入对应，与字线WL(N－2)及WL(N－3)对应的存储单元组MCG与2页面的写入对应，且与其他字线WL对应的存储单元组MCG与3页面的写入对应。图28示意性地表示本例的写入顺序。图28的例子表示字线WL的总数N＝11且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－24＝108。另外，写入顺序的最终编号J成为J＝107。也就是说，图28的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)、以及与3比特(页面)的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有108个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第37个的写入。始端处理模式与本实施方式的第1例及第2例相同。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0的最上层的字线WL(N－1)(本例中为WL10)而写入页面的数据为止的主要的写入模式。在本例中，对应第38个至第85个的写入。

之后，反复相同的模式，进行第50个至第85个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

常规处理模式中的z_low、z_mid、及z_up的通式与本实施方式的第1例及第2例相同。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第86个至第107个的写入设为第(J－21)个至第J个的写入而进行说明。

如图28的右侧的表所示，以与本实施方式的第1例的从第(J－29)个到第(J－21)个的写入顺序相同的方式，在本例中，进行从第(J－21)个到第(J－13)个的写入。但是，在本实施方式的第1例中，与字线WL(N－3)对应的存储单元组MCG与3页面的写入对应，相对于此，在本例中，与字线WL(N－3)对应的存储单元组MCG与2页面的写入对应。在这种情况下，在本实施方式的第1例中的中位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入上位页面的数据。

接下来，对应于第(J－12)个至第(J－10)个的写入，在串单元SU3中，依次选择字线WL(N－4)、字线WL(N－5)、及字线WL(N－2)，分别写入中位页面的数据、上位页面的数据、下位页面的数据。然后，对应于第(J－9)个至第(J－7)个的写入，在串单元SU2中，依次选择字线WL(N－3)、字线WL(N－4)、及字线WL(N－1)，分别写入上位页面的数据、上位页面的数据、页面的数据。

接着，对应于第(J－6)个及第(J－5)个的写入，在串单元SU3中，选择字线WL(N－3)，写入上位页面的数据之后，选择字线WL(N－4)，写入上位页面的数据。

8.2关于本实施方式中的效果

如果为本实施方式的构成，则在对存储单元晶体管MT(存储单元组MCG)逐页地写入3比特(3页面)的数据的情况下，可获得与第3实施方式相同的效果。

9.第9实施方式

接下来，对第9实施方式的半导体存储装置及存储***进行说明。第9实施方式是在存储单元晶体管MT与3比特的数据对应而对存储单元组MCG逐页地写入3页面的数据时，应用第4实施方式中所说明的写入顺序。以下，仅对与第1至第8实施方式的不同点进行说明。

9.1关于区块BLK内的写入顺序

9.1.1第1例

第1例对如下情况进行说明，即，与第8实施方式的第1例同样地，与最上层的字线WL(N－1)及最下层的字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图29示意性地表示本例的写入顺序。图29的例子表示字线WL的总数N＝9且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－16＝92。另外，写入顺序的最终编号J成为J＝91。也就是说，图29的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与3页面的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有92个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第22个的写入。

如图29的左侧的表所示，首先，对应于第0个及第1个的写入，在串单元SU0中，选择字线WL0，写入页面的数据之后，选择高1层的字线WL1，写入下位页面的数据。然后，对应于第2个至第4个的写入，选择串单元SU1～SU3的字线WL0，分别写入页面的数据。

接着，对应于第9个及第10个的写入，在串单元SU0中，选择字线WL1，写入中位页面的数据之后，选择高2层的字线WL3，写入下位页面的数据。然后，对应于第11个至第13个的写入，选择串单元SU1～SU3的字线WL2，分别写入下位页面的数据。

接着，对应于第14个至第16个的写入，在串单元SU0中，依次选择字线WL2、字线WL1、及字线WL4，分别写入中位页面的数据、上位页面的数据、下位页面的数据。然后，对应于第17个至第22个的写入，在串单元SU1～SU3中，选择字线WL1，写入中位页面的数据之后，选择字线WL3，写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU3的字线WL(N－2)(本例中为WL7)而写入下位页面的数据为止的主要的写入模式。在本例中，对应第23个至第70个的写入。

首先，对应于第23个至第25个的写入，在串单元SU0中，依次选择字线WL3、字线WL2、及字线WL5，分别写入中位页面的数据、上位页面的数据、下位页面的数据。然后，对应于第26个至第34个的写入，在串单元SU1～SU3中，依次选择字线WL2、字线WL1、及字线WL4，分别写入中位页面的数据、上位页面的数据、及下位页面的数据。也就是说，在写入下位页面、中位页面、及上位页面的数据时，仅串单元SU0选择比其他串单元SU1～SU3高1层的字线WL。

之后，反复相同的模式，进行第35个至第70个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

将串单元SU0中的下位页面的数据的写入顺序设为z_low(y＝0)，将串单元SU1～SU3中的下位页面的数据的写入顺序设为z_low(y＞1)。同样地，将串单元SU0中的中位页面的数据的写入顺序设为z_mid(y＝0)，将串单元SU1～SU3中的中位页面的数据的写入顺序设为z_mid(y＞1)。另外，将串单元SU0中的上位页面的数据的写入顺序设为z_up(y＝0)，将串单元SU1～SU3中的上位页面的数据的写入顺序设为z_up(y＞1)。在这种情况下，K＝4(每1区块BLK的串单元数为4个)时的z_low(y＝0)、z_low(y＞1)、z_mid(y＝0)、z_mid(y＞1)、z_up(y＝0)、及z_up(y＞1)的通式如下所示。

下位页面：z_low(y＝0)＝12x－35

z_low(y＞1)＝12x+3y－23

中位页面：z_mid(y＝0)＝12x－13

z_mid(y＞1)＝12x+3y－1

上位页面：z_up(y＝0)＝12x

z_up(y＞1)＝12x+3y+12

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第71个至第91个的写入设为第(J－20)个至第J个的写入而进行说明。

如图29的右侧的表所示，首先，对应于第(J－20)个及第(J－19)个的写入，在串单元SU0中，选择字线WL(N－2)，写入中位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。然后，对应于第(J－18)个至第(J－10)个的写入，在串单元SU1～SU3中，依次选择字线WL(N－3)、字线WL(N－4)、及字线WL(N－1)，分别写入中位页面的数据、上位页面的数据、及页面的数据。

接着，对应于第(J－9)个至第(J－4)个的写入，在串单元SU1～SU3中，选择字线WL(N－2)，写入中位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。

接着，对应于第(J－3)个至第J个的写入，在串单元SU0～SU3中，选择字线WL(N－2)，分别写入上位页面的数据。

9.1.2第2例

第2例对如下情况进行说明，即，与第8实施方式的第2例同样地，与字线WL(N－1)及字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，与字线WL(N－2)对应的存储单元组MCG与逐页地进行的2页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图30示意性地表示本例的写入顺序。图30的例子表示字线WL的总数N＝10且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－20＝100。另外，写入顺序的最终编号J成为J＝99。也就是说，图30的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)、以及与3比特(页面)的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有100个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第22个的写入。始端处理模式与本实施方式的第1例相同。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU3的字线WL(N－2)(本例中为WL8)而写入下位页面的数据为止的主要的写入模式。在本例中，对应第23个至第82个的写入。

首先，与本实施方式的第1例同样地进行第23个至第34个的写入。

之后，反复相同的模式，进行第35个至第82个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

常规处理模式中的z_low(y＝0)、z_low(y＞1)、z_mid(y＝0)、z_mid(y＞1)、z_up(y＝0)、及z_up(y＞1)的通式与本实施方式的第1例相同。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第83个至第99个的写入设为第(J－16)个至第J个的写入而进行说明。

如图30的右侧的表所示，以与本实施方式的第1例的从第(J－20)个到第(J－10)个的写入顺序相同的方式，在本例中，进行从第(J－16)个到第(J－6)个的写入。但是，在本实施方式的第1例中，与字线WL(N－2)对应的存储单元组MCG与3页面的写入对应，相对于此，在本例中，与字线WL(N－2)对应的存储单元组MCG与2页面的写入对应。在这种情况下，在本实施方式的第1例中的中位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入上位页面的数据。

接着，对应于第(J－5)个至第J个的写入，在串单元SU1～SU3中，选择字线WL(N－2)，写入上位页面的数据之后，选择字线WL(N－3)，写入上位页面的数据。

9.1.3第3例

第3例对如下情况进行说明，即，与第8实施方式的第3例同样地，与字线WL(N－1)及字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，与字线WL(N－2)及WL(N－3)对应的存储单元组MCG与逐页地进行的2页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图31示意性地表示本例的写入顺序。图31的例子表示字线WL的总数N＝11且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－24＝108。另外，写入顺序的最终编号J成为J＝107。也就是说，图31的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)、以及与3比特(页面)的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有108个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第22个的写入。始端处理模式与本实施方式的第1例及第2例相同。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU3的字线WL(N－2)(本例中为WL9)而写入下位页面的数据为止的主要的写入模式。在本例中，对应第23个至第94个的写入。

首先，与本实施方式的第1例及第2例同样地进行第23个至第34个的写入。

之后，反复相同的模式，进行第35个至第94个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

常规处理模式中的z_low(y＝0)、z_low(y＞1)、z_mid(y＝0)、z_mid(y＞1)、z_up(y＝0)、及z_up(y＞1)的通式与本实施方式的第1例及第2例相同。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第95个至第107个的写入设为第(J－12)个至第J个的写入而进行说明。

如图31的右侧的表所示，以与本实施方式的第1例的从第(J－18)个到第(J－10)个的写入顺序相同的方式，在本例中，进行从第(J－12)个到第(J－4)个的写入。但是，在本实施方式的第1例中，与字线WL(N－3)对应的存储单元组MCG与3页面的写入对应，相对于此，在本例中，与字线WL(N－3)对应的存储单元组MCG与2比特(2页面)的写入对应。在这种情况下，在本实施方式的第1例中的中位页面的数据写入时，在本例中，对相对应的存储单元组MCG写入上位页面的数据。

9.2关于本实施方式中的效果

如果为本实施方式的构成，则在对存储单元晶体管MT(存储单元组MCG)逐页地写入3比特(3页面)的数据的情况下，可获得与第4实施方式相同的效果。

10.第10实施方式

接下来，对第10实施方式的半导体存储装置及存储***进行说明。第10实施方式是存储单元晶体管MT与2比特的数据对应而对存储单元组MCG逐页地写入2页面的数据的顺序与第6及第7实施方式不同。以下，仅对与第1至第9实施方式的不同点进行说明。

10.1关于区块BLK内的写入顺序

10.1.1第1例

第1例对如下情况进行说明，即，与第6及第7实施方式的第1例同样地，与所有字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图32示意性地表示本例的写入顺序。图32的例子成为字线WL的总数N＝8、总页面数(J+1)＝64、及写入顺序的最终编号J＝63。也就是说，图32的例子表示下位页面(L)及上位页面(U)合计有64个页面的情况。

关于本实施方式中的写入顺序，在串单元SU0～SU3中，选择相同的字线WL，并写入相同的页面(下位页面或上位页面)的数据。以下，着眼于字线WL的选择顺序，对写入顺序进行说明。本例也有3种写入模式。

(a)始端处理模式

如图32的左侧的表所示，对应于第0个至第3个的写入，选择串单元SU0～SU3的字线WL0，分别写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0～SU3的字线WL(N－2)(本例中为WL6)而分别写入上位页面的数据为止的主要的写入模式。在本例中，对应第4个至第59个的写入。

首先，对应于第4个至第7个的写入，选择串单元SU0～SU3的字线WL1，分别写入下位页面的数据。然后，对应于第8个至第11个的写入，选择串单元SU0～SU3的字线WL0，分别写入上位页面的数据。也就是说，在选择某字线WL而写入上位页面的数据之前，选择高1层的字线WL，写入下位页面的数据。

之后，反复相同的模式，进行第12个至第59个的写入。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第60个至第63个的写入设为第(J－3)个至第J个的写入而进行说明。

如图32的右侧的表所示，对应于第(J－3)个至第J个的写入，选择串单元SU0～SU3的字线WL(N－1)，分别写入上位页面的数据。

10.1.2第2例

第2例对如下情况进行说明，即，与第6及第7实施方式的第2例同样地，与最上层的字线WL(N－1)及最下层的字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图33示意性地表示本例的写入顺序。图33的例子成为字线WL的总数N＝10、总页面数(J+1)＝72、及写入顺序的最终编号J＝71。也就是说，图33的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)合计有72个页面的情况。以下，仅对与本实施方式的第1例的不同点进行说明。另外，在本例中，不存在末端处理模式，因此，写入模式成为始端处理模式及常规处理模式这2种。

(a)始端处理模式

如图33的左侧的表所示，对应于第0个至第3个的写入，选择串单元SU0～SU3的字线WL0，分别写入页面的数据。

接着，对应于第4个至第7个的写入，选择串单元SU0～SU3的字线WL1，分别写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0～SU3的字线WL(N－1)(本例中为WL9)而分别写入页面的数据为止的主要的写入模式。也就是说，常规处理模式是反复进行直到选择写入顺序的最终编号J(本例中J＝71)为止的主要的写入模式。写入顺序的基本模式与本实施方式的第1例相同。

首先，对应于第8个至第11个的写入，选择串单元SU0～SU3的字线WL2，分别写入下位页面的数据。然后，对应于第12个至第15个的写入，选择串单元SU0～SU3的字线WL0，分别写入上位页面的数据。

之后，反复相同的模式，进行第16个至第71个的写入。其中，与字线WL(N－1)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

10.1.3第3例

第3例对如下情况进行说明，即，与第6及第7实施方式的第3例同样地，与字线WL0、WL1、WL(N－2)、及WL(N－1)对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的2页面的写入对应。图34示意性地表示本例的写入顺序。图34的例子成为字线WL的总数N＝12、总页面数(J+1)＝80、及写入顺序的最终编号J＝79。也就是说，图34的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)合并有80个页面的情况。以下，仅对与本实施方式的第1例及第2例的不同点进行说明。

(a)始端处理模式

如图34的左侧的表所示，对应于第0个至第7个的写入，在串单元SU0～SU3中，选择字线WL0，写入页面的数据之后，选择字线WL1，写入页面的数据。

接着，对应于第8个至第11个的写入，选择串单元SU0～SU3的字线WL2，分别写入下位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0～SU3的字线WL(N－2)(本例中为WL10)而分别写入页面的数据为止的主要的写入模式。写入顺序的基本模式与本实施方式的第1例及第2例相同。在本例中，对应第12个至第75个的写入。

首先，对应于第12个至第15个的写入，选择串单元SU0～SU3的字线WL3，分别写入下位页面的数据。然后，对应于第16个至第19个的写入，选择串单元SU0～SU3的字线WL0，分别写入上位页面的数据。

之后，反复相同的模式，进行第20个至第75个的写入。其中，与字线WL(N－2)对应的存储单元组MCG由于与1页面的写入对应，所以，并非以下位页面的数据而以页面的数据的形式写入。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第76个至第79个的写入设为第(J－3)个至第J个的写入而进行说明。

如图34的右侧的表所示，对应于第(J－3)个至第J个的写入，选择串单元SU0～SU3的字线WL(N－1)，分别写入页面的数据。

10.2关于本实施方式中的效果

如果为本实施方式的构成，则在对存储单元晶体管MT(存储单元组MCG)逐页地写入2比特(2页面)数据的情况下，可减少因WL泄漏而数据消失的页面数。以下，具体进行说明。

在本实施方式的构成中，在选择某字线WL而写入上位页面的数据之前，选择高1层的字线WL，写入下位页面的数据。由此，在例如在正写入下位页面的数据的字线WL与低1层的字线WL之间产生WL泄漏的情况下，在与低1层的字线WL对应的存储单元组MCG中，仅写入有下位页面的数据。因此，可将消失的数据量仅抑制为下位页面。由此，可减少数据消失的页面数。因此，可提高存储***及半导体存储装置的可靠性。

而且，由于可减少数据消失的页面数，所以，可减少控制器200中为了备份而保持的数据量。

而且，如果为本实施方式的构成，则可在NAND串114内使因相邻的存储单元晶体管MT间的干扰引起的阈值电压的变更减小。例如，对存储单元晶体管MT1写入高阶位的数据之后，对相邻的存储单元晶体管MT2写入低阶位的数据。这样一来，有因其写入的影响而导致存储单元晶体管MT1的阈值电压上升的情况。其结果为，有存储单元晶体管MT1无法读出正确的数据的情况。相对于此，在本实施方式的构成中，在对存储单元晶体管MT1仅写入下位页面的数据的状态下，对存储单元晶体管MT2写入下位页面的数据。其结果为，即使存储单元晶体管MT1的阈值电压上升，也可在对存储单元晶体管MT1写入高阶位的数据时减小阈值电压上升的影响。而且，即使之后对存储单元晶体管MT2写入高阶位的数据，与对存储单元晶体管MT2连续地写入下位页面与上位页面的情况相比，存储单元晶体管MT1受到的影响也变小。由此，可减小存储单元晶体管MT1中的阈值变动，而可抑制数据的错误读出。因此，可提高存储***及半导体存储装置的可靠性。

11.第11实施方式

接下来，对第11实施方式的半导体存储装置及存储***进行说明。第11实施方式为如下方面，即，存储单元晶体管MT与3比特的数据对应而对存储单元组MCG逐页地写入3页面的数据的顺序应用第10实施方式中所说明的写入顺序。以下，仅对与第1至第10实施方式的不同点进行说明。

11.1关于区块BLK内的写入顺序

11.1.1第1例

第1例对如下情况进行说明，即，与第8及第9实施方式的第1例同样地，与最上层的字线WL(N－1)及最下层的字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图35示意性地表示本例的写入顺序。图35的例子表示字线WL的总数N＝9且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－16＝92。另外，写入顺序的最终编号J成为J＝91。也就是说，图35的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、以及与3页面的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有92个页面的情况。

(a)始端处理模式

如图35的左侧的表所示，对应于第0个至第3个的写入，选择串单元SU0～SU3的字线WL0，分别写入页面的数据。

接着，对应于第12个至第15个的写入，选择串单元SU0～SU3的字线WL1，分别写入中位页面的数据。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数N反复进行直到选择串单元SU0～SU3的字线WL(N－4)(本例中为WL5)而分别写入上位页面的数据为止的主要的写入模式。在本例中，对应第16个至第75个的写入。

首先，对应于第16个至第19个的写入，选择串单元SU0～SU3的字线WL3，分别写入下位页面的数据。然后，对应于第20个至第23个的写入，选择串单元SU0～SU3的字线WL2，分别写入中位页面的数据。然后，对应于第24个至第27个的写入，选择串单元SU0～SU3的字线WL1，分别写入上位页面的数据。也就是说，在选择各串单元SU的某字线WL(例如字线WL3)而写入下位页面的数据之后，选择各串单元SU的低1层的字线WL(例如字线WL2)，写入中位页面的数据。然后，选择各串单元SU的低2层的字线WL(例如字线WL1)，写入上位页面的数据。

之后，反复相同的模式，进行第28个至第75个的写入。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第76个至第91个的写入设为第(J－5)个至第J个的写入而进行说明。

如图35的右侧的表所示，首先，对应于第(J－15)个至第(J－12)个的写入，选择串单元SU0～SU3的字线WL(N－2)，分别写入中位页面的数据。

接着，对应于第(J－11)个至第(J－8)个的写入，选择串单元SU0～SU3的字线WL(N－3)，分别写入上位页面的数据。

接着，对应于第(J－7)个至第(J－4)个的写入，选择串单元SU0～SU3的字线WL(N－1)，分别写入页面的数据。

11.1.2第2例

第2例对如下情况进行说明，即，与第8及第9实施方式的第2例同样地，与字线WL(N－1)及字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，与字线WL(N－2)对应的存储单元组MCG与逐页地进行的2页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图36示意性地表示第2例的写入顺序。图36的例子表示字线WL的总数N＝10且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－20＝100。另外，写入顺序的最终编号J成为J＝99。也就是说，图36的例子表示与1页面的写入对应的存储单元组MCG的页面(SLC)、与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)、以及与3比特(页面)的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有100个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第15个的写入。始端处理模式与本实施方式的第1例相同。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数反复进行直到选择串单元SU0～SU3的字线WL(N－4)(本例中为WL6)而写入上位页面的数据为止的主要的写入模式。基本的写入模式与本实施方式的第1例相同。在本例中，对应第16个至第87个的写入。

首先，与本实施方式的第1例同样地进行第16个至第27个的写入。

之后，反复相同的模式，进行第28个至第87个的写入。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第88个至第99个的写入设为第(J－11)个至第J个的写入而进行说明。

如图36的右侧的表所示，首先，对应于第(J－11)个至第(J－8)个的写入，选择串单元SU0～SU3的字线WL(N－1)，分别写入页面的数据。

接着，对应于第(J－3)个至第J个的写入，选择串单元SU0～SU3的字线WL(N－3)，分别写入上位页面的数据。

11.1.3第3例

第3例对如下情况进行说明，即，与第8及第9实施方式的第3例同样地，与字线WL(N－1)及字线WL0对应的存储单元组MCG与逐页地进行的1页面的写入对应，与字线WL(N－2)及WL(N－3)对应的存储单元组MCG与逐页地进行的2页面的写入对应，且与其他字线WL对应的存储单元组MCG与逐页地进行的3页面的写入对应。图37示意性地表示本例的写入顺序。图37的例子表示字线WL的总数N＝11且与3比特的写入对应的字线WL为7条的情况。在该情况下，总页面数(J+1)成为J+1＝12N－24＝108。另外，写入顺序的最终编号J成为J＝107。也就是说，图37的例表示与1页面的写入对应的存储单元组MCG的页面(SLC)、与2页面的写入对应的存储单元组MCG的下位页面(L)及上位页面(U)、以及与3比特(页面)的写入对应的存储单元组MCG的下位页面(L)、中位页面(M)、及上位页面(U)合计有108个页面的情况。

(a)始端处理模式

本例中的始端处理模式包含最下层的字线WL0的选择，对应第0个至第15个的写入。始端处理模式与本实施方式的第1例及第2例相同。

(b)常规处理模式

常规处理模式是在始端处理模式结束后，根据字线WL的总数反复进行直到选择串单元SU0～SU3的字线WL(N－5)(本例中为WL6)而写入上位页面的数据为止的主要的写入模式。基本的写入模式与本实施方式的第1例及第2例相同。在本例中，对应第16个至第87个的写入。

之后，反复相同的模式，进行第28个至第87个的写入。

(c)末端处理模式

接下来，对本例中的末端处理模式进行说明。在本例中，将与末端处理模式对应的第88个至第107个的写入设为第(J－19)个至第J个的写入而进行说明。

如图37的右侧的表所示，首先，对应于第(J－19)个至第(J－16)个的写入，选择串单元SU0～SU3的字线WL(N－1)，分别写入下位页面的数据。

接着，对应于第(J－15)个至第(J－12)个的写入，选择串单元SU0～SU3的字线WL(N－3)，分别写入上位页面的数据。

接着，对应于第(J－11)个至第(J－8)个的写入，选择串单元SU0～SU3的字线WL(N－4)，分别写入上位页面的数据。

11.2关于本实施方式中的效果

如果为本实施方式的构成，则在对存储单元晶体管MT(存储单元组MCG)逐页地写入3比特(3页面)的数据的情况下，可获得与第10实施方式相同的效果。

12.变化例等

所述实施方式的半导体存储装置包含：第1存储器单元(SU0@图9)，包含依次积层在半导体衬底的上方的第1至第4存储单元(SU0的MT1～MT4@图4、SU0的“9”、“1”、“17”、“8”页面@图9)；第2存储器单元(SU1@图9)，包含依次积层在半导体衬底的上方的第5至第8存储单元(SU1的MT1～MT4@图4、SU1的“11”、“3”、“19”、“10”页面@图9)；第1字线(WL1@图4、9)，连接于第1及第5存储单元的栅极；第2字线(WL2@图4、9)，连接于第2及第6存储单元的栅极；第3字线(WL3@图4、9)，连接于第3及第7存储单元的栅极；及第4字线(WL4@图4、9)，连接于第4及第8存储单元的栅极。在写入动作中，按照第4存储单元(“8”@图9)、第1存储单元(“9”@图9)、第8存储单元(“10”@图9)、第5存储单元(“11”@图9)的顺序进行写入。

通过应用所述实施方式，可提供一种能够提高可靠性的半导体存储装置及存储***。

另外，实施方式并不限定于所述说明的方式，可进行各种变化。

12.1第1变化例

例如，在第1、第3、第4及第5实施方式中，存储单元晶体管MT能够保持的数据的比特数也可针对相对应的每一字线WL而不同。也就是说，在以全序列写入数据的情况下，全序列单元FSU中所包含的页面数也可根据相对应的字线WL而不同。利用图38对一例进行说明。

图38是表示本变化例中的1个区块BLK的全序列单元FSU的构成的框图。图38的1个四方形表示在某串单元SU中与1条字线WL对应的1个全序列单元FSU。四方形中的SLC表示相对应的存储单元晶体管MT能够保持1比特的数据的情况。也就是说，表示全序列单元FSU包含1页面的数据的情况。四方形中的MLC表示相对应的存储单元晶体管MT能够保持2比特的数据的情况。也就是说，表示全序列单元FSU包含2页面的数据的情况。四方形中的QLC表示相对应的存储单元晶体管MT能够保持4比特的数据的情况。也就是说，表示全序列单元FSU包含4页面的数据的情况。

如图38所示，字线WL的总数N成为N＝13。与字线WL0及WL12(即字线WL(N－1))对应的全序列单元FSU包含1页面的数据。与字线WL1及WL11(即字线WL(N－2))对应的全序列单元FSU包含2页面的数据。与其他字线WL对应的全序列单元FSU包含4页面的数据。在这种构成中，也获得与第1、第3、第4、及第5实施方式相同的效果。

12.2第2变化例

第2变化例对与第1变化例不同的全序列单元FSU的构成进行说明。图39是表示本变化例中的1个区块BLK的全序列单元FSU的构成的框图。图39的例子表示与字线WL0～WL2对应的全序列单元FSU的构成。以下，仅对与第1变化例的不同点进行说明。

也可如图39所示，与字线WL0及WL1对应的全序列单元FSU包含1页面的数据，且与字线WL2对应的全序列单元FSU包含4页面的数据。在这种构成中，也获得与第1、第3、第4、及第5实施方式相同的效果。

12.3第3变化例

第3变化例对与第1及第2变化例不同的全序列单元FSU的构成进行说明。图40是表示本变化例中的1个区块BLK的全序列单元FSU的构成的框图。图40的例子表示与字线WL0～WL2对应的全序列单元FSU的构成。另外，图40的四方形中的TLC表示相对应的存储单元晶体管MT能够保持3比特的数据的情况。也就是说，表示全序列单元FSU包含3页面的数据的情况。以下，仅对与第1及第2变化例的不同点进行说明。

也可如图40所示，与字线WL0对应的全序列单元FSU包含1页面的数据，与字线WL1对应的全序列单元FSU包含3页面的数据，且与字线WL2对应的全序列单元FSU包含4页面的数据。在这种构成中，也获得与第1、第3、第4、及第5实施方式相同的效果。

12.4第4变化例

第4变化例对与第1至第3变化例不同的全序列单元FSU的构成进行说明。图41是表示本变化例中的1个区块BLK的全序列单元FSU的构成的框图。图41的例子表示与字线WL0～WL2对应的全序列单元FSU的构成。以下，仅对与第1至第3变化例的不同点进行说明。

也可如图41所示，与字线WL0对应的全序列单元FSU包含2页面的数据，与字线WL1对应的全序列单元FSU包含3页面的数据，且与字线WL2对应的全序列单元FSU包含4页面的数据。在这种构成中，也获得与第1、第3、第4、及第5实施方式相同的效果。

12.5第5变化例

第5变化例对与第1至第4变化例不同的全序列单元FSU的构成进行说明。图42是表示本变化例中的1个区块BLK的全序列单元FSU的构成的框图。图42的例子表示与字线WL(N－1)～WL(N－3)对应的全序列单元FSU的构成。以下，仅对与第1变化例的不同点进行说明。

也可如图42所示，与字线WL(N－1)及WL(N－2)对应的全序列单元FSU包含1页面的数据，且与字线WL(N－3)对应的全序列单元FSU包含4页面的数据。在这种构成中，也获得与第1、第3、第4、及第5实施方式相同的效果。

12.6第6变化例

第6变化例对与第1至第5变化例不同的全序列单元FSU的构成进行说明。图43是表示本变化例中的1个区块BLK的全序列单元FSU的构成的框图。图43的例子表示与字线WL(N－1)～WL(N－3)对应的全序列单元FSU的构成。以下，仅对与第1及第5变化例的不同点进行说明。

也可如图43所示，与字线WL(N－1)对应的全序列单元FSU包含1页面的数据，与字线WL(N－2)对应的全序列单元FSU包含3页面的数据，且与字线WL(N－3)对应的全序列单元FSU包含4页面的数据。在这种构成中，也获得与第1、第3、第4、及第5实施方式相同的效果。

12.7第7变化例

第7变化例对与第1至第6变化例不同的全序列单元FSU的构成进行说明。图44是表示本变化例中的1个区块BLK的全序列单元FSU的构成的框图。图44的例子表示与字线WL(N－1)～WL(N－3)对应的全序列单元FSU的构成。以下，仅对与第1、第5、及第6变化例的不同点进行说明。

也可如图44所示，与字线WL(N－1)对应的全序列单元FSU包含2页面的数据，与字线WL(N－2)对应的全序列单元FSU包含3页面的数据，且与字线WL(N－3)对应的全序列单元FSU包含4页面的数据。在这种构成中，也获得与第1、第3、第4、及第5实施方式相同的效果。

12.8其他变化例

在所述变化例中，第1至第7变化例可在可能的范围内进行组合。例如，也可将第1变化例与第2及第5变化例组合。更具体来说，与字线WL0、WL1、WL11(即字线WL(N－2))、及WL12(即字线WL(N－1))对应的全序列单元FSU包含1页面的数据。而且，与字线WL2、字线WL10(即字线(N－3))、及其他字线WL对应的全序列单元FSU包含4页面的数据。也可为这种构成。

而且，在第6至第11实施方式中，对在存储单元晶体管MT能够保持2比特或3比特的数据的情况下逐页地写入数据的顺序进行了说明，但存储单元晶体管MT也可为能够保持4比特以上的数据。也就是说，存储单元组MCG中所包含的页面数也可为4页面以上。而且，存储单元晶体管MT能够保持的数据的比特数也可针对相对应的每一字线WL而不同。

而且，也可应用于与所述实施方式不同的三维积层型NAND型闪速存储器或平面型NAND型闪速存储器。而且，并不限定于NAND型闪速存储器，也可在使用非易失性存储元件的半导体存储装置中应用。

而且，所述实施方式中的“连接”也包含在中间介置例如晶体管或电阻等其他某个构件而间接地连接的状态。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些实施方式能以其他多种方式实施，可以在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其均等的范围内。

另外，在与本发明相关的各实施方式中，也可如下述般。例如，存储单元晶体管MT能够保持2比特(4值)的数据，当将保持有4值中的某一个时的阈值电平按照从低到高的顺序设为E电平(删除电平)、A电平、B电平、及C电平时，

(1)读出动作中，

在A电平的读出动作中施加至所选择的字线的电压为例如0V～0.55V之间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一范围之间。

在B电平的读出动作中施加至所选择的字线的电压为例如1.5V～2.3V之间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一范围之间。

在C电平的读出动作中施加至所选择的字线的电压为例如3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一范围之间。

作为读出动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs、或70μs～80μs之间。

(2)写入动作如所述般包含编程动作与验证动作。写入动作中，

编程动作时最初施加至所选择的字线的电压为例如13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V及14.0V～14.6V中的任一范围之间。

也可改变对第奇数条字线进行写入时最初施加至所选择的字线的电压、及对第偶数条字线进行写入时最初施加至所选择的字线的电压。

当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压电压，列举例如0.5V左右。

作为施加至非选择字线的电压，也可设为例如6.0V～7.3V之间。并不限定于该情况，也可设为例如7.3V～8.4V之间，也可设为6.0V以下。

也可根据非选择字线为第奇数条字线还是第偶数条字线而改变施加的通路电压。

作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之间。

(3)删除动作中，

最初施加至形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压为例如12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、或19.8V～21V之间。

作为删除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs、或4000μs～9000μs之间。

(4)存储单元的构造：

具有介隔膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷累积层。该电荷累积层可设为膜厚为2～3nm的SiN或SiON等的绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可对多晶硅添加Ru等金属。在电荷累积层之上具有绝缘膜。该绝缘膜例如具有隔于膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。High-k膜列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上，介隔膜厚为3～10nm的功函数调整用的材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为TaO等的金属氧化膜、TaN等的金属氮化膜。控制电极可使用W等。

另外，可在存储单元间形成气隙。

[符号的说明]

1 存储***

10 阱区域

11、12、13、18、21、24 配线层

14 导电体

15、17 绝缘膜

16 电荷累积层

19 n+型杂质扩散层

20、23 接触插塞

22 p+型杂质扩散层

100 NAND型闪速存储器

110 核心部

111 存储单元阵列

112 行解码器

113 读出放大器

114 NAND串

120 周边电路部

121 定序器

122 电压产生电路

123 驱动器

200 控制器

201 主机接口电路

202 内置存储器

203 处理器

204 缓冲存储器

205 NAND接口电路

206 ECC电路

Claims

1.一种半导体存储装置，其特征在于包括：

第1存储器单元，包含依次积层在半导体衬底的上方的第1至第4存储单元；

第2存储器单元，包含依次积层在所述半导体衬底的上方的第5至第8存储单元；

第1字线，连接于所述第1及第5存储单元的栅极；

第2字线，连接于所述第2及第6存储单元的栅极；

第3字线，连接于所述第3及第7存储单元的栅极；及

第4字线，连接于所述第4及第8存储单元的栅极；且

在写入动作中，按照所述第4存储单元、所述第1存储单元、所述第8存储单元、所述第5存储单元的顺序进行写入。

2.根据权利要求1所述的半导体存储装置，其特征在于：

在所述写入动作中，对所述第4存储单元进行写入时，所述第2及第6存储单元为已完成写入的状态，所述第3及第7存储单元为尚未写入的状态。

3.一种存储***，其特征在于包括半导体存储装置与控制器，

所述半导体存储装置包括：

第1字线，连接于所述第1及第5存储单元的栅极；

第2字线，连接于所述第2及第6存储单元的栅极；

第3字线，连接于所述第3及第7存储单元的栅极；及

第4字线，连接于所述第4及第8存储单元的栅极；且

所述控制器是以在所述半导体存储装置的写入动作中按照所述第4存储单元、所述第1存储单元、所述第8存储单元、所述第5存储单元的顺序进行写入的方式指示。

4.一种半导体存储装置，其特征在于包括：

第1存储器单元，包含依次积层在半导体衬底的上方的第1至第3存储单元；

第2存储器单元，包含依次积层在所述半导体衬底的上方的第4至第6存储单元；

第3存储器单元，包含依次积层在所述半导体衬底的上方的第7至第9存储单元；

第1字线，连接于所述第1、第4、及第7存储单元的栅极；

第2字线，连接于所述第2、第5、及第8存储单元的栅极；及

第3字线，连接于所述第3、第6、及第9存储单元的栅极；且

在写入动作中，按照所述第7存储单元、所述第5存储单元、所述第3存储单元的顺序进行写入。

5.根据权利要求4所述的半导体存储装置，其特征在于：

在所述写入动作中，对所述第7存储单元进行写入时，所述第1、第2、及第4存储单元为已完成写入的状态，所述第6、第8、及第9存储单元为尚未写入的状态。