CN107146818B - 一种薄膜晶体管、其制作方法、阵列基板及显示装置 - Google Patents

一种薄膜晶体管、其制作方法、阵列基板及显示装置 Download PDF

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Abstract

本发明公开了一种薄膜晶体管、其制作方法、阵列基板及显示装置，由于栅极的侧面与上表面的交界处很容易发生静电积累而导致栅极绝缘层被击穿，有源层在与栅极的侧面与上表面的交界处所对应的区域很容易发生断裂、或者有源层在与栅极的侧面与上表面的交界处所对应的区域由于存在杂质而发生断裂，因此在断裂处会导致TFT的栅极与第一电极或第二电极发生短路，而本发明正是在容易发生断裂的有源层区域及容易发生断裂的栅极绝缘层区域设置位于栅极绝缘层与第一电极之间第一绝缘部，因此即使在栅极的侧面与上表面的交界处所对应的栅极绝缘层和有源层发生断裂时，也不会发生栅极与第一电极或第二电极发生短路的问题，从而可以避免TFT发生不良的问题。

Description

一种薄膜晶体管、其制作方法、阵列基板及显示装置
技术领域
本发明涉及半导体技术领域，尤指一种薄膜晶体管、其制作方法、阵列基板及显示装置。
背景技术
大部分的薄膜晶体管(Thin Film Transistor，TFT)是使用氢化非晶硅(a-Si:H)作为有源层的材料，随着显示技术的不断发展，人们对显示产品的像素开口率的要求越来越高，因此，目前的薄膜晶体管的有源层大多采用氧化物半导体材料，且氧化物半导体材料的价格更低。
但是，现有的氧化物半导体TFT的结构中，如图1所示，包括：衬底基板01，位于衬底基板01上的栅极02，覆盖栅极02的栅极绝缘层03，位于栅极绝缘层03上的有源层04，与有源层04电连接的第一电极05和第二电极06；第一电极05、第二电极06和有源层04均与栅极02存在交叠区域，由于TFT的栅极02具有一定的厚度，因此在栅极02上方形成栅极绝缘层03和有源层04时，有源层04在与栅极02的侧面与上表面的交界处A处所对应的区域很容易发生断裂，而栅极绝缘层03由于栅极02的侧面与上表面的交界处A处容易发生静电积累从而被击穿，因此会导致TFT的栅极02与第一电极05或第二电极06发生短路，从而导致TFT发生不良。
发明内容
有鉴于此，本发明实施例提供了一种薄膜晶体管、其制作方法、阵列基板及显示装置，用以解决现有技术中存在的栅极与第一电极或第二电极发生短路而发生TFT不良的问题。
因此，本发明实施例提供的一种薄膜晶体管，包括：衬底基板，位于所述衬底基板上的栅极，覆盖所述栅极的栅极绝缘层，位于所述栅极绝缘层上的有源层，位于所述有源层上方且与所述有源层电连接的第一电极和第二电极；还包括位于所述栅极绝缘层与所述第一电极之间的第一绝缘部；
所述第一绝缘部在所述衬底基板的正投影与所述第一电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影。
较佳地，在本发明实施例提供的上述薄膜晶体管中，所述有源层中设置有第一沟槽，且所述第一绝缘部填充于所述第一沟槽内；或者所述第一绝缘部位于所述第一电极与所述有源层之间。
较佳地，在本发明实施例提供的上述薄膜晶体管中，还包括位于所述栅极绝缘层与所述第二电极之间的第二绝缘部；
所述第二绝缘部在所述衬底基板的正投影与所述第二电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影。
较佳地，在本发明实施例提供的上述薄膜晶体管中，所述有源层中设置有第二沟槽，且所述第二绝缘部填充于所述第二沟槽内，或者所述第二绝缘部位于所述第二电极与所述有源层之间。
较佳地，在本发明实施例提供的上述薄膜晶体管中，所述第一沟槽和所述第二沟槽均为贯穿所述有源层的过孔。
较佳地，在本发明实施例提供的上述薄膜晶体管中，还包括位于所述有源层上方、且位于所述第一电极和所述第二电极之间的刻蚀阻挡层。
较佳地，在本发明实施例提供的上述薄膜晶体管中，所述第一绝缘部的材料与所述刻蚀阻挡层的材料相同。
较佳地，在本发明实施例提供的上述薄膜晶体管中，当所述薄膜晶体管包括第二绝缘部时，所述第二绝缘部的材料与所述刻蚀阻挡层的材料相同。
较佳地，在本发明实施例提供的上述薄膜晶体管中，所述刻蚀阻挡层的材料为氮化硅、氧化硅、氧化钛或氧化铝。
较佳地，在本发明实施例提供的上述薄膜晶体管中，还包括覆盖所述第一电极和所述第二电极的钝化层。
较佳地，在本发明实施例提供的上述薄膜晶体管中，所述钝化层的材料为氮化硅、氧化硅、氧化钛或氧化铝。
相应地，本发明实施例还提供了一种阵列基板，包括本发明实施例提供的上述任一种薄膜晶体管。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板。
相应地，本发明实施例还提供了一种薄膜晶体管的制作方法，包括：在衬底基板上形成栅极的图形；形成覆盖所述栅极图形的栅极绝缘层；在所述栅极绝缘层上形成有源层的图形；在所述有源层上形成与所述有源层电连接的第一电极和第二电极的图形；
在形成所述栅极绝缘层之后、形成所述第一电极和所述第二电极的图形之前，还包括：形成第一绝缘部的图形；其中，所述第一绝缘部在所述衬底基板的正投影与所述第一电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影。
较佳地，在本发明实施例提供的上述制作方法中，在形成所述有源层的图形之后、形成所述第一电极和所述第二电极的图形之前，还包括：形成第二绝缘部的图形；其中，所述第二绝缘部在所述衬底基板的正投影与所述第二电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影。
较佳地，在本发明实施例提供的上述制作方法中，在形成所述有源层的图形之后，在形成所述第一电极和所述第二电极之前，还包括：
形成刻蚀阻挡层的图形。
较佳地，在本发明实施例提供的上述制作方法中，在形成所述有源层的图形时，在所述有源层中形成第一沟槽和第二沟槽；
在形成所述刻蚀阻挡层的图形的同时在所述第一沟槽内形成所述第一绝缘部的图形；
在形成所述刻蚀阻挡层的图形的同时在所述第二沟槽内形成所述第二绝缘部的图形。
较佳地，在本发明实施例提供的上述制作方法中，在形成所述第一电极和所述第二电极的图形之后，还包括：
形成覆盖所述第一电极和所述第二电极的钝化层。
本发明实施例提供的上述薄膜晶体管、其制作方法、阵列基板及显示装置，通过在栅极绝缘层与第一电极之间设置第一绝缘部，第一绝缘部在衬底基板的正投影与第一电极在衬底基板的正投影有部分重叠区域，且部分重叠区域覆盖栅极的侧面与上表面的交界处在衬底基板的正投影。这是由于栅极的侧面与上表面的交界处很容易发生静电积累而导致栅极绝缘层被击穿，有源层在与栅极的侧面与上表面的交界处所对应的区域很容易发生断裂、或者有源层在与栅极的侧面与上表面的交界处所对应的区域由于存在杂质而发生断裂，因此在断裂处会导致TFT的栅极与第一电极或第二电极发生短路，而本发明正是在容易发生断裂的有源层区域及容易发生断裂的栅极绝缘层区域设置位于栅极绝缘层与第一电极之间第一绝缘部，因此即使在栅极的侧面与上表面的交界处所对应的栅极绝缘层和有源层发生断裂时，也不会发生栅极与第一电极或第二电极发生短路的问题，从而可以避免TFT发生不良的问题。
附图说明
图1为现有的薄膜晶体管的结构示意图；
图2a为本发明实施例提供的薄膜晶体管的剖面结构示意图之一；
图2b为本发明实施例提供的薄膜晶体管的剖面结构示意图之二；
图2c为本发明实施例提供的薄膜晶体管的俯视结构示意图之一；
图3a为本发明实施例提供的薄膜晶体管的剖面结构示意图之三；
图3b为本发明实施例提供的薄膜晶体管的俯视结构示意图之二；
图3c为本发明实施例提供的薄膜晶体管中有源层与栅极的立体演示示意图；
图4为本发明实施例提供的薄膜晶体管的制作方法流程图；
图5a至图5f分别为本发明实施例提供实施例一的制作方法在执行各步骤后的结构示意图；
图5a、图5b、图6a至图6d分别为本发明实施例提供的实施例二的制作方法在执行各步骤后的结构示意图；
图7为本发明实施例提供的阵列基板的剖面结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的薄膜晶体管、其制作方法及显示装置的具体实施方式进行详细地说明。
附图中各部件的大小和形状不反映薄膜晶体管的真实比例，目的只是示意说明本发明内容。
本发明实施例提供的一种薄膜晶体管，如图2a所示，包括：衬底基板01，位于衬底基板上的栅极02，覆盖栅极02的栅极绝缘层03，位于栅极绝缘层03上的有源层04，位于有源层04上方且与有源层04电连接的第一电极05和第二电极06；还包括位于栅极绝缘层03与第一电极05之间的第一绝缘部07；
第一绝缘部07在衬底基板01的正投影与第一电极05在衬底基板01的正投影有部分重叠区域，且部分重叠区域覆盖栅极02的侧面与上表面的交界处A在衬底基板01的正投影。
本发明实施例提供的上述薄膜晶体管，通过在栅极绝缘层与第一电极之间设置第一绝缘部，第一绝缘部在衬底基板的正投影与第一电极在衬底基板的正投影有部分重叠区域，且部分重叠区域覆盖栅极的侧面与上表面的交界处在衬底基板的正投影。这是由于栅极的侧面与上表面的交界处很容易发生静电积累而导致栅极绝缘层被击穿，有源层在与栅极的侧面与上表面的交界处所对应的区域很容易发生断裂、或者有源层在与栅极的侧面与上表面的交界处所对应的区域由于存在杂质而发生断裂，因此在断裂处会导致TFT的栅极与第一电极或第二电极发生短路，而本发明正是在容易发生断裂的有源层区域及容易发生断裂的栅极绝缘层区域设置位于栅极绝缘层与第一电极之间第一绝缘部，因此即使在栅极的侧面与上表面的交界处所对应的栅极绝缘层和有源层发生断裂时，也不会发生栅极与第一电极或第二电极发生短路的问题，从而可以避免TFT发生不良的问题。
需要说明的是，栅极的侧面与上表面的交界处可以是一个点，也可以是一条线，在此不做限定。
具体实施时，在本发明实施例提供的上述薄膜晶体管中，第一电极可以为源极，第二电极为漏极；或者第一电极可以为漏极，第二电极为源极；在此不做限定。
较佳地，在本发明实施例提供的上述薄膜晶体管中，如图3a至图3c所示，有源层04中设置有第一沟槽041，且第一绝缘部07填充于第一沟槽041内；或者如图2a所示，第一绝缘部07位于第一电极05与有源层04之间。
当然，在具体实施时，第一绝缘部也可以位于栅极绝缘层与有源层之间，在此不做限定。
在具体实施时，为了进一步防止栅极的侧面与上表面的交界处所对应的栅极绝缘层和有源层发生断裂导致栅极与第一电极或第二电极发生短路的问题，在本发明实施例提供的上述薄膜晶体管中，如图2b和图2c所示，还包括位于栅极绝缘层03与第二电极06之间的第二绝缘部08；
第二绝缘部08在衬底基板01的正投影与第二电极06在衬底基板01的正投影有部分重叠区域，且部分重叠区域覆盖栅极02的侧面与上表面的交界处A在衬底基板01的正投影。
较佳地，在本发明实施例提供的上述薄膜晶体管中，如图3a-图3c所示，有源层04中设置有第二沟槽042，且第二绝缘部08填充于第二沟槽042内，或者如图2b和图2c所示，第二绝缘部08位于第二电极06与有源层04之间。
当然，在具体实施时，第二绝缘部也可以位于栅极绝缘层与有源层之间，在此不做限定。
具体实施时，第一绝缘部和第二绝缘部的大小可以根据实际情况进行设置，如根据栅极与第一电极或第二电极容易发生短路的区域的面积决定，一般第一绝缘部或第二绝缘部至少要覆盖容易发生短路区域。
较佳地，为了更好的防止栅极与第一电极或第二电极发生短路，在本发明实施例提供的上述薄膜晶体管中，第一沟槽和第二沟槽均为贯穿有源层的过孔，即第一沟槽和第二沟槽均由有源层的上表面贯穿至下表面形成。
具体实施时，由于在形成第一电极和第二电极的图形时需要利用刻蚀工艺，为了防止有源层的表面在刻蚀时被破坏，因此在本发明实施例提供的上述薄膜晶体管中，如图2c和图5f所示，还包括位于有源层04上方、且位于第一电极05和第二电极06之间的刻蚀阻挡层09。
较佳地，具体实施时，在本发明实施例提供的上述薄膜晶体管中，如图5f所示，第一绝缘部07的材料与刻蚀阻挡层09的材料相同。这样可以在形成刻蚀阻挡层09的同时填充第一沟槽041形成第一绝缘部07，不用单独制作填充第一沟槽041工艺，可以减少制作工艺，降低制作成本。
较佳地，具体实施时，在本发明实施例提供的上述薄膜晶体管中，如图5f所示，当薄膜晶体管包括第二绝缘部08时，第二绝缘部08的材料与刻蚀阻挡层09的材料相同。这样可以在形成刻蚀阻挡层09的同时填充第二沟槽042形成第二绝缘部08，不用单独制作填充第二沟槽042工艺，可以减少制作工艺，降低制作成本。
具体实施时，在本发明实施例提供的上述薄膜晶体管中，刻蚀阻挡层的材料可以为氮化硅、氧化硅、氧化钛或氧化铝等，在此不作限定。
具体实施时，为了防止第一电极和第二电极受到外源物质的入侵，从而进一步保证薄膜晶体管的性能，在本发明实施例提供的上述薄膜晶体管中，如图5f所示，还包括覆盖第一电极05和第二电极06的钝化层10。
具体实施时，在本发明实施例提供的上述薄膜晶体管中，钝化层的材料可以为氮化硅、氧化硅、氧化钛或氧化铝等，在此不作限定。
具体实施时，在本发明实施例提供的上述薄膜晶体管中，有源层的材料为氧化物半导体材料。
需要说明的是，对于薄膜晶体管的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
基于同一发明构思，本发明实施例还提供了一种薄膜晶体管的制作方法，如图4所示，包括：
S401、在衬底基板上形成栅极的图形；
S402、形成覆盖栅极图形的栅极绝缘层；
S403、在栅极绝缘层上形成有源层的图形；
S404、在有源层上形成与有源层电连接的第一电极和第二电极的图形；
在形成栅极绝缘层之后、形成第一电极和第二电极的图形之前，还包括：S405、形成第一绝缘部的图形；其中，第一绝缘部在衬底基板的正投影与第一电极在衬底基板的正投影有部分重叠区域，且部分重叠区域覆盖栅极的侧面与上表面的交界处在衬底基板的正投影。本发明的图4是以在形成有源层的图形之后、形成第一电极和第二电极的图形之前，形成第一绝缘部的图形为例进行说明的。
当然，在具体实施时，也可以在形成栅极绝缘层之后、形成有源层的图形之前，形成第一绝缘部的图形；在此不做限定。
本发明实施例提供的上述薄膜晶体管的制作方法，通过在栅极绝缘层与第一电极之间设置第一绝缘部，第一绝缘部在衬底基板的正投影与第一电极在衬底基板的正投影有部分重叠区域，且部分重叠区域覆盖栅极的侧面与上表面的交界处在衬底基板的正投影。这是由于栅极的侧面与上表面的交界处很容易发生静电积累而导致栅极绝缘层被击穿，有源层在与栅极的侧面与上表面的交界处所对应的区域很容易发生断裂、或者有源层在与栅极的侧面与上表面的交界处所对应的区域由于存在杂质而发生断裂，因此在断裂处会导致TFT的栅极与第一电极或第二电极发生短路，而本发明正是在容易发生断裂的有源层区域及容易发生断裂的栅极绝缘层区域设置位于栅极绝缘层与第一电极之间第一绝缘部，因此即使在栅极的侧面与上表面的交界处所对应的栅极绝缘层和有源层发生断裂时，也不会发生栅极与第一电极或第二电极发生短路的问题，从而可以避免TFT发生不良的问题。
具体实施时，在本发明实施例提供的上述制作方法中，在形成有源层的图形之后、形成第一电极和第二电极的图形之前，还包括：形成第二绝缘部的图形；其中，第二绝缘部在衬底基板的正投影与第二电极在衬底基板的正投影有部分重叠区域，且部分重叠区域覆盖栅极的侧面与上表面的交界处在衬底基板的正投影。
具体实施时，在本发明实施例提供的上述制作方法中，在形成有源层的图形之后，在形成第一电极和第二电极之前，还包括：
形成刻蚀阻挡层的图形。
具体实施时，在本发明实施例提供的上述制作方法中，在形成有源层的图形时，在有源层中形成第一沟槽和第二沟槽；
在形成刻蚀阻挡层的图形的同时在第一沟槽内形成第一绝缘部的图形；
在形成刻蚀阻挡层的图形的同时在第二沟槽内形成第二绝缘部的图形。
具体实施时，在本发明实施例提供的上述制作方法中，可以通过一次构图工艺在栅极绝缘层上形成有源层的图形。当然具体实施时，也可以先通过一次构图工艺在栅极绝缘层上形成有源层的图形，再通过一次构图工艺在有源层上形成第一沟槽和第二沟槽的图形，最终形成本发明实施例提供的有源层的图形，在此不作限定。
需要说明的是，在本发明实施例提供的上述制作方法中，构图工艺可以包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。在具体实施时，可根据本发明中所形成的结构选择相应的构图工艺。
具体实施时，在本发明实施例提供的上述制作方法中，在形成第一电极和第二电极的图形之后，还包括：
形成覆盖第一电极和第二电极的钝化层。
下面通过两个具体的实施例说明本发明实施例提供的薄膜晶体管的制作方法。
实施例一：
以第一绝缘部位于第一电极和有源层之间、第二绝缘部位于第二电极和有源层之间为例，该方法具体包括以下步骤：
(1)在衬底基板01上形成栅极02的图形，如图5a所示；
具体地，在具体实施时，可以采用热蒸镀或者溅射的方式在衬底基板上形成栅极层，然后通过光刻工艺形成栅极的图形，在此不作限定。
(2)形成覆盖栅极02图形的栅极绝缘层03，如图5b所示；
具体地，在具体实施时，栅极绝缘层可以采用蒸镀、溅射或旋涂的方法形成，在此不作限定。
(3)在栅极绝缘层03上形成有源层04的图形，如图5c所示；
具体地，在具体实施时，可以采用旋涂的方式在栅极绝缘层上形成有源层薄膜，然后通过光刻工艺形成有源层的图形，在此不作限定。
(4)在有源层04上形成刻蚀阻挡层09的图形，如图5d所示；
具体地，在具体实施时，可以采用蒸镀、旋涂或者溅射的方式在有源层上形成绝缘材料层，然后通过光刻工艺形成第一绝缘部07、第二绝缘部08和刻蚀阻挡层09的图形，在此不作限定。
(5)在刻蚀阻挡层09上形成与有源层04电连接的第一电极05和第二电极06的图形，如图5e所示；
具体地，在具体实施时，可以采用蒸镀、旋涂或者溅射的方式在刻蚀阻挡层上形成第一电极层和第二电极层，然后通过光刻工艺形成第一电极和第二电极的图形，在此不作限定。
(6)形成覆盖第一电极05和第二电极06的钝化层09，如图5f所示；
具体地，在具体实施时，钝化层可以采用蒸镀、溅射或旋涂的方法形成，在此不作限定。
具体地，经过上述步骤(1)至(6)之后，得到本发明实施例提供的薄膜晶体管。
具体实施时，也可以以第一绝缘部位于栅极绝缘层和第一电极之间、第二绝缘部位于栅极绝缘层和第二电极之间，方法与实施例一的方法类似，在此不做详述。
实施例二：
以有源层中设置有第一沟槽和第二沟槽，且第一绝缘部填充于第一沟槽内、第二绝缘部填充于第二沟槽内为例，该方法具体包括以下步骤：
(1)在衬底基板01上形成栅极02的图形，如图5a所示；
具体地，在具体实施时，可以采用热蒸镀或者溅射的方式在衬底基板上形成栅极层，然后通过光刻工艺形成栅极的图形，在此不作限定。
(2)形成覆盖栅极02图形的栅绝缘层03，如图5b所示；
具体地，在具体实施时，栅绝缘层可以采用蒸镀、溅射或旋涂的方法形成，在此不作限定。
(3)在栅绝缘层03上形成包括第一沟槽041和第二沟槽042的有源层04的图形，如图6a所示；
具体地，在具体实施时，可以采用旋涂的方式在栅绝缘层上形成有源层薄膜，然后通过一次构图工艺形成包括第一沟槽和第二沟槽的有源层的图形，在此不作限定。
(4)在有源层04上形成刻蚀阻挡层09的图形，如图6b所示；
具体地，在具体实施时，可以采用蒸镀、旋涂或者溅射的方式在有源层上形成覆盖第一沟槽和第二沟槽的绝缘材料层，然后通过光刻工艺形成第一绝缘部、第二绝缘部和刻蚀阻挡层的图形，在此不作限定。
(5)在刻蚀阻挡层09上形成与有源层04电连接的第一电极05和第二电极06的图形，如图6c所示；
具体地，在具体实施时，可以采用蒸镀、旋涂或者溅射的方式在刻蚀阻挡层上形成第一电极层和第二电极层，然后通过光刻工艺形成第一电极和第二电极的图形，在此不作限定。
(6)形成覆盖第一电极05和第二电极06的钝化层10，如图6d所示；
具体地，在具体实施时，钝化层可以采用蒸镀、溅射或旋涂的方法形成，在此不作限定。
具体地，经过上述步骤(1)至(6)之后，得到本发明实施例提供的薄膜晶体管。
基于同一发明构思，本发明实施例还提供了一种阵列基板，包括本发明实施例提供的上述薄膜晶体管，对于阵列基板的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该阵列基板解决问题的原理与前述薄膜晶体管相似，因此该阵列基板的实施可以参见前述薄膜晶体管的实施，重复之处在此不再赘述。
具体实施时，在本发明实施例提供的上述阵列基板中，如图7所示，还包括位于钝化层10上方的像素电极11，像素电极11通过贯穿钝化层10的过孔与薄膜晶体管的第二电极06相连。
具体地，本发明实施提供的上述阵列基板可以应用于液晶显示(Liquid CrystalDisplay，LCD)面板，当然也可以应用于有机发光二极管(Organic Light Emitting Diode，OLED)显示面板，在此不作限定。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板，该显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置解决问题的原理与前述薄膜晶体管相似，因此该显示装置的实施可以参见上述薄膜晶体管的实施例，重复之处不再赘述。
本发明实施例提供的上述薄膜晶体管、其制作方法、阵列基板及显示装置，通过在栅极绝缘层与第一电极之间设置第一绝缘部，第一绝缘部在衬底基板的正投影与第一电极在衬底基板的正投影有部分重叠区域，且部分重叠区域覆盖栅极的侧面与上表面的交界处在衬底基板的正投影。这是由于栅极的侧面与上表面的交界处很容易发生静电积累而导致栅极绝缘层被击穿，有源层在与栅极的侧面与上表面的交界处所对应的区域很容易发生断裂、或者有源层在与栅极的侧面与上表面的交界处所对应的区域由于存在杂质而发生断裂，因此在断裂处会导致TFT的栅极与第一电极或第二电极发生短路，而本发明正是在容易发生断裂的有源层区域及容易发生断裂的栅极绝缘层区域设置位于栅极绝缘层与第一电极之间第一绝缘部，因此即使在栅极的侧面与上表面的交界处所对应的栅极绝缘层和有源层发生断裂时，也不会发生栅极与第一电极或第二电极发生短路的问题，从而可以避免TFT发生不良的问题。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种薄膜晶体管，包括：衬底基板，位于所述衬底基板上的栅极，覆盖所述栅极的栅极绝缘层，位于所述栅极绝缘层上的有源层，位于所述有源层上方且与所述有源层电连接的第一电极和第二电极；其特征在于，还包括位于所述栅极绝缘层与所述第一电极之间的第一绝缘部；
所述第一绝缘部在所述衬底基板的正投影与所述第一电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影；
所述有源层中设置有第一沟槽，且所述第一绝缘部填充于所述第一沟槽内；
还包括位于所述栅极绝缘层与所述第二电极之间的第二绝缘部；
所述第二绝缘部在所述衬底基板的正投影与所述第二电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影；
所述有源层中设置有第二沟槽，且所述第二绝缘部填充于所述第二沟槽内。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述第一沟槽和所述第二沟槽均为贯穿所述有源层的过孔。
3.如权利要求1所述的薄膜晶体管，其特征在于，还包括位于所述有源层上方、且位于所述第一电极和所述第二电极之间的刻蚀阻挡层。
4.如权利要求3所述的薄膜晶体管，其特征在于，所述第一绝缘部的材料与所述刻蚀阻挡层的材料相同。
5.如权利要求4所述的薄膜晶体管，其特征在于，所述第二绝缘部的材料与所述刻蚀阻挡层的材料相同。
6.如权利要求5所述的薄膜晶体管，其特征在于，所述刻蚀阻挡层的材料为氮化硅、氧化硅、氧化钛或氧化铝。
7.如权利要求1所述的薄膜晶体管，其特征在于，还包括覆盖所述第一电极和所述第二电极的钝化层。
8.如权利要求7所述的薄膜晶体管，其特征在于，所述钝化层的材料为氮化硅、氧化硅、氧化钛或氧化铝。
9.一种阵列基板，其特征在于，包括如权利要求1-8任一项所述的薄膜晶体管。
10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。
11.一种薄膜晶体管的制作方法，包括：在衬底基板上形成栅极的图形；形成覆盖所述栅极图形的栅极绝缘层；在所述栅极绝缘层上形成具有第一沟槽和第二沟槽的有源层的图形；在所述有源层上形成与所述有源层电连接的第一电极和第二电极的图形；其特征在于，
在形成所述栅极绝缘层之后、形成所述第一电极和所述第二电极的图形之前，还包括：形成填充于所述第一沟槽内的第一绝缘部的图形，以及形成填充于所述第二沟槽内的第二绝缘部的图形；其中，所述第一绝缘部在所述衬底基板的正投影与所述第一电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影；所述第二绝缘部在所述衬底基板的正投影与所述第二电极在所述衬底基板的正投影有部分重叠区域，且所述部分重叠区域覆盖所述栅极的侧面与上表面的交界处在衬底基板的正投影。
12.如权利要求11所述的制作方法，其特征在于，在形成所述有源层的图形之后，在形成所述第一电极和所述第二电极之前，还包括：
形成刻蚀阻挡层的图形。
13.如权利要求12所述的制作方法，其特征在于，在形成所述刻蚀阻挡层的图形的同时在所述第一沟槽内形成所述第一绝缘部的图形；
在形成所述刻蚀阻挡层的图形的同时在所述第二沟槽内形成所述第二绝缘部的图形。
14.如权利要求11-13任一项所述的制作方法，其特征在于，在形成所述第一电极和所述第二电极的图形之后，还包括：
形成覆盖所述第一电极和所述第二电极的钝化层。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107146818B (zh) 2017-06-27 2020-02-18 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法、阵列基板及显示装置
CN108493216B (zh) * 2018-03-21 2021-04-27 福建华佳彩有限公司 一种tft阵列基板、显示装置及tft阵列基板的制备方法
CN108646448B (zh) * 2018-05-09 2021-03-23 京东方科技集团股份有限公司 一种镜片基板、液晶镜片及液晶眼镜
CN109188231A (zh) * 2018-09-04 2019-01-11 京东方科技集团股份有限公司 一种膜质检测装置及其制作方法和检测方法
CN111048528A (zh) * 2019-12-19 2020-04-21 信利(仁寿)高端显示科技有限公司 一种修复薄膜晶体管阵列基板静电击伤的结构和方法
CN112909019B (zh) * 2021-01-19 2023-06-06 鄂尔多斯市源盛光电有限责任公司 阵列基板、阵列基板的制备方法及显示装置
CN113571535B (zh) * 2021-07-23 2024-02-20 京东方科技集团股份有限公司 阵列基板、阵列基板的制造方法和显示面板
CN113721432A (zh) * 2021-09-16 2021-11-30 北京京东方技术开发有限公司 电控鼓及其制作方法、打印机

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140042573A (ko) * 2012-09-28 2014-04-07 엘지디스플레이 주식회사 표시장치용 산화물 박막 트랜지스터 및 그 제조방법
CN105047611A (zh) * 2015-09-09 2015-11-11 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0493113B1 (en) 1990-12-28 1997-03-19 Sharp Kabushiki Kaisha A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices
TW518442B (en) * 2000-06-29 2003-01-21 Au Optronics Corp Thin film transistor liquid crystal display and its manufacture method
KR100640211B1 (ko) * 2003-04-03 2006-10-31 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
WO2010032425A1 (ja) * 2008-09-16 2010-03-25 シャープ株式会社 半導体素子
KR101774256B1 (ko) * 2010-11-15 2017-09-05 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
CN102157562B (zh) * 2011-01-18 2013-07-10 上海交通大学 底栅金属氧化物薄膜晶体管的制备方法
JP2012182385A (ja) * 2011-03-02 2012-09-20 Japan Display East Co Ltd 表示装置及び表示装置の製造方法
US9190526B2 (en) * 2011-04-18 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor, display panel, and method for fabricating thin film transistor
KR101913207B1 (ko) * 2011-10-12 2018-11-01 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
TWI513002B (zh) * 2012-06-05 2015-12-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體基板以及顯示器
US10199507B2 (en) * 2012-12-03 2019-02-05 Lg Display Co., Ltd. Thin film transistor, display device and method of manufacturing the same
KR20150011702A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법
CN103715266A (zh) * 2013-12-25 2014-04-09 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板的制造方法及显示器件
CN103715270B (zh) * 2013-12-31 2016-03-09 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示器件
CN104064601B (zh) 2014-06-30 2017-12-26 上海天马微电子有限公司 Tft、tft阵列基板及其制造方法、显示面板、显示装置
KR102204397B1 (ko) * 2014-07-31 2021-01-19 엘지디스플레이 주식회사 박막트랜지스터 및 이를 이용한 표시장치
JP6422310B2 (ja) * 2014-11-12 2018-11-14 三菱電機株式会社 薄膜トランジスタ基板、その製造方法、及び、液晶表示装置
CN105161519B (zh) 2015-08-20 2018-03-27 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置
CN107146818B (zh) 2017-06-27 2020-02-18 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法、阵列基板及显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140042573A (ko) * 2012-09-28 2014-04-07 엘지디스플레이 주식회사 표시장치용 산화물 박막 트랜지스터 및 그 제조방법
CN105047611A (zh) * 2015-09-09 2015-11-11 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

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