KR20150011702A - 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명의 일 관점에 따르면, 기판 상에 구비된 게이트 전극; 상기 게이트 전극과 절연되며 상기 게이트 전극에 대응하도록 구비되고 갈륨(Ga)이 포함된 인듐주석아연산화물(ITZO)로 이루어지는 반도체층; 및 상기 반도체층 상에 형성되며 상기 반도체층과 접촉하는 소스/드레인 전극; 을 포함하는, 박막 트랜지스터가 제공된다.

Description

박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법 {THIN FILM TRANSISTOR, ORGANIC LIGHT EMITTING DISPLAY APPARATUS INCLUDING THEREOF, METHOD OF MANUFACTURING FOR THIN FILM TRANSISTOR}
본 발명의 일 실시예들은 산화물 반도체를 포함하는 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 구동을 위해 적어도 하나의 박막트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴이 형성된 기판상에 제작된다. 여기서, 박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(active layer)과, 채널 영역 상부에 형성되며 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
이와 같이 이루어진 박막 트랜지스터의 활성층은 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(polysilicon)과 같은 반도체 물질로 형성되는데, 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다. 또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되기 때문에 설비 투자 및 관리 비용이 높고 대면적의 기판에 적용이 어려운 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
그런데 산화물 반도체를 박막 트랜지스터에 적용하는 경우 고이동도 특성과 재료의 신뢰성은 트레이드 오프(trade off) 관계에 있다. 고해상도 표시 장치를 제작하기 위해서는 약 30cm2/V·sec 이상의 고이동도 특성이 필요한데, 이러한 고이동도 특성을 갖는 산화물 반도체 물질을 적용하는 경우 재료의 신뢰성이 좋지 않아 소자가 쉽게 열화되는 문제가 있다.
본 발명의 일 실시예들은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고이동도 특성과 재료의 신뢰성을 모두 향상시키는 산화물 반도체를 포함하는 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판 상에 구비된 게이트 전극; 상기 게이트 전극과 절연되며 상기 게이트 전극에 대응하도록 구비되고 갈륨(Ga)이 포함된 인듐주석아연산화물(ITZO)로 이루어지는 반도체층; 및 상기 반도체층 상에 형성되며 상기 반도체층과 접촉하는 소스/드레인 전극; 을 포함하는, 박막 트랜지스터가 제공된다.
상기 갈륨(Ga)은 상기 반도체층에 대하여 5 atom % 내지 25 atom % 포함된다.
상기 인듐(In)은 상기 반도체층에 대하여 10 atom % 내지 40 atom % 포함된다.
상기 게이트 전극과 상기 반도체층 사이에 개재되고 계면이 상기 게이트 전극 및 상기 반도체층과 접촉하는 게이트 절연막; 및 상기 반도체층과 상기 소스/드레인 전극 사이에 개재되고 계면이 상기 반도체층 및 상기 소스/드레인 전극과 접촉하는 식각 방지막; 을 더 포함하며, 상기 게이트 절연막 및 상기 식각 방지막은 산화실리콘(SiOx)를 포함한다.
본 발명의 일 관점에 따르면, 기판 상에 구비되며, 게이트 전극, 상기 게이트 전극과 절연되며 상기 게이트 전극에 대응하도록 구비되고 갈륨(Ga)이 포함된 인듐주석아연산화물(ITZO)로 이루어지는 반도체층, 및 상기 반도체층 상에 형성되며 상기 반도체층과 접촉하는 소스/드레인 전극을 포함하는 박막 트랜지스터; 상기 박막 트랜지스터를 덮는 보호막; 및 상기 보호막 상에 구비되며 제1전극, 중간층 및 제2전극을 순차적으로 구비하는 유기발광소자; 를 포함하는, 유기 발광 표시 장치를 제공한다.
본 발명의 일 관점에 따르면, 기판 상에 게이트 전극 물질을 증착한 후 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극과 절연되도록 상기 게이트 전극 상에 갈륨 인듐주석아연산화물(GITZO)로 이루어지는 단일 타겟을 이용하여 스퍼터링 방식으로 반도체 물질을 증착한 후 상기 게이트 전극에 대응하도록 패터닝하여 반도체층을 형성하는 단계; 상기 반도체층 상에 컨택홀을 통해 상기 반도체층과 접촉하도록 소스/드레인 물질을 증착한 후 패터닝하여 소스/드레인 전극을 형성하는 단계; 을 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.
상기 갈륨(Ga)은 상기 반도체층에 대하여 5 atom % 내지 25 atom % 포함된다.
상기 인듐(In)은 상기 반도체층에 대하여 10 atom % 내지 40 atom % 포함된다.
상기 게이트 전극을 직접적으로 덮도록 게이트 절연막을 형성하는 단계; 및 상기 반도체층을 직접적으로 덮도록 식각 방지막 물질을 증착 한 후 컨택홀을 패터닝하는 단계; 를 더 포함하며, 상기 게이트 절연막 및 상기 식각 방지막은 산화실리콘(SiOx)를 포함한다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고이동도 특성과 재료의 신뢰성을 모두 향상시키는 산화물 반도체를 포함하는 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 2의 경우 반도체층에 포함된 인듐의 농도(atm%)에 따른 캐리어 특성을 나타낸 그래프이다.
도 3, 도 4, 도 5 및 도 6은 트랜지스터의 게이트 전압에 따른 드레인 전류의 세기를 보여주는 트랜지스터의 특성 그래프를 도시한 것이다.
도 7 및 도 8는 반도체층에 포함된 갈륨의 농도(atm%)에 따른 캐리어 특성을 나타낸 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
베이스기판(100)은 글라스재, 금속재 또는 플라스틱재 등과 같은 다양한 재료로 형성될 수 있다. 베이스기판(100) 상면에는 베이스기판(100)의 면을 평탄화하기 위해 또는 박막 트랜지스터로 불순물 등이 침투하는 것을 방지하기 위해 실리콘옥사이드 또는 실리콘나이트라이드 등으로 형성된 버퍼막(101)이 배치된다.
버퍼층(101) 상에 박막 트랜지스터 어레이가 구비된다. 박막 트랜지스터 어레이는 복수개의 박막 트랜지스터가 배열된 것으로 각각의 박막 트랜지스터는 기판으로부터 순차적으로 게이트 전극(102), 반도체층(104), 소스/드레인전극(106)을 포함한다.
버퍼층(101) 상에 게이트 전극(102)이 구비된다. 게이트전극(102)에 인가되는 신호에 따라 소스/드레인전극(106)이 전기적으로 소통된다. 게이트전극(102)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 게이트 전극(102)은 상술한 게이트 전극 물질을 증착, 증발 또는 스퍼터링 등의 방법으로 버퍼층 상에 형성한 후, 리소그래피 공정을 이용하여 패터닝함으로써, 형성된다. 게이트 전극(102)을 형성할 때 동일한 층에 동일한 물질로 게이트 라인(102a)을 동시에 형성할 수 있다.
반도체층(104)은 산화물 반도체 물질을 포함한다. 본 발명의 일 실시예에 의하면 반도체층(104)은 갈륨(Ga)이 포함된 인듐주석아연산화물(ITZO)로 이루어진다. 인듐(In)이 반도체층에 대하여 10 atom % 내지 40 atom % 포함된 인듐주석아연산화물(ITZO)은 약 30cm2/V·sec 이상, 예를 들어 약 30cm2/V·sec 내지 60cm2/V·sec, 의 고이동도 특성을 갖는다. 일반적으로 갈륨인듐주석산화물(GIZO)의 경우 이보다 낮은 약 10cm2/V·sec 이하의 이동도 특성을 갖는다. 따라서, 이러한 인듐주석아연산화물(ITZO)을 반도체층으로 이용하면 울트라 HD (High Definition) 와 같은 고해상도 유기 발광 표시 장치를 제조할 수 있다.
도 2의 경우 반도체층(104)에 포함된 인듐의 농도(atm%)에 따른 캐리어 특성을 나타낸 그래프이다. 실험 결과 인듐이 10 atom % 미만인 경우에는 캐리어 농도가 1E+15 cm-3 이하로 떨어져 고이동도 특성을 만족할 수 없는 것을 확인할 수 있다.
또한 인듐이 40 atom % 초과인 경우에는 박막 트랜지스터가 광에 민감하게 반응하기 때문에 광 신뢰성에 문제가 발생한다. 광 신뢰성 문제에 대해서는 뒤에서 자세히 서술한다.
그런데 인듐주석아연산화물(ITZO)로 이루어진 반도체층(104)은 재료의 신뢰성이 낮은 문제를 가진다. 도 3는 반도체층이 인듐 10 atom %의 인듐주석아연산화물(ITZO)만으로 이루어진 박막 트랜지스터의 게이트 전압에 따른 드레인 전류의 세기를 보여주는 트랜지스터의 특성 그래프를 도시한 것이다. 도 3의 트랜지스터의 경우 주변 광의 변화에 따라 반도체층(104)의 채널 영역 내에 전류가 흐를 수 있도록 하는 게이트 전압인 문턱 전압이 광에 민감하게 변화하는 것을 관찰할 수 있다. 주변 광의 세기가 수십 럭스일 때 점선과 같은 그래프가 나오는 반면 주변 광의 세기가 수천 럭스 일 때 굵은 실선과 같은 그래프가 나오고 화살표에 표시된 바와 같이 광의 변화에 따라 트랜지스터의 문턱 전압이 심하게 변동하므로 도 3의 박막 트랜지스터는 광 민감도가 크다.
그러나, 인듐주석아연산화물(ITZO)에 갈륨(Ga)을 첨가하여 반도체층(104)을 제조하는 경우, 고이동도 특성과 함께 재료의 신뢰성도 확보할 수 있다. 갈륨은 반도체층에 대하여 약 7tom% 내지 27tom% 범위내에서 포함된다. 만약 갈륨이 7tom% 미만으로 포함되는 경우 도 3와 유사한 그래프가 나오며 박막 트랜지스터의 광 민감도가 큰 문제가 있다. 그러나, 갈륨이 7tom% 이상으로 포함되는 경우 도 4와 같은 트랜지스터의 특성 그래프를 얻을 수 있다.
도 4는 반도체층이 갈륨을 포함하며 인듐 10 atom %의 인듐주석아연산화물(ITZO)만으로 이루어진 박막 트랜지스터의 게이트 전압에 따른 드레인 전류의 세기를 보여주는 트랜지스터의 특성 그래프를 도시한 것이다. 도 4의 트랜지스터의 경우 주변 광의 변화에 따라 반도체층(104)의 채널 영역 내에 전류가 흐를 수 있도록 하는 게이트 전압인 문턱 전압이 광에 둔감하게 변화하는 것을 관찰할 수 있다. 주변 광의 세기가 수십 럭스일 때 점선과 같은 그래프가 나오는 반면 주변 광의 세기가 수천 럭스 일 때 굵은 실선과 같은 그래프가 나오고 화살표에 표시된 바와 같이 광의 변화에 따라 트랜지스터의 문턱 전압이 거의 변화하지 않으므로 도 4의 박막 트랜지스터는 광 민감도가 크지 않고, 재료의 신뢰성이 있다고 판단할 수 있다.
한편, 도 5는 반도체층(104)이 인듐 40 atom %의 인듐주석아연산화물(ITZO)만으로 이루어진 박막 트랜지스터의 게이트 전압에 따른 드레인 전류의 세기를 보여주는 트랜지스터의 특성 그래프를 도시한 것이다. 도 5의 트랜지스터의 경우 주변 광의 변화에 따라 반도체층(104)의 채널 영역 내에 전류가 흐를 수 있도록 하는 게이트 전압인 문턱 전압이 광에 민감하게 변화하는 것을 관찰할 수 있다. 주변 광의 세기가 수십 럭스일 때 점선과 같은 그래프가 나오는 반면 주변 광의 세기가 수천 럭스 일 때 굵은 실선과 같은 그래프가 나오고 화살표에 표시된 바와 같이 광의 변화에 따라 트랜지스터의 문턱 전압이 심하게 변동하므로 도 5의 박막 트랜지스터는 광 민감도가 크다.
도 6은 반도체층(104)이 갈륨을 포함하며 인듐 40 atom %의 인듐주석아연산화물(ITZO)만으로 이루어진 박막 트랜지스터의 게이트 전압에 따른 드레인 전류의 세기를 보여주는 트랜지스터의 특성 그래프를 도시한 것이다. 도 6의 트랜지스터의 경우 주변 광의 변화에 따라 반도체층(104)의 채널 영역 내에 전류가 흐를 수 있도록 하는 게이트 전압인 문턱 전압이 광에 둔감하게 변화하는 것을 관찰할 수 있다. 주변 광의 세기가 수십 럭스일 때 점선과 같은 그래프가 나오는 반면 주변 광의 세기가 수천 럭스 일 때 굵은 실선과 같은 그래프가 나오고 화살표에 표시된 바와 같이 광의 변화에 따라 트랜지스터의 문턱 전압이 거의 변화하지 않으므로 도 6의 박막 트랜지스터는 광 민감도가 크지 않고, 재료의 신뢰성이 있다고 판단할 수 있다 따라서, 7tom% 는 박막 트랜지스터의 재료 신뢰성을 보장할 수 있는 임계적 수치이다.
한편, 갈륨은 반도체층(104)에 대하여 27tom% 미만 포함되어야 하는데, 갈륨이 반도체층에 대하여 27tom% 를 초과하여 포함되는 경우는 도 7 및 도 8와 같이 캐리어의 농도가 1E+14 cm-3 이하로 떨어지고, 정공 이동도가 측정되지 않기 때문이다. 따라서, 27tom% 는 박막 트랜지스터가 동작할 수 있는 임계적 수치이다.
반도체층(104)을 형성할 때는, 게이트 절연막(103) 상에 갈륨인듐주석아연산화물(GITZO)로 이루어지는 단일 타겟을 이용하여 스퍼터링 방식으로 갈륨을 포함하는 인듐주석아연산화물로 이루어지는 반도체 물질을 증착한 후, 리소그래피 공정에 의해 패터닝하여 게이트 전극에 대응하는 반도체층(104)을 형성한다.
게이트 전극(102)과 반도체층(104) 사이에는 절연성을 확보하기 위해 게이트 절연막(103)을 형성한다. 게이트 전극(102)을 직접적으로 덮도록 게이트 절연막(103)을 형성한 후 게이트 절연막(103) 상에 반도체층(104)을 형성한다. 게이트 절연막(103)은 산화실리콘 단일막으로 이루어질 수 있다. 그러나 이에 한정되지 않고, 산화실리콘/질화실리콘/산화실리콘이 적층된 적층막으로 이루어질 수 있다.
반도체층(104) 상에는 반도체층(104)을 직접 덮도록 식각 방지막 물질을 형성한 후 반도체층(104)의 일부가 노출되는 컨택홀을 패터닝한다. 식각 방지막(105)은 산화실리콘 단일막으로 이루어질 수 있다. 그러나 이에 한정되지 않고, 산화실리콘/질화실리콘/산화실리콘이 적층된 적층막으로 이루어질 수 있다.
산화물 반도체층(104)으로 수소가 침투되면 캐리어 농도가 증가하여 전도성을 갖게 되기 때문에 문턱전압이 변화되거나 박막 트랜지스터로 사용할 수 없게 된다. 일반적으로 산화실리콘은 질화실리콘에 비해 수소 함량이 적기 때문에 반도체층(104)과 직접 닿는 게이트 절연막(103) 및 식각 방지막(105)을 산화실리콘으로 형성할 경우 신뢰성 특성이 개선된다.
다음으로, 식각 방지막(105) 상부에 콘택홀을 채우도록 소스/드레인 전극 물질을 형성한 후 리소그래피 방법으로 패터닝하여 소스/드레인 전극(106)을 형성한다. 소스/드레인전극(106)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 소스/드레인 전극(106)을 형성할 때 동일한 층에 동일한 물질로 데이터 라인(106a)을 동시에 형성할 수 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터는 바텀 게이트 타입을 적용할 수 있다. 박막 트랜지스터의 반도체층에 포함된 물질이 고이동도 특성을 가지는 재로이므로, 높은 온도에서 증착하는 게이트 절연막(103)을 먼저 형성한 후 반도체층(104)을 형성하는 바텀 게이트 타입을 적용한다. 게이트 절연막(103)을 형성하는 과정에서 반도체층이 고온 손상을 받아 쇼트 특성을 유발하는 문제를 방지하기 위한 것이다.
박막 트랜지스터를 덮도록 패시베이션막(107)을 형성한다. 이 패시베이션막(107)은 예컨대 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물로 형성될 수도 있고, 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등으로 형성될 수 있다. 도 3에는 패시베이션막(107)이 단층으로 도시되어 있으나 다층구조를 가질 수도 있는 등 다양한 변형이 가능하다.
패시베이션막(107) 상에는 화소전극(111), 대향전극(112) 및 그 사이에 개재되며 발광층을 포함하는 중간층(113)을 갖는 유기발광소자(OLED)가 배치된다.
패시베이션막(107)에는 박막트랜지스터(TFT)의 소스/드레인전극(106) 중 하나를 노출시키는 개구부가 존재하며, 이 개구부를 통해 소스/드레인전극(106) 중 하나와 컨택하여 박막트랜지스터(TFT)와 전기적으로 연결되는 화소전극(111)이 패시베이션막(107) 상에 배치된다. 화소전극(111)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다. (반)투명 전극으로 형성될 때에는 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성될 수 있다. 반사형 전극으로 형성될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성된 층을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 다양한 재질로 형성될 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
패시베이션막(107) 상부에는 화소정의막(109)이 배치될 수 있다. 화소정의막(109)은 각 화소들에 대응하는 개구, 즉 적어도 화소전극(111)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의한다. 또한 화소정의막(109)은 화소전극(111)의 단부와 화소전극(111) 상부의 대향전극(112)과의 사이의 거리를 증가시킴으로써 화소전극(111)의 단부에서 아크등이 발생하는 것을 방지하는 역할을 한다. 화소정의막(109)은 예컨대 폴리이미드 등과 같은 유기물로 형성될 수 있다.
유기발광소자(OLED)의 중간층(113)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 물질이 사용될 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(113)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(113)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다.
대향전극(112)은 기판 전체를 덮도록 배치될 수 있다. 대향전극(112)은 복수개의 유기발광소자(OLED)들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(111)들에 대응할 수 있다. 대향전극(112)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다. 대향전극(112)이 (반)투명 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 대향전극(112)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향전극(112)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
102: 게이트 전극
104: 반도체층
106: 소스/드레인 전극

Claims (12)

  1. 기판 상에 구비된 게이트 전극;
    상기 게이트 전극과 절연되며 상기 게이트 전극에 대응하도록 구비되고 갈륨(Ga)이 포함된 인듐주석아연산화물(ITZO)로 이루어지는 반도체층; 및
    상기 반도체층 상에 형성되며 상기 반도체층과 접촉하는 소스/드레인 전극;
    을 포함하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 갈륨(Ga)은 상기 반도체층에 대하여 5 atom % 내지 25 atom % 포함된, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 인듐(In)은 상기 반도체층에 대하여 10 atom % 내지 40 atom % 포함된, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 전극과 상기 반도체층 사이에 개재되고 계면이 상기 게이트 전극 및 상기 반도체층과 접촉하는 게이트 절연막; 및
    상기 반도체층과 상기 소스/드레인 전극 사이에 개재되고 계면이 상기 반도체층 및 상기 소스/드레인 전극과 접촉하는 식각 방지막;
    을 더 포함하며, 상기 게이트 절연막 및 상기 식각 방지막은 산화실리콘(SiOx)를 포함하는, 박막 트랜지스터.
  5. 기판 상에 구비되며, 게이트 전극, 상기 게이트 전극과 절연되며 상기 게이트 전극에 대응하도록 구비되고 갈륨(Ga)이 포함된 인듐주석아연산화물(ITZO)로 이루어지는 반도체층, 및 상기 반도체층 상에 형성되며 상기 반도체층과 접촉하는 소스/드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 보호막; 및
    상기 보호막 상에 구비되며 제1전극, 중간층 및 제2전극을 순차적으로 구비하는 유기발광소자;
    를 포함하는, 유기 발광 표시 장치.
  6. 제5항에 있어서,
    상기 갈륨(Ga)은 상기 반도체층에 대하여 5 atom % 내지 25 atom % 포함된, 유기 발광 표시 장치.
  7. 제6항에 있어서,
    상기 인듐(In)은 상기 반도체층에 대하여 10 atom % 내지 40 atom % 포함된, 유기 발광 표시 장치.
  8. 제5항에 있어서,
    상기 게이트 전극과 상기 반도체층 사이에 개재되고 계면이 상기 게이트 전극 및 상기 반도체층과 접촉하는 게이트 절연막; 및
    상기 반도체층과 상기 소스/드레인 전극 사이에 개재되고 계면이 상기 반도체층 및 상기 소스/드레인 전극과 접촉하는 식각 방지막;
    을 더 포함하며, 상기 게이트 절연막 및 상기 식각 방지막은 산화실리콘(SiOx)를 포함하는, 유기 발광 표시 장치.
  9. 기판 상에 게이트 전극 물질을 증착한 후 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 절연되도록 상기 게이트 전극 상에 갈륨 인듐주석아연산화물(GITZO)로 이루어지는 단일 타겟을 이용하여 스퍼터링 방식으로 반도체 물질을 증착한 후 상기 게이트 전극에 대응하도록 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층 상에 컨택홀을 통해 상기 반도체층과 접촉하도록 소스/드레인 물질을 증착한 후 패터닝하여 소스/드레인 전극을 형성하는 단계;
    을 포함하는, 박막 트랜지스터의 제조 방법.
  10. 제9항에 있어서,
    상기 갈륨(Ga)은 상기 반도체층에 대하여 5 atom % 내지 25 atom % 포함된, 박막 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 인듐(In)은 상기 반도체층에 대하여 10 atom % 내지 40 atom % 포함된, 박막 트랜지스터의 제조 방법.
  12. 제9항에 있어서,
    상기 게이트 전극을 직접적으로 덮도록 게이트 절연막을 형성하는 단계; 및
    상기 반도체층을 직접적으로 덮도록 식각 방지막 물질을 증착 한 후 컨택홀을 패터닝하는 단계;
    를 더 포함하며, 상기 게이트 절연막 및 상기 식각 방지막은 산화실리콘(SiOx)를 포함하는, 박막 트랜지스터의 제조 방법.
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