KR20140074479A - 표시 기판의 제조 방법 - Google Patents

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Abstract

표시 기판의 제조 방법은 게이트 금속 패턴이 형성된 베이스 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 데이터 금속 패턴을 형성하는 단계, 상기 데이터 금속 패턴이 형성된 베이스 기판 상에 보호막 및 유기막을 순차적으로 형성하는 단계, 상기 유기막을 부분 노광하는 단계 및 상기 유기막을 현상하여, 상기 데이터 금속 패턴과 중첩하는 유기막을 부분적으로 제거하고, 상기 게이트 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 단계를 포함한다. 따라서, 데이터금속 패턴 상부의 유기막을 부분 노광 처리하여 일부 유기막을 남겨둠으로써, 데이터 금속 패턴 상부의 몰리브덴 층이 마모되는 문제를 해결할 수 있어 표시 기판의 신뢰성을 향상시킨다.

Description

표시 기판의 제조 방법{METHOD OF MANUFACTURING DISPLAY SUBSTRATE}
본 발명은 표시 기판의 제조 방법에 관한 것이다. 특히, 유기막을 포함하는 표시 기판의 제조 방법에 관한 것이다.
일반적으로, 표시 장치는 제1 표시 기판, 상기 제1 표시 기판과 대향하는 제2 표시 기판 및 상기 제1 표시 기판 및 상기 제2 표시 기판 사이에 배치된 액정층을 포함한다.
상기 제1 표시 기판은 게이트 라인, 데이터라인, 상기 게이트 라인 및 데이터 라인에 연결된 스위칭 소자, 상기 스위칭 소자의 게이트 전극 상에 배치된 게이트 절연막, 상기 스위칭 소자의 소스/드레인 전극 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 보호막 및 상기 스위칭 소자와 전기적으로 연결된 화소 전극을 포함한다.
상기 화소 전극은 상기 게이트 라인 또는 상기 데이터 라인 상부에 형성되어 상기 게이트 라인 또는 상기 데이터 라인과 중첩하거나, 이격될 수 있다. 따라서, 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 기생 커패시턴스가 발생할 수 있다.
이에 따라, 상기 제1 표시 기판은 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 기생 커패시턴스를 감소시키기 위해 상기 화소 전극과 상기 게이트 라인 또는 상기 데이터 라인 간의 거리를 증가시키는 유기막을 더 포함할 수 있다.
상기 제1 표시 기판이 상기 유기막을 더 포함할 경우, 상기 유기막 및 상기 유기막 하부의 상기 보호막을 패터닝하여 컨택홀을 형성하면서 언더-컷(under-cut)이 발생될 수 있다. 따라서, 상기 컨택홀을 따라 형성되는 상기 화소 전극이 단선되어, 상기 표시 장치의 신뢰성을 저하시킬 수 있다.
이와 다르게, 상기 언더-컷을 제거하기 위해, 상기 유기막을 애싱(ashing)할 경우, 공정 시간이 증가하고, 상기 유기막 표면이 거칠어질 수 있다. 이에 따라, 상기 유기막 상에 형성되는 상기 화소 전극이 단선되어, 상기 표시 장치가 잔상을 발생할 수 있다.
또한, 상부 몰리브덴의 마모로 인하여 컨택 저항 증가에 의한 수율 손실 및 표시장치의 신뢰성을 저하가 발생할 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 표시 장치의 신뢰성을 향상시키는 표시 기판의 제조 방법을 제공한다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자가 배치된 상기 베이스 기판 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 제1 홀을 갖는 보호막, 상기 보호막 상에 배치되고, 상기 드레인 전극을 노출하는 유기막, 상기 공통 전극이 형성된 유기막 상에 배치되며, 상기 드레인 전극을 노출하는 제1 절연막 및 상기 제1 절연막 상에 배치되고, 상기 보호막, 상기 유기막 및 상기 제1 절연막에 형성된 관통홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
일 실시예에 있어서, 상기 표시 기판은 상기 소스 전극으로부터 연장된 데이터 라인 및 상기 데이터 라인으로부터 연장된 신호 패드를 더 포함하고, 상기 보호막은 상기 신호 패드 상에 배치되고, 상기 신호 패드는 상기 보호막 및 상기 유기막에 형성된 관통홀을 통해 노출될 수 있다.
일 실시예에 있어서, 상기 게이트 전극과 동일한 물질을 포함하는 공통 라인 및 상기 공통 라인 상에 배치되는 제2 절연막을 더 포함하고, 상기 공통 라인은 상기 보호막, 상기 제2 절연막 및 상기 유기막에 형성된 관통홀을 통해 노출될 수 있다.
일 실시예에 있어서, 상기 관통홀 내에 배치된 화소 전극은 상기 보호막의 측면 및 상기 제1 절연막의 측면과 접촉될 수 있다.
일 실시예에 있어서, 상기 관통홀 내에 배치된 화소 전극은 상기 보호막의 측면, 상기 유기막의 측면 및 상기 제1 절연막의 측면과 접촉될 수 있다.
일 실시예에 있어서, 상기 드레인 전극은 몰리브덴을 포함할 수 있다.
일 실시예에 있어서, 상기 드레인 전극의 두께는 50Å 이상일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 게이트 금속 패턴이 형성된 베이스 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 데이터 금속 패턴을 형성하는 단계, 상기 데이터 금속 패턴이 형성된 베이스 기판 상에 보호막 및 유기막을 순차적으로 형성하는 단계, 상기 유기막을 부분 노광하는 단계 및 상기 유기막을 현상하여, 상기 데이터 금속 패턴과 중첩하는 유기막을 부분적으로 제거하고, 상기 게이트 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 단계를 포함한다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 게이트 금속 패턴과 중첩하는 상기 보호막 및 게이트 절연막을 제거하여, 상기 게이트 금속 패턴을 노출시키는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 유기막을 현상한 이후, 상기 유기막의 두께를 전체적으로 감소시키는 애싱 공정을 수행하여, 상기 데이터 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 애싱 공정을 수행한 이후, 상기 노출된 게이트 금속 패턴을 커버하는 제1 투명 전극층을 형성하는 단계 및 상기 제1 투명 전극층을 패터닝하여 공통 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 공통 전극을 형성한 이후, 절연막 및 포토레지스트층을 순차적으로 형성하는 단계 및 상기 절연막 및 상기 포토레지스트층 및 상기 데이터 금속 패턴을 커버하는 보호막을 패터닝하여, 상기 제1 투명 전극층 및 데이터 금속 패턴의 일부를 노출시키는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 데이터 금속 패턴과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소 전극은 상기 공통 전극과 중첩할 수 있다.
일 실시예에 있어서, 상기 유기막을 부분 노광하는 마스크는 하프톤 마스크, 슬릿 마스크 또는 리플로우 마스크일 수 있다.
일 실시예에 있어서, 상기 데이터 금속 패턴은 몰리브덴을 포함할 수 있다.
일 실시예에 있어서, 상기 데이터 금속 패턴의 두께는 50Å 이상일 수 있다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 데이터 금속 패턴과 중첩하는 유기막을 부분적으로 제거하고, 상기 게이트 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 공정을 수행한 이후, 상기 유기막을 커버하는 제1 투명 전극층을 형성하는 단계 및 상기 제1 투명 전극층을 패터닝하여, 공통 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 데이터 금속 패턴과 중첩하는 유기막을 부분적으로 제거하고, 상기 게이트 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 공정을 수행한 이후, 상기 유기막을 커버하는 제1 투명 전극층을 형성하는 단계 및 상기 제1 투명 전극층을 패터닝하여, 공통 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 공통 전극을 형성한 이후, 절연막 및 포토레지스트층을 순차적으로 형성하는 단계 및 상기 절연막, 상기 포토레지스트층, 상기 데이터 금속 패턴을 커버하는 보호막 및 상기 게이트 절연막을 패터닝하여, 상기 게이트 금속 패턴 및 데이터 금속 패턴의 일부를 노출시키는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시기판의 제조 방법은 상기 게이트 금속 패턴 및 데이터 금속 패턴이 부분적으로 노출된 베이스 기판상에 상기 데이터 금속 패턴과 전기적으로 연결되는 화소 전극 및 상기 게이트 금속 패턴과 상기 공통 전극을 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.
이와 같은 표시 기판의 제조 방법에 따르면, 데이터 금속 패턴 상부의 유기막을 부분 노광 처리하여 일부 유기막을 남겨둠으로써, 게이트절연막 식각 시 발생하는 데이터 금속 패턴 상부의 몰리브덴이 마모되는 문제를 해결할 수 있다.
또한, 절연막을 패터닝하는 단계에서 부분 노광 처리에 의해 남겨지는 유기막 두께의 조절을 통해 데이터 금속 패턴 상부에 가해지는 식각 양을 조절할 수 있으므로, 상기 데이터 금속 패턴 상부 메탈의 손상을 감소 시킬 수 있다.
이에 따라, 상기 표시 기판의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 도시한 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 도시한 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 12는 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 도시한 평면도이다. 도 2는 도 1의 I-I' 라인을 따라 도시한 단면도이다. 도 3 내지 도 7은 본 발명의 일 실시예에 따른 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(110)과 상기 베이스 기판(110) 상에 배치되는 게이트 라인(GL), 데이터 라인(DL), 스위칭 소자(SW), 신호 패드(SP), 공통 라인(CL), 화소 전극(PE), 게이트 절연막(LY1), 보호막(LY2), 유기막(120) 및 절연막(LY3)을 포함한다.
상기 게이트 라인(GL)은 상기 베이스 기판(110) 상에서 제1 방향(D1)으로 연장한다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장한다. 상기 게이트 라인(GL)은 상기 게이트 절연막(LY1)에 의해 상기 데이터 라인(DL)과 절연된다.
상기 스위칭 소자(SW)는 게이트 전극(GE), 소스 전극(SE) 및 상기 게이트 전극(GE) 상부에서 상기 소스 전극(SE)과 이격된 드레인 전극(DE)을 포함한다. 상기 스위칭 소자(SW)는 상기 게이트 전극(GE)과 상기 소스/드레인 전극(SE, DE) 사이에 배치된 액티브 패턴(AP) 및 오믹 콘택층(OC)을 더 포함할 수 있다. 상기 액티브 패턴(AP)은 비정질 실리콘을 포함할 수 있다. 상기 오믹 콘택층(OC)은 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 신호 패드(SP)는 데이터 라인(미도시)의 일단으로부터 연장된다. 상기 신호 패드(SP)는 데이터 구동부와 연결되어 상기 데이터 라인(미도시)에 데이터 신호를 제공한다.
상기 공통 라인(CL)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 공통 라인(CL)은 상기 게이트 라인(GL)과 동일한 물질을 포함할 수 있다. 상기 공통 라인(CL)은 게이트 구동부 또는 구동부가 실장된 인쇄회로기판 등과 같은 외부 장치로부터 공통 전압을 제공받을 수 있다.
상기 공통 전극(CE)은 상기 스위칭 소자(SW)에 인접하게 배치된다. 상기 화소 전극(PE)은 상기 공통 전극(CE) 상부에 배치되고, 상기 공통 전극(CE)과 중첩한다. 상기 공통 전극(CE)은 상기 절연막(LY3)에 의해 상기 화소 전극(PE)과 절연된다.
상기 공통 전극(CE)은 제1 컨택홀(CTH1)을 통해 상기 공통 라인(CL)과 전기적으로 연결된다. 따라서, 상기 공통 전극(CE)은 상기 공통 라인(CL)으로부터 공통 전압을 제공받을 수 있다.
상기 화소 전극(PE)은 상기 데이터 라인(DL)과 평행하게 연장될 수 있다. 상기 화소 전극(PE)은 제2 컨택홀(CTH2)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 따라서, 상기 화소 전극(PE)은 상기 데이터 라인(DL)으로부터 상기 데이터 전압을 제공받을 수 있다.
상기 표시 기판은 제3 컨택홀(CTH3)을 통해 상기 신호 패드(SP)와 전기적으로 연결되는 연결 전극(TE)을 더 포함할 수 있다. 상기 연결 전극(TE)은 상기 신호 패드(SP)와 상기 데이터 구동부를 전기적으로 연결한다.. 상기 연결 전극(TE)은 컨택홀(CTH3)을 따라 연장되어 상기 유기막(120) 상으로 연장될 수 있다.
상기 게이트 절연막(LY1)은 상기 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(CL)을 포함하는 게이트 패턴 및 소스/드레인 전극(SE, DE) 및 신호 패드(SP)를 포함하는 데이터 패턴 사이에 배치된다. 상기 게이트 절연막(LY1)은 상기 게이트 패턴과 상기 데이터 패턴을 절연한다.
상기 게이트 절연막(LY1)은 상기 공통 라인(CL)을 부분적으로 노출하는 제1 홀(H1)을 포함한다. 상기 제1 홀(H1)은 평면상 제1 면적을 가질 수 있다. 상기 제1 홀(H1)은 단면상 제1 폭을 가질 수 있다.
상기 보호막(LY2)은 상기 데이터 패턴 상에 배치되고, 상기 유기막(120)은 상기 보호막(LY2) 상에 배치된다. 상기 보호막(LY2)은 실리콘 나이트라이드(SiNx)를 포함할 수 있다. 상기 보호막(LY2)은 상기 데이터 패턴을 보호할 수 있다.
상기 보호막(LY2)은 상기 제1 홀(H1)에 의해 노출된 공통 라인(CL)을 노출하는 제2 홀(H2)을 포함한다. 상기 제2 홀(H2)은 상기 제1 홀(H1)과 중첩한다. 상기 제2 홀(H2)은 평면상 상기 제1 면적과 실질적으로 유사한 제2 면적을 가질 수 있다. 상기 제2 홀(H2)은 단면상 상기 제1 폭과 실질적으로 유사한 제2 폭을 가질 수 있다.
또한, 상기 보호막(LY2)은 상기 드레인 전극(DE)을 부분적으로 노출하는 제4 홀(H4)을 포함한다. 상기 제4 홀(H3)은 평면상 제4 면적을 가질 수 있다. 상기 제4 홀(H4)은 단면상 제4 폭을 가질 수 있다.
또한, 상기 보호막(LY2)은 상기 신호 패드(SP)를 부분적으로 노출하는 제5 홀(H5)을 포함한다. 상기 제5 홀(H5)은 평면상 제5 면적을 가질 수 있다. 상기 제5 홀(H5)은 단면상 제5 폭을 가질 수 있다.
상기 유기막(120)은 상기 제1 및 제2 홀들(H1, H2)에 의해 노출된 공통 라인(CL)을 노출하는 제3 홀(H3)을 포함한다. 상기 제3 홀(H3)은 상기 제1 및 제2 홀들(H1, H2)과 중첩한다. 상기 제3 홀(H3)은 평면상 상기 제1 면적과 실질적으로 유사한 제3 면적을가질 수 있다. 상기 제3 홀(H3)은 단면상 상기 제1 폭과 실질적으로 유사한 제3 폭을 가질 수 있다.
상기 제1, 제2 및 제3 홀들(H1, H2, H3)이 상기 제1 컨택홀(CTH1)을 형성하고, 상기 제4 홀(H4)이 상기 제2 컨택홀(CTH2)을 형성하고, 상기 제5 홀(H5)이 상기 제3 컨택홀(CTH3)을 형성한다.
도 3을 참조하면, 상기 베이스 기판(110) 상에 게이트 금속 패턴을 형성한다. 구체적으로, 상기 베이스 기판(110) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 상기 게이트 라인(GL), 상기 게이트 라인(GL)으로부터 연장된 게이트 전극(GE) 및 상기 게이트 라인(GL)과 평행하는 공통 라인(CL)을 형성할 수 있다. 도시되진 않았지만, 상기 베이스 기판(110) 상에 상기 스토리지 라인을 더 형성할 수 있다.
이어서, 상기 게이트 패턴이 형성된 상기 베이스 기판(110) 상에 상기 게이트 절연막(LY1), 액티브 패턴(AP) 및 데이터 금속 패턴을 형성한다. 구체적으로, 상기 게이트 패턴이 형성된 상기 베이스 기판(110) 상에 상기 게이트 절연막(LY1), 반도체층 및 데이터 금속층을 순차적으로 형성한다. 상기 반도체층 및 데이터 금속층을 패터닝하여 상기 게이트 라인(GL)과 교차하는 상기 데이터 라인(DL), 상기 게이트 전극(GE)과 중첩하는 상기 액티브 패턴(AP), 소스 전극(SE), 드레인 전극(DE) 및 상기 신호 패드(SP)를 형성할 수 있다. 상기 데이터 금속 패턴은 소스 전극(SE), 드레인 전극(DE) 및 상기 데이터 라인(DL)으로부터 연장된 상기 신호 패드(SP)를 포함하며, 상기 데이터 금속 패턴은 몰리브덴 또는 구리를 포함할 수 있다.
이어서, 상기 데이터 패턴이 형성된 상기 베이스 기판(110) 상에 상기 보호막(LY2) 및 상기 유기막(120)을 순차적으로 형성한다. 상기 유기막(120)을 패터닝하여 제3, 제4 및 제5 홀들(H3, H4, H5)을 형성한다. 제3홀(H3)은 상기 공통 라인(CL)과 중첩하는 상기 보호막(LY2)의 부분을 노출한다. 상기 제4홀 및 제5홀은 각각 상기 드레인 전극(DE) 및 신호 패드(SP)의 일부에 중첩한다. 상기 제4홀 및 제5홀을 형성하는 과정에서는 부분 노광 처리를 하여 상기 드레인 전극(DE) 및 신호 패드(SP)와 중첩하는 상기 보호막(LY2) 상부에 일부 유기막이 남겨지도록 한다. 상기 마스크는 하프톤 마스크, 슬릿 마스크 또는 리플로우 마스크일 수 있다.
도 4를 참조하면, 상기 제3 홀(H3)에 의해 노출된 상기 보호막(LY2)을 패터닝하여 상기 공통 라인(CL)과 중첩하는 게이트 절연막(LY1)을 노출하는 제2 홀(H2)을 형성한다. 이때, 상기 제2 홀(H2)이 상기 제3 홀(H3)보다 더 식각되어 언더컷(under cut)이 발생할 수 있다. 따라서, 상기 언더컷을 제거하기 위해 애싱 공정을 진행한다. 상기 애싱 공정 진행 시, 상기 제4 홀 및 제5 홀들(H4, H5)에 남겨진 상기 일부 유기막이 제거되어 드레인 전극(DE) 및 신호패드(SP)와 중첩하는 상기 보호막(LY2)이 부분적으로 노출된다. 상기 제2 홀(H2)에 의해 노출된 상기 게이트 절연막(LY1)을 패터닝하여 상기 공통 라인(CL)을 노출하는 제1 홀(H1)을 형성한다. 따라서 종래 공정에서 게이트 절연막(LY1)을 패터닝시 발생되던 드레인 전극 상부의 몰리브덴 마모 문제가 해결될 수 있다.
도 5를 참조하면, 상기 애싱 공정을 수행한 이후, 상기 노출된 공통 라인(CL)을 커버하는 제1 투명 전극층을 형성한다. 상기 제1 투명 전극층은 데이터 금속 패턴 상부의 보호막(LY2) 및 절연막(LY3)을 식각하는 공정에서 게이트 금속 패턴이 마모되는 것을 방지하는 역할을 한다. 상기 제1 투명 전극층을 패터닝하여 상기 공통 라인(CL)과 전기적으로 연결되는 공통 전극(CE)을 형성한다.
도 6 및 도 7을 참조하면, 상기 제1 투명 전극층이 형성된 상기 베이스 기판(110) 상에 상기 절연막(LY3)을 순차적으로 형성한다. 상기 절연막(LY3) 및 상기 절연막(LY3)을 패터닝하여 상기 데이터 금속 패턴을 부분적으로 노출시킨다. 상기 데이터 금속 패턴은 드레인 전극(DE) 및 신호패드(SP)를 포함한다. 이때, 종래의 절연막(LY3) 식각 공정과 비교하여 추가되는 공정 없이 상기 보호막(LY2) 두께에 대한 식각 시간의 증가만 필요하므로 손실이 거의 없게 된다. 이때, 상기 데이터 금속 패턴의 두께는 50Å 이상일 수 있다.
상기 데이터 금속 패턴이 부분적으로 노출된 베이스 기판상에 제2 투명 전극층을 형성한다. 상기 제2 투명 전극층을 패터닝하여 상기 데이터 금속 패턴과 전기적으로 연결되는 화소전극(PE) 및 연결 전극(TE)을 형성한다.
본 실시예에 따르면, 상기 데이터 금속 패턴 상부의 유기막을 부분 노광 처리하여 일부 유기막을 남겨둠으로써, 상기 게이트 절연막(LY1) 식각시 발생하는 데이터 금속 패턴 상부의 몰리브덴이 마모되는 문제를 해결할 수 있다.
또한, 마스크에 하프톤 추가 외에 공정의 증가가 없는 장점을 가진다.
도 8내지 도 12는 본 발명의 다른 실시예에 따른 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 상기 베이스 기판(210) 상에 게이트 패턴을 형성한다. 구체적으로, 상기 베이스 기판(210) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 상기 게이트 라인(GL), 상기 게이트 라인(GL)으로부터 연장된 게이트 전극(GE) 및 상기 게이트 라인(GL)과 평행하는 공통 라인(CL)을 형성할 수 있다. 도시되진 않았지만, 상기 베이스 기판(210) 상에 상기 스토리지 라인을 더 형성할 수 있다.
이어서, 상기 게이트 패턴이 형성된 상기 베이스 기판(210) 상에 상기 게이트 절연막(LY11), 액티브 패턴(AP) 및 데이터 패턴을 형성한다. 구체적으로, 상기 게이트 패턴이 형성된 상기 베이스 기판(210) 상에 상기 게이트 절연막(LY11), 반도체층 및 데이터 금속층을 순차적으로 형성한다. 상기 반도체층 및 데이터 금속층을 패터닝하여 게이트 라인(GL)과 교차하는 상기 데이터 라인(DL), 상기 게이트 전극(GE)과 중첩하는 상기 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE), 상기 데이터 라인(DL)으로부터 연장된 상기 신호 패드(SP)를 형성할 수 있다. 상기 데이터 금속 패턴은 상기 게이트 라인(GL)과 교차하는 상기 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 상기 데이터 라인(DL)으로부터 연장된 상기 신호 패드(SP)를 포함하며, 상기 데이터 금속 패턴은 몰리브덴을 포함할 수 있다.
이어서, 상기 데이터 패턴이 형성된 상기 베이스 기판(210) 상에 상기 보호막(LY2) 및 상기 유기막(220)을 순차적으로 형성한다. 마스크를 이용하여 상기 유기막(220)을 패터닝하여 상기 공통 라인(CL), 드레인 전극(DE) 및 신호 패드(SP)와 중첩하는 상기 보호막(LY12)을 부분적으로 노출하는 상기 제3, 제4 및 제5 홀들(H13, H14, H15)을 형성한다. 상기 제4 및 제5 홀을 형성하는 과정에서는 부분 노광 처리를 하여 상기 드레인 전극(DE) 및 신호 패드(SP)와 중첩하는 상기 보호막(LY12) 상부에 일부 유기막이 남겨지도록 한다. 상기 유기막을 패터닝하는데 이용되는 마스크는 하프톤 마스크, 슬릿 마스크 또는 리플로우 마스크일 수 있다.
도 9를 참조하면, 상기 제3, 제4 및 제5홀들(H13, H14, H15)이 형성된 상기 베이스 기판(110)상에 상기 보호막(LY2)에 대한 식각은 하지 않고, 제1 투명 전극층을 형성하고 상기 투명 전극층을 패터닝하여 공통 전극(CE)을 형성한다. 이후, 상기 공통 전극(CE)이 형성된 베이스 기판(110)상에 절연막(LY13) 및 제1 포토레지스트층을 순차적으로 형성한다. 이때, 상기 드레인 전극(DE) 및 신호 패드(SP) 상부에는 상기 보호막(LY12), 상기 부분 노광 처리에 의해 남겨진 일부 유기막 및 상기 화소 절연막(LY13)이 순차적으로 적층된다.
도 10을 참조하면, 상기 화소 절연막(LY13)을 패터닝하여 상기 공통 라인(CL), 드레인 전극(DE), 신호 패드(SP) 및 공통 전극(CE)을 부분적으로 노출시킨다. 상기 화소 절연막(LY13)을 패터닝하는 단계에서 상기 보호막(LY12) 및 상기 화소 절연막(LY13)이 일괄 식각되며, 이때, 상기 드레인 전극(DE) 및 신호 패드(SP) 상부에서는 상기 보호막(LY12), 상기 부분 노광 처리에 의해 남겨진 일부 유기막 및 상기 화소 절연막(LY13)이 일괄 식각된다. 이때, 상기 데이터 금속 패턴의 두께는 50Å 이상일 수 있다.
도 11은 상기 공통 라인(CL), 드레인 전극(DE), 신호 패드(SP) 및 공통 전극(CE)이 부분적으로 노출된 베이스 기판상에 제2 투명 전극층(240)이 형성된 상태를 나타낸다. 이후, 제2 포토레지스트층을 형성하고 상기 제2 투명 전극층(240) 및 제2 포토레지스트층을 패터닝하여 상기 데이터 금속 패턴과 전기적으로 연결되는 화소 전극(PE) 및 상기 공통 전극(CE)과 상기 공통 라인을 연결하는 연결 전극(TE)을 형성한다.
도 12는 상기 제2 투명 전극층(240)을 패터닝하여 상기 데이터 금속 패턴과 전기적으로 연결되는 화소 전극(PE) 및 상기 공통 전극(CE)과 상기 공통 라인을 연결하는 연결 전극(TE)이 형성된 상태를 나타낸다.
본 실시예에 따르면, 상기 절연막(LY13)을 패터닝하는 단계에서 상기 부분 노광 처리에 의해 남겨지는 유기막 두께의 조절을 통해 상기 드레인 전극(DE) 및 신호 패드(SP) 메탈 상부에 가해지는 식각 양을 조절할 수 있으므로, 상기 드레인 전극(DE) 및 신호 패드(SP) 상부 메탈의 손상을 감소 시킬 수 있다.
본 실시예에서, 상기 표시 기판의 액티브 패턴(AP)은 비정질 실리콘을 포함하나, 다른 실시예에서, 액티브 패턴은 산화물 반도체를 포함할 수 있다. 또한, 본 실시예에서, 상기 표시 기판은 바텀 게이트 구조의 박막 트랜지스터를 포함하나, 다른 실시예에서, 상기 표시 기판은 탑 게이트 구조의 박막 트랜지스터를 포함할 수 있다.
이와 같은 표시 기판의 제조 방법에 따르면, 데이터 금속 패턴 상부의 유기막을 부분 노광 처리하여 일부 유기막을 남겨둠으로써, 게이트절연막(LY1) 식각시 발생하는 데이터 금속 패턴 상부의 몰리브덴층이 마모되는 문제를 해결할 수 있다.
또한, 절연막(LY13)을 패터닝하는 단계에서 부분 노광 처리에 의해 남겨지는 유기막 두께의 조절을 통해 데이터 금속 패턴 상부에 가해지는 식각 양을 조절할 수 있으므로, 상기 데이터 금속 패턴 상부 메탈의 손상을 감소 시킬 수 있다.
이에 따라, 상기 표시 기판의 신뢰성을 향상시킬 수 있다.
110, 210, 310 : 표시 기판 CE : 공통 전극
PE: 화소 전극 GL: 게이트 라인
DL: 데이터 라인 CL: 공통 라인
CTH1: 제1 컨택홀 CTH2: 제2 컨택홀
CTH3: 제3 컨택홀 SW: 스위칭 소자
LY1, LY11, LY21: 게이트 절연막
LY2, LY12, LY22: 보호막120, 220, 320: 유기막
LY3, LY13, LY23 : 절연막

Claims (20)

  1. 베이스 기판
    상기 베이스 기판 상에 배치되고, 게이트전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자
    상기 스위칭 소자가 배치된 상기 베이스 기판 상에 배치되고, 상기 드레인 전극을 부분적으로 노출하는 보호막
    상기 보호막 상에 배치되고, 상기 드레인 전극을 노출하는 유기막
    상기 유기막 상에 배치된 공통 전극
    상기 공통 전극이 형성된 유기막 상에 배치되며, 상기 드레인 전극을 노출하는 제1 절연막 및
    상기 제1 절연막 상에 배치되고, 상기 보호막, 상기 유기막 및 상기 제1 절연막에 형성된 관통홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판.
  2. 제1항에 있어서,
    상기 소스 전극으로부터 연장된 데이터 라인 및
    상기 데이터 라인으로부터 연장된 신호 패드를 더 포함하고,
    상기 보호막은 상기 신호 패드 상에 배치되고,
    상기 신호 패드는 상기 보호막 및
    상기 유기막에 형성된 관통홀을 통해 노출되는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서,
    상기 소스 전극으로부터 연장된 데이터 라인 및
    상기 데이터 라인으로부터 연장된 신호 패드를 더 포함하고,
    상기 보호막은 상기 신호 패드 상에 배치되고,
    상기 신호 패드는 상기 보호막 및
    상기 유기막에 형성된 관통홀을 통해 노출되는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 관통홀 내에 배치된 화소 전극은 상기 보호막의 측면 및 상기 제1 절연막의 측면과 접촉되는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 관통홀 내에 배치된 화소 전극은 상기 보호막의 측면, 상기 유기막의 측면 및 상기 제1 절연막의 측면과 접촉되는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 드레인 전극은 몰리브덴을 포함하는 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 드레인 전극의 두께는 50Å 이상인 것을 특징으로 하는 표시 기판.
  8. 게이트 금속 패턴이 형성된 베이스 기판 상에 게이트 절연막을 형성하는 단계
    상기 게이트 절연막 상에 데이터 금속 패턴을 형성하는 단계
    상기 데이터 금속 패턴이 형성된 베이스 기판 상에 보호막 및 유기막을 순차적으로 형성하는 단계
    상기 유기막을 부분 노광하는 단계 및
    상기 유기막을 현상하여, 상기 데이터 금속 패턴과 중첩하는 유기막을 부분적으로 제거하고, 상기 게이트 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 단계를 포함하는 표시 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 금속 패턴과 중첩하는 상기 보호막 및 게이트 절연막을 제거하여, 상기 게이트 금속 패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  10. 제9항에 있어서,
    상기 유기막을 현상한 이후, 상기 유기막의 두께를 전체적으로 감소시키는 애싱 공정을 수행하여, 상기 데이터 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 애싱 공정을 수행한 이후, 상기 노출된 게이트 금속 패턴을 커버하는 제1 투명 전극층을 형성하는 단계 및
    상기 제1 투명 전극층을 패터닝하여 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  12. 제11항에 있어서,
    상기 공통 전극을 형성한 이후, 절연막 및 포토레지스트층을 순차적으로 형성하는 단계 및
    상기 절연막, 상기 포토레지스트층 및 상기 데이터 금속 패턴을 커버하는 보호막을 패터닝하여, 상기 제1 투명 전극층 및 데이터 금속 패턴의 일부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  13. 제12항에 있어서,
    상기 데이터 금속 패턴과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 화소 전극은 상기 공통 전극과 중첩하는 것을 특징으로 하는 표시 기판의 제조방법.
  15. 제8항에 있어서, 상기 유기막을 부분 노광하는 마스크는 하프톤 마스크, 슬릿 마스크 또는 리플로우 마스크인 것을 특징으로 하는 표시기판의 제조 방법.
  16. 제8항에 있어서, 상기 데이터 금속 패턴은 몰리브덴을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제8항에 있어서, 상기 데이터 금속 패턴의 두께는 50Å 이상인 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제8항에 있어서,
    상기 데이터 금속 패턴과 중첩하는 유기막을 부분적으로 제거하고, 상기 게이트 금속 패턴과 중첩하는 보호막의 적어도 일부를 노출시키는 공정을 수행한 이후, 상기 유기막을 커버하는 제1 투명 전극층을 형성하는 단계 및
    상기 제1 투명 전극층을 패터닝하여, 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  19. 제18항에 있어서,
    상기 공통 전극을 형성한 이후, 절연막 및 포토레지스트층을 순차적으로 형성하는 단계 및
    상기 절연막, 상기 포토레지스트층, 상기 데이터 금속 패턴을 커버하는 보호막 및 상기 게이트 절연막을 패터닝하여, 상기 게이트 금속 패턴 및 데이터 금속 패턴의 일부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  20. 제19항에 있어서,
    상기 게이트 금속 패턴 및 데이터 금속 패턴이 부분적으로 노출된 베이스 기판상에 상기 데이터 금속 패턴과 전기적으로 연결되는 화소 전극 및 상기 게이트 금속 패턴과 상기 공통 전극을 연결하는 연결 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496289B2 (en) 2014-07-25 2016-11-15 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US9606404B2 (en) 2015-01-09 2017-03-28 Samsung Display Co., Ltd. Liquid crystal display and method of manufacturing the same
US9910330B2 (en) 2014-11-07 2018-03-06 Samsung Display Co., Ltd. Display panel and method of manufacturing the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150104676A (ko) * 2014-03-05 2015-09-16 삼성디스플레이 주식회사 액정 표시 장치의 제조 방법
CN104133313A (zh) * 2014-06-18 2014-11-05 京东方科技集团股份有限公司 阵列基板及其制备方法、液晶显示装置
KR102224457B1 (ko) 2014-08-06 2021-03-09 엘지디스플레이 주식회사 표시장치와 그 제조 방법
KR102454383B1 (ko) * 2015-12-28 2022-10-17 엘지디스플레이 주식회사 프린지 필드 스위칭 방식의 액정 표시장치
CN106783889B (zh) * 2017-01-13 2020-01-07 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN106876387B (zh) * 2017-02-17 2020-01-10 京东方科技集团股份有限公司 一种阵列基板及其制造方法
CN108183132A (zh) * 2017-12-27 2018-06-19 深圳市华星光电半导体显示技术有限公司 一种igzo薄膜晶体管制备方法
CN110061058A (zh) * 2018-04-17 2019-07-26 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN114093241B (zh) * 2020-08-25 2023-08-15 合肥鑫晟光电科技有限公司 驱动背板及其制作方法、显示装置
CN113066802B (zh) * 2021-03-19 2023-04-18 合肥京东方显示技术有限公司 一种显示基板的制备方法、显示基板和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110037307A (ko) * 2009-10-06 2011-04-13 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법
KR20120124332A (ko) * 2011-05-03 2012-11-13 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007310334A (ja) 2006-05-19 2007-11-29 Mikuni Denshi Kk ハーフトーン露光法を用いた液晶表示装置の製造法
US7636135B2 (en) 2006-09-11 2009-12-22 Beijing Boe Optoelectronics Technology Co., Ltd TFT-LCD array substrate and method for manufacturing the same
JP5525692B2 (ja) * 2007-02-22 2014-06-18 三星ディスプレイ株式會社 表示基板とその製造方法、及びこれを具備した表示装置
KR101528494B1 (ko) * 2008-08-27 2015-06-12 삼성디스플레이 주식회사 표시기판, 이를 갖는 액정표시패널 및 이 액정표시패널의 제조 방법
KR101570482B1 (ko) * 2009-10-15 2015-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101799032B1 (ko) 2010-10-26 2017-11-17 엘지디스플레이 주식회사 액정표시장치의 어레이 기판 및 그의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110037307A (ko) * 2009-10-06 2011-04-13 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법
KR20120124332A (ko) * 2011-05-03 2012-11-13 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496289B2 (en) 2014-07-25 2016-11-15 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US9910330B2 (en) 2014-11-07 2018-03-06 Samsung Display Co., Ltd. Display panel and method of manufacturing the same
US9606404B2 (en) 2015-01-09 2017-03-28 Samsung Display Co., Ltd. Liquid crystal display and method of manufacturing the same

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