CN107102815A - 存储器***及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器***，其包括：存储器装置，其包括多个存储块；以及控制器，其适于在多个存储块中选择有效页面的数量等于或小于第一阈值的第一存储块以及基于第一存储块的错误位信息对第一存储块执行垃圾收集操作。

Description

存储器***及其操作方法
相关申请的交叉引用
本申请要求于2016年2月22日向韩国知识产权局提交的申请号为10-2016-0020551的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本专利文件总体涉及一种存储器***，且更特别地，涉及一种执行垃圾收集操作的存储器***及其操作方法。
发明内容
本专利文件中公开的技术涉及基于错误位信息执行垃圾收集操作的存储器***和存储器***的操作方法。
在实施例中，存储器***可包括：存储器装置，其包括多个存储块；以及控制器，其适于在多个存储块中选择其有效页面的数量等于或小于第一阈值的第一存储块以及基于第一存储块的错误位信息对第一存储块执行垃圾收集操作。
在另一实施例中，存储器***的操作方法可包括：在多个存储块中选择其有效页面的数量等于或小于第一阈值的第一存储块；以及基于第一存储块的错误位信息对第一存储块执行垃圾收集操作。
在另一实施例中，存储器***可包括：存储器装置，其包括多个存储块；以及控制器，其适于基于垃圾收集信息和错误数据信息从多个存储块中选择至少一个第一存储块以及对所选择的第一存储块执行垃圾收集操作。
根据本技术，当通过布置有效数据保证存储区域时，存储器装置可优先地分类和布置其特征被恶化的区域。因此，存储器装置的存储区域可被保证并且同时可防止在编程/读取操作中产生的错误。
为此，控制存储器装置的控制器的负担(overhead)可通过管理在读取操作中检测的错误位信息而被降低，并且存储器装置的操作速度可被提高。
附图说明
本发明的上述和其它特征以及优点通过参照附图详细地描述本发明的各个实施例将对本发明所属领域中的技术人员变得更显而易见，其中：
图1是说明根据本发明的实施例的包括存储器***的数据处理***的简图。
图2是说明根据本发明的实施例的包括多个存储块的存储器装置的简图。
图3是说明根据本发明的实施例的存储器装置的存储块的电路图。
图4、图5、图6、图7、图8、图9、图10和图11是示意性说明根据本发明的各个实施例的存储器装置的简图。
图12是说明根据本发明的实施例的存储器***的框图。
图13是说明根据本发明的实施例的用于检测图12中的存储器装置的错误位信息的操作的简图。
图14说明根据本发明的实施例的用于存储垃圾收集信息和最差错误位信息的表。
图15是根据本发明的实施例的图12中的存储器***的一般操作的流程图。
具体实施方式
以下将参照附图更详细地描述各个实施例。但是，本发明可以体现为不同的形式且不应被解释为限于本文所阐述的实施例。相反，这些实施例被提供使得本公开将是完整的和全面的，并且将本发明充分地传达给本领域技术人员。遍及本公开，在本发明的各个附图和实施例中，相似的参考标号指代相似的部件。
除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中的技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语的术语应被理解为具有与它们在相关领域的上下文中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地限定。
本发明可具有不同的变型和实施例。并且，本发明的实施例的组成元件应被理解成不限于仅描述的元件而且包括在本发明的范围内的所有变型、替代物和等同物。在这方面，在图1-图9中示出的下列实施例是描述本发明的示例并且不应被解释为是限制性的而应被解释为是说明性的。
将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语的限制。使用这些术语来将一个元件与另一元件区分。因此，下面描述的第一元件在不脱离本发明的精神和范围的情况下也可被称为第二元件或第三元件。
将进一步理解的是，当元件被称为“连接至”或“联接至”另一元件时，它可以直接在其它元件上、连接至或联接至其它元件，或可存在一个或多个中间元件。另外，也将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间仅有的元件或也可存在一个或多个中间元件。
本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，指定阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文所使用的，术语“和/或”包括一个或多个相关的所列项目的任何和所有组合。
在下列描述中，阐述大量的具体细节以提供本发明的彻底理解。本发明可在没有这些具体细节的一些或全部的情况下被实践。在其它情况下，为了不没必要的混淆本发明，公知的过程结构和/或过程没有被详细地描述。
在一些情况下，如将对本领域的普通技术人员显而易见的是，结合特定实施例描述的元件可单独使用或与其它的实施例结合使用，除非另有明确说明。
在下文中，将参照附图详细地描述本发明的各个实施例。
图1是说明根据本发明的实施例的包括存储器***110的数据处理***100的简图。
现在参照图1，数据处理***100可包括主机102和存储器***110。
主机102可包括任何合适的电子装置。例如，主机102可包括诸如移动电话、MP3播放器、笔记本电脑等便携式电子装置。主机102可包括诸如台式电脑、游戏机、电视机(TV)、投影仪等非便携式电子装置。
存储器***110可响应于来自主机102的请求存储待被主机102访问的数据。存储器***110可被用作主机102的主存储器***或辅助存储器***。存储器***110可根据主机接口的协议与主机102电联接。存储器***可包括一个或多个半导体存储器装置150。可使用易失性存储器装置或非易失性存储器装置。例如，存储器***110可以被实施为：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD及微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
用于存储器***110的存储装置可被实施为诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等的易失性存储器装置。可选地，用于存储器***110的存储装置可被实施为诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等的非易失性存储器装置。
存储器***110可包括用于存储数据的存储器装置150和用于控制数据在存储器装置150中的存储的控制器130。存储器装置150中存储的数据可被主机102访问。
控制器130和存储器装置150可被集成在单个半导体装置中。例如，控制器130和存储器装置150可被集成在被配置为固态驱动器(SSD)的半导体装置中。将存储器***110配置为SSD可通常允许主机102的操作速度的显著的增加。
控制器130和存储器装置150可被集成在配置为诸如以下的存储卡的半导体装置中：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC、通用闪速存储(UFS)装置等。
并且，存储器***110可以是或包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、数码多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置、配置计算***的各种组成元件中的一种等。
存储器装置150可存储从主机102提供的数据。在读取操作期间，存储器装置150可将存储的数据提供至主机102。可采用一个或多个存储器装置150。一个或多个存储器装置150可基本上相同。一个或多个存储器装置可以是不同的存储器装置。存储器装置150可包括一个或多个存储块152、154和156。存储块152、154和156中的每个可包括多个页面。每个页面可包括被电联接至一个或多个字线(WL)的多个存储器单元。存储器装置150可以是即使当电源被中断或关闭时能够保留存储的数据的非易失性存储器装置。根据实施例，存储器装置可以是闪速存储器。存储器装置可以是具有三维(3D)堆叠结构的闪速存储器装置。稍后将参照图2至图11描述具有三维(3D)堆叠结构的非易失性存储器装置150的示例。
控制器130可以控制存储器装置150的诸如读取、写入、编程和/或擦除操作的操作。通常，控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可响应于来自主机102的读取请求将从存储器装置150读取的数据提供至主机102。并且，控制器130可响应于写入请求将从主机102提供的数据存储到存储器装置150中。
可使用任何合适的控制器。例如，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电力管理单元(PMU)140、NAND闪速控制器(NFC)142和存储器144。
主机接口单元132可以处理从主机102提供的命令和/或数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机***接口(SCSI)、加强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)等。如可能需要的，主机接口单元132可包括适于与主机102和控制器130的其它组件通信的任何合适的电路、***或装置。
ECC单元138可以在读取操作期间检测和校正从存储器装置150读取的数据的错误。可采用各种错误检测和校正技术。例如，如果通过ECC单元138检测的错误位的数量大于或等于可校正错误位的阈值数量时，则ECC单元138可不校正错误位，并且输出指示错误位校正失败的错误校正失败信号。
ECC单元138可基于任何合适的错误校正方案执行错误校正操作。例如，ECC单元138可基于诸如以下的多个公知的编码调制方案中的编码调制方案执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-乔德里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归***码(RSC)、网格编码调制(TCM)、分组编码调制(Block coded modulation，BCM)等。ECC单元138可包括错误检测和校正操作所需的任何合适的电路、***或装置。
PMU 140可提供和管理用于控制器130的电力。例如，PMU 140可提供和管理如可能需要的用于控制器130的各种组件的电力。可使用任何合适的电力管理单元。
当存储器装置为NAND闪速存储器时，NFC 142是控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150的示例。例如，NFC 142可产生用于存储器装置150的控制信号。NFC可在处理器134的控制下处理数据。根据采用的存储器装置150的类型，可使用不同的存储器接口。
存储器144可用作存储器***110和控制器130的工作存储器并存储用于驱动存储器***110和控制器130的数据。例如，当控制器130控制存储器装置150的操作时，存储器144可存储由控制器130和存储器装置150用于读取、写入、编程和擦除操作的操作的数据。
存储器144可以是或包括易失性存储器。例如，存储器144可以是或包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。如上所述，存储器144可以存储由主机102和存储器装置150用于读取和/或写入操作的数据。存储器144可以是或包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可控制存储器***110的操作。例如，处理器134可响应于来自主机102的写入请求控制用于存储器装置150的写入操作。并且，处理器134可响应于来自主机102的读取请求控制用于存储器装置150的读取操作。处理器134可以驱动也被称为闪存转换层(FTL)的固件来用于控制存储器***110的一般操作。处理器134可以利用微处理器、中央处理单元(CPU)等来实现。可使用任何合适的处理器。
例如，管理单元(未示出)可被包括在处理器134中用于执行存储器装置150的坏块管理。因此，管理单元可以找到被包括在存储器装置150中的坏存储块，即对进一步使用处于不令人满意条件的存储块，并且对坏存储块执行坏块管理操作。例如，当诸如NAND闪速存储器的闪速存储器被用作存储器装置150时，由于NAND逻辑功能的内在特性，编程失败可发生在写入操作期间。在坏块管理期间，编程失败的存储块(例如坏存储块)的数据可被编程到新的存储块中。由于编程失败导致的坏块可使存储器装置尤其是具有3D堆叠结构的存储器装置的利用效率严重地恶化，并因此对存储器***110的可靠性产生负面影响。
图2是说明根据本发明的实施例的存储器装置150的简图。
参照图2，存储器装置150可包括多个存储块。例如，存储器装置150可包括第零至第(N-1)块210至240，其中N是正整数。多个存储块210至240中的每一个可包括多个页面。例如，多个存储块210至240中的每一个可包括2M个页面(2M页面)，其中M是正整数。多个页面中的每一个可包括多个存储器单元，其中一个或多个字线可被电联接至多个存储器单元。注意的是，可采用任何数量的合适块和每块任何数量的合适页面。
根据可被存储在每个存储器单元中的位的数量，存储块可以是单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC存储块可包括利用存储器单元实现的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元实现的多个页面，其中每个存储器单元能够存储多位数据(例如两位或更多位数据)。包括利用每个都能够存储3位数据的存储器单元实现的多个页面的MLC存储块可被采用并且将被称为三层单元(TLC)存储块。
多个存储块210至240中的每一个可以在写入操作期间存储从主机102提供的数据。多个存储块210至240中的每一个也可在读取操作期间向主机102提供存储的数据。
图3是说明根据本发明的实施例的存储器装置中的存储块的电路图。
参照图3，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每一个单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可以串联地被电联接在选择晶体管DST和SST之间。各自的存储器单元MC0至MCn-1可由多层单元(MLC)组成，其中每个MLC存储多个位的数据信息。存储器单元MC0至MCn-1可具有任何合适的架构。
在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示共源线。
作为示例，图3示出由NAND闪速存储器单元配置的存储块152。但是，要注意的是，存储块152不限于NAND闪速存储器单元。例如，在其它实施例中，存储块可利用NOR闪速存储器单元、组合至少两种存储器单元的混合闪速存储器单元或控制器内置在存储器芯片中的NAND闪速存储器单元来实现。并且，半导体装置的操作特征可以不仅被应用至其中电荷存储层由导电浮置栅极配置的闪速存储器装置，而且被应用至其中电荷存储层由介电层配置的电荷捕获闪存(CTF)。
也注意的是，存储器装置150不限于仅闪速存储器装置。例如，存储器装置150可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)装置。
存储器装置150的电压发生器310可生成待根据操作模式被供应至各个字线的诸如编程电压、读取电压或通过电压的电压。电压发生器310可生成待被供应至存储器单元形成在其中的体材料(bulk)(例如阱区)的电压。电压发生器310可在控制电路(未示出)的控制下执行电压生成操作。电压发生器310可生成多个可变的读取电压以生成多个读取数据。电压发生器310可在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择所选择的存储块的字线中的一个以及将字线电压提供至所选择的字线和未被选择的字线。
存储器装置150的读取/写入电路320可以通过控制电路来控制，并且可以根据操作模式作为感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的感测放大器。并且，在编程操作期间，读取/写入电路320可用作用于根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收待被写入在存储器单元阵列中的数据，并可以根据被输入的数据驱动位线。为了这个目的，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326。页面缓冲器322、324和326中的每一个可包括多个锁存器(未示出)。
图4是说明根据本发明的实施例的包括在存储器装置150中的多个存储块的示例的框图。
如图4所示，存储器装置150可包括多个存储块BLK0至BLKN-1。存储块BLK0至BLKN-1中的每个可以3D结构或垂直结构实现。各个存储块BLK0至BLKN-1可包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的多个结构。
各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS(图8)。多个NAND串NS可被设置在第一方向和第三方向上。每一个NAND串NS可被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。各个存储块BLK0至BLKN-1可被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL。
图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。图6是图5中所示的存储块BLKi沿线I-I＇截取的剖视图。
参照图5和图6，存储块BLKi可包括在第一至第三方向上延伸的结构。
存储块BLKi可包括有包括掺杂有第一类型杂质的硅材料的衬底5111。例如，衬底5111可包括掺杂有p-型杂质的硅材料。衬底5111可以是p-型阱，例如袋(pocket)p-阱。衬底5111可进一步包括围绕p-型阱的n-型阱。虽然在本发明的实施例中，衬底5111被例示为p-型硅，但是要注意的是，衬底5111不限于p-型硅。
在第一方向上延伸的多个掺杂区域5311至5314可被设置在衬底5111上方。掺杂区域5311至5314在第三方向上以一定间隔隔开。多个掺杂区域5311至5314可以包含不同于在衬底5111中使用的杂质的类型的第二类型杂质。例如，多个掺杂区域5311至5314可掺杂有n-型杂质。虽然在本发明的实施例中，第一至第四掺杂区域5311至5314被例示为n-型，但是要注意的是，它们不限于n-型。
在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料区域5112可以在第二方向上以一定间隔隔开。介电材料区域5112也可在第二方向上与衬底5111隔开预设距离。介电材料区域5112的每个可在第二方向上彼此分开预设距离。介电材料5112可包括诸如二氧化硅的任何合适的介电材料。
在两个连续的掺杂区域之间例如掺杂区域5311和5312之间的衬底5111上方的区域中，多个柱状物5113在第一方向上以一定间隔隔开。多个柱状物5113在第二方向上延伸并且可穿过介电材料区域5112使得它们可与衬底5111电联接。每一个柱状物5113可包括一种或多种材料。例如，每一个柱状物5113可包括内层5115和外表面层5114。表面层5114可包括掺杂有杂质的掺杂硅材料。例如，表面层5114可包括掺杂有与衬底5111相同或相同类型的杂质的硅材料。虽然在本发明的实施例中，表面层5114被例示为包括p-型硅，但是表面层5114不限于p-型硅，本领域技术人员可容易想到衬底5111和柱状物5113的表面层5114可掺杂有n型杂质的其它实施例。
每一个柱状物5113的内层5115可由介电材料形成。内层5115可以是或包括诸如二氧化硅的介电材料。
在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可以沿着介电材料区域5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可以小于介电材料区域5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可被设置在(i)介电材料区域5112的第一介电材料的底面下方的介电层5116和(ii)设置在介电材料区域5112的第二介电材料的顶面上方的介电层5116之间。介电材料区域5112可位于第一介电材料下方。
在连续掺杂区域之间的区域中，诸如在第一掺杂区域5311和第二掺杂区域5312之间的区域中，多个导电材料区域5211至5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的多个导电材料区域可以与多个介电材料区域5112交叉配置的方式在第二方向上以一定间隔隔开。介电层5116填充在连续材料区域和介电材料区域5112之间的空间。例如，在第一方向上延伸的导电材料区域5211可被设置在邻近衬底5111的介电材料区域5112和衬底5111之间。特别地，在第一方向上延伸的导电材料区域5211可被设置在(i)设置在衬底5111上方的介电层5116和(ii)设置在邻近衬底5111的介电材料区域5112的底面下方的介电层5116之间。
在第一方向上延伸的导电材料区域5211-5291中的每一个可被设置在(i)设置在介电材料区域5112中的一个的顶面上方的介电层5116和(ii)设置在下一个介电材料区域5112的底面下方的介电层5116之间。在第一方向上延伸的导电材料区域5221至5281可被设置在介电材料区域5112之间。在第一方向上延伸的顶部导电材料区域5291可被设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料区域5211至5291可由金属材料制成或包括金属材料。在第一方向上延伸的导电材料区域5211至5291可由诸如多晶硅的导电材料制成或包括由诸如多晶硅的导电材料。
在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地布置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料区域5212至5292。
在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地布置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料区域5213至5293。
漏极5320可以分别设置在多个柱状物5113上方。漏极5320可由掺杂有第二类型杂质的硅材料制成。漏极5320可由掺杂有n-型杂质的硅材料制成。虽然为了解释方便起见，漏极5320被例示为包括n-型硅，但注意的是，漏极5320不限于n-型硅。例如，每一个漏极5320的宽度可以大于每一个对应的柱状物5113的宽度。每一漏极5320可以焊盘的形状设置在每一个对应的柱状物5113的顶面上方。
在第三方向上延伸的导电材料区域5331至5333可以设置在漏极5320上方。导电材料区域5331至5333中的每一个可在第一方向上彼此以预设的分隔距离延伸地设置在连续地布置在第三方向上的漏极5320上方。各个导电材料区域5331至5333可以与其下方的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料区域5331至5333可以通过接触插塞被电联接。在第三方向上延伸的导电材料区域5331至5333可由金属材料制成。在第三方向上延伸的导电材料区域5331至5333可由诸如多晶硅的导电材料制成。
在图5和图6中，各个柱状物5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成串。各个柱状物5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成NAND串NS。每一个NAND串NS可包括多个晶体管结构TS。
现在参照图7，在图6中示出的晶体管结构TS中，介电层5116可包括第一至第三子介电层5117、5118和5119。
在柱状物5113的每一个中的p-型硅的表面层5114可用作主体。邻近柱状物5113的第一子介电层5117可用作遂穿介电层，并且可包括热氧化层。
第二子介电层5118可用作电荷存储层。第二子介电层5118可用作电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。
邻近导电材料5233的第三子介电层5119可用作阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可被形成为单层或多层。第三子介电层5119可以是具有大于第一子介电层5117和第二子介电层5118的介电常数的诸如氧化铝层、氧化铪层等的高k介电层。
导电材料5233可用作栅或控制栅。例如，栅或控制栅5233、阻断介电层5119、电荷存储层5118、遂穿介电层5117和主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便解释起见，在柱状物5113的每一个中的p-型硅的表面层5114将被称为第二方向上的主体。
存储块BLKi可包括多个柱状物5113。例如，存储块BLKi可包括多个NAND串NS。详细地，存储块BLKi可包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。
每一个NAND串NS可包括在第二方向上设置的多个晶体管结构TS。每一个NAND串NS的多个晶体管结构TS中的至少一个可用作串源极晶体管SST。每一个NAND串NS的多个晶体管结构TS中的至少一个可用作接地选择晶体管GST。
栅或控制栅可对应于在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293。例如，栅或控制栅可以在第一方向上延伸并形成字线和包括至少一个源极选择线SSL以及至少一个接地选择线GSL的至少两条选择线。
在第三方向上延伸的导电材料区域5331至5333可被电联接至NAND串NS的一端。在第三方向上延伸的导电材料区域5331至5333可用作位线BL。例如，在一个存储块BLKi中，多个NAND串NS可被电联接至一个位线BL。
在第一方向上延伸的第二类型掺杂区域5311至5314可被设置到NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311至5314可用作共源线CSL。
例如，存储块BLKi可包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS，并且可用作例如电荷捕获型存储器的NAND闪速存储块，在NAND闪速存储块中，多个NAND串NS被电联接至一个位线BL。
虽然在图5至图7中说明在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293被设置成9层，但注意的是，在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293不限于此。例如，在第一方向上延伸的导电材料区域可被设置在八(8)层、十六(16)层或任意多层中。例如，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多个。
尽管在图5至图7中说明三(3)个NAND串NS被电联接至一个位线BL，但注意的是，实施例不限于此。在存储块BLKi中，m个NAND串NS可被电联接至一个位线BL，m为正整数。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量可随着被电联接至一个位线BL的NAND串NS的数量变化。
进一步地，尽管图5至图7说明三(3)个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但注意的是，实施例不限于此。例如，n个NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。位线5331至5333的数量可随着被电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量变化。
参照图8，在具有第一结构的块BLKi中，多个NAND串NS11至NS31可被设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于在第三方向上延伸的图5和图6的导电材料区域5331。NAND串NS12至NS32可被设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于在第三方向上延伸的图5和图6的导电材料区域5332。NAND串NS13至NS33可被设置在第三位线BL3和共源线CSL之间。第三位线BL3可对应于在第三方向上延伸的图5和图6的导电材料区域5333。
每一个NAND串NS的源极选择晶体管SST可被电联接至对应的位线BL。每一个NAND串NS的接地选择晶体管GST可被电联接至共源线CSL。存储器单元MC1至MC6可被设置在每一个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。
在这个示例中，NAND串NS可以通过行和列的单元定义。被电联接至一个位线的NAND串NS可以形成一列。被电联接至第一位线BL1的NAND串NS11至NS31可对应于第一列。被电联接至第二位线BL2的NAND串NS12至NS32可对应于第二列。被电联接至第三位线BL3的NAND串NS13至NS33可对应于第三列。被电联接至一个源极选择线SSL的NAND串NS可形成一行。被电联接至第一源极选择线SSL1的NAND串NS11至NS13可形成第一行。被联接至第二源极选择线SSL2的NAND串NS21至NS23可形成第二行。被电联接至第三源极选择线SSL3的NAND串NS31至NS33可形成第三行。
在每一个NAND串NS中，高度可被定义。在每一个NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可具有例如值“1”。在每一个NAND串NS中，当从衬底5111测量时，存储器单元的高度可以随着存储器单元靠近源极选择晶体管SST而增加。例如，在每一个NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可具有例如值“7”。
布置在相同行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。布置在不同行中的NAND串NS的源极选择晶体管SST可以分别地电联接至不同的源极选择线SSL1、SSL2和SSL3。
在相同行中的NAND串NS中的相同高度处的存储器单元可以共享字线WL。例如，在相同的高度处，被电联接至不同行中的NAND串NS的存储器单元MC的字线WL可被彼此电联接。在相同行的NAND串NS中的相同高度处的虚拟存储器单元DMC可以共享虚拟字线DWL。例如，在相同高度或水平处，被电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被彼此电联接。
在可设置有在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的层的每个处，位于相同水平或高度或层处的字线WL或虚拟字线DWL可以彼此电联接。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293可通过接触部被共同地电联接至上层。换言之，在相同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。进一步地，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。例如，NAND串NS11至NS13、NS21至NS23和NS31至NS33可被共同地电联接至接地选择线GSL。
共源线CSL可被共同地电联接至NAND串NS。在衬底5111上方的有源区域上方，第一至第四掺杂区域5311至5314可被电联接。第一至第四掺杂区域5311至5314可通过接触部被共同地电联接至上层。
例如，如图8中所示，相同高度或水平的字线WL可被彼此电联接。因此，当在某个高度处的字线WL被选择时，被电联接至选择的字线WL的全部NAND串NS可被选择。在不同行中的NAND串NS可被电联接至不同的源极选择线SSL。因此，在被电联接至相同的字线WL的NAND串NS中，通过选择源极选择线SSL1至SSL3中的一个，在未被选择的行中的NAND串NS可与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，布置在与选择的源极线相同的行中的NAND串NS可被选择。此外，通过选择位线BL1至BL3中的一个，布置在与选择的位线相同的列中的NAND串NS可被选择。因此，只有布置在与选择的源极线相同的行以及与选择的位线相同的列中的NAND串NS可被选择
在每一个NAND串NS中，虚拟存储器单元DMC可被设置。在图8中，例如，虚拟存储器单元DMC可被设置在每一个NAND串NS中的第三存储器单元MC3和第四存储器单元MC4之间。例如，第一至第三存储器单元MC1至MC3可被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4至MC6可被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每一个NAND串NS的存储器单元MC可以通过虚拟存储器单元DMC被划分成两(2)个存储器单元组。在被划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1至MC3可被称为下部存储器单元组，以及邻近串选择晶体管SST的剩余存储器单元例如MC4至MC6可被称为上部存储器单元组。
在下文中，将参照图9至图11做出详细说明，图9至图11示出根据实施例的存储器***中的利用不同于之前说明的第一结构的三维(3D)非易失性存储器装置来实施的存储器装置。
图9为示意性说明利用不同于上文参照图5至图8描述的第一结构的三维(3D)非易失性存储器装置来实施的存储器装置并且示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿图9的线VII-VII＇截取的存储块BLKj的剖视图。
参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构且可包括衬底6311。衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料。衬底6311可以是p-型阱，例如袋p-阱。衬底6311可进一步包括围绕p-型阱的n-型阱。虽然在描述的实施例中，衬底6311被例示为p-型硅，但注意的是，衬底6311不限于p-型硅。
在x轴方向和y轴方向上延伸的第一至第四导电材料区域6321至6324被设置在衬底6311上方。第一至第四导电材料区域6321至6324可以在z轴方向上以预设距离隔开。
在x轴方向和y轴方向上延伸的第五至第八导电材料区域6325至6328可被设置在衬底6311上方。第五至第八导电材料区域6325至6328可以在z轴方向上隔开预设距离。第五至第八导电材料区域6325至6328可以在y轴方向上与第一至第四导电材料区域6321至6324隔开。
穿过第一至第四导电材料区域6321至6324的多个下部柱状物DP可被设置。每一个下部柱状物DP可在z轴方向上延伸。并且，穿过第五至第八导电材料区域6325至6328的多个上部柱状物UP可被设置。每一个上部柱状物UP可在z轴方向上延伸。
下部柱状物DP和上部柱状物UP中的每一个可包括内部材料6361、中间层6362以及表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和遂穿介电层。
下部柱状物DP和上部柱状物UP可以通过管栅PG彼此电联接。管栅PG可被设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。
在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作共源线CSL。
漏极6340可被设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料区域6351和第二上部导电材料区域6352可被设置在漏极6340上方。
第一上部导电材料区域6351和第二上部导电材料区域6352可以沿x轴方向上间隔开。第一上部导电材料区域6351和第二上部导电材料区域6352可以由金属形成。第一上部导电材料区域6351和第二上部导电材料区域6352及漏极6340可以通过接触插塞被彼此电联接。第一上部导电材料区域6351和第二上部导电材料区域6352可分别用作第一位线BL1和第二位线BL2。
第一导电材料6321可用作源极选择线SSL。第二导电材料6322可用作第一虚拟字线DWL1。第三导电材料区域6323和第四导电材料区域6324可分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料区域6325和第六导电材料区域6326可分别用作第三主字线MWL3和第四主字线MWL4。第七导电材料6327可用作第二虚拟字线DWL2。第八导电材料6328可用作漏极选择线DSL。
下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料区域6321至6324可形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料区域6325至6328可形成上部串。下部串和上部串可以通过管栅PG彼此电联接。下部串的一端可被电联接至用作共源线CSL的第二类型的掺杂材料6312。上部串的一端可以通过漏极6340被电联接至对应的位线。一个下部串和一个上部串可形成一个单元串，该单元串被电联接在用作共源线CSL的掺杂材料6312与用作位线BL的上部导电材料层6351和6352中的对应的一个之间。
例如，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2及漏极选择晶体管DST。
在图9和图10中，上部串和下部串可形成NAND串NS。NAND串NS可包括多个晶体管结构TS。因为上文参照图7详细地说明了包括在图9和图10中的NAND串NS中的晶体管结构，所以在此将省略其的详细说明。
图11是示出如上文参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成在第二结构的存储块BLKj中的一对的第一串ST1和第二串ST2。
参照图11，在具有第二结构的存储块BLKj中，多个单元串可以定义多个对的这种方式来设置，其中，多个单元串中的每一个利用如上文参照图9和图10所述的通过管栅PG被电联接的一个上部串和一个下部串来实现。
例如，在具有第二结构的存储块BLKj中，沿着第一沟道CH1(未示出)堆叠的存储器单元CG0至CG31，例如至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可以形成第一串ST1，以及沿着第二沟道CH2(未示出)堆叠的存储器单元CG0至CG31，例如至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可以形成第二串ST2。
第一串ST1和第二串ST2可被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可被电联接至第一位线BL1。第二串ST2可被电联接至第二位线BL2。
虽然图11示出第一串ST1和第二串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但可以想到第一串ST1和第二串ST2可被电联接至相同的源极选择线SSL和相同的位线BL，第一串ST1可被电联接至第一漏极选择线DSL1且第二串ST2可被电联接至第二漏极选择线DSL2。进一步地，可以想到第一串ST1和第二串ST2可被电联接至相同的漏极选择线DSL和相同的位线BL，第一串ST1可被电联接至第一源极选择线SSL1且第二串ST2可被电联接至第二源极选择线SSL2。
图12是说明根据本发明的实施例的存储器***110的框图。
参照图12，注意的是，包括在数据处理***100中的存储器***110与在图1中说明的存储器***110相似。因此，仅存储器***110的某些组件被更详细地在图12中说明以协助本发明的另一实施例的描述和操作。
如图12中说明的，存储器***110可包括控制器130以及存储器装置150。控制器130可包括处理器134、错误校正码(ECC)单元138和存储器144。存储器装置150可包括多个存储块152、154和156。控制器130的处理器134可包括垃圾收集(GC)模块1210，存储器144包括寄存器1220。然而，本实施例不限于仅说明的配置。例如，垃圾收集模块1210可与处理器134分开配置。并且，寄存器1220可与存储器144分开配置。
例如，存储器装置150可以是非易失性存储器装置。当存储器装置150是诸如闪速存储器的非易失性存储器装置时，控制器130可执行垃圾收集操作以增大存储器装置150的存储能力。例如，垃圾收集操作包括选择可具有预定基准或更多的无效数据的存储块，例如存储块152、将存储块152的有效数据拷贝至另一存储块154或156、然后擦除仅具有无效数据的存储块152。因此，在垃圾操作之后，擦除存储块152变成自由块并且获得与擦除存储块152相对应的数据存储区域。
垃圾收集模块1210可管理包括收集存储器装置150的目标存储块的有效数据以及擦除目标存储块的无效数据的垃圾收集操作。例如，垃圾收集模块1210可管理包括存储块152-156的有效/无效页面的数量、自由块的数量等的垃圾收集信息。垃圾收集模块1210可基于如下文将详细地描述的存储块152-156的错误位信息管理垃圾收集操作。
如上所述，当在存储器装置150中存储的数据被读取时，控制器130的错误校正码单元138可检测和校正包括在从存储器装置150读取的数据中的错误。然而，当包括在读取数据中的错误位的数量大于或等于阈值时，错误校正码单元138可不校正错误位，并且可通过将存储块处理为坏块来管理相应的存储块。
因此，根据从一个存储块读取的数据的错误位的数量是否大于参考阈值，控制器130可执行读取回收操作。其中错误位的数量大于参考阈值的存储块的数据可被完全读取并拷贝至另一存储块。通过读取回收操作，扰动可通过移动其保留特性等被恶化的存储器单元的数据来防止在读取操作中产生。
垃圾收集模块1210可通过将错误位信息与垃圾收集信息结合来管理错误位信息。即，当执行简单地保证自由区域的垃圾收集操作时，垃圾收集模块1210可将性能被恶化的区域布置成自由区域。因此，用于驱动存储器装置150的控制器130的负担可被减少，存储器装置150的操作速度可被增大。稍后将参照图15描述存储器***110的详细操作。
图13是说明检测图12中的存储器装置150的错误位信息的操作的简图。
参照图13，可看出参照图3中说明的存储器装置150的配置说明存储器装置150。即，基于图3中的存储器装置150的配置，控制电路1310和通过/失败检查电路1320可根据本发明的实施例被进一步配置。
在存储器装置150的读取操作中，通过产生电压控制信号VC_信号和缓冲控制信号PB_信号，控制电路1310可控制电压供应电路310和读取/写入电路320。
电压供应电路310可在读取操作中响应于从控制电路1310接收的电压控制信号VC_信号生成读取电压和通过电压。电压供应电路310可将读取电压施加至块的选择的字线WL以及将通过电压施加至块的剩余未选择的字线WL。选择的字线根据从外部接收的以及通过行解码器处理的行地址被选择。
读取/写入电路320可响应于从控制电路1310接收的缓冲控制信号PB_信号操作为感测放大器。例如，读取/写入电路320可通过感测存储器单元MC的状态读取存储在存储器单元MC中的数据，其中存储器单元MC通过位线BL被联接至通过电压供应电路310选择的字线WL。
通过/失败检查电路1320可在读取操作中检测包括在读取/写入电路320中的页面缓冲器(PB)组的单元中的读取数据的错误位信息。通过/失败检查电路1320可基于在包括在每一个页面缓冲器组中的页面缓冲器中存储的读取数据，通过检测错误位来计数错误位。通过/失败检查电路1320可通过确定计数的错误位的数量是大于还是小于错误校正码单元138中可校正的权限位的数量来输出通过/失败信号PASS/FAIL。当计数的错误位的数量等于或小于可校正的权限位的数量时，通过/失败检查电路1320可输出通过信号PASS，而当计数的错误位的数量大于可校正的权限位的数量时，通过/失败检查电路1320可输出失败信号FAIL。
这时，控制电路1310可响应于从通过/失败检查电路1320接收的通过/失败信号PASS/FAIL确定存储器装置150的读取操作的成功/失败。并且，控制电路1310可向图12的控制器130供应在通过/失败检查电路1320中计数的错误位的数量作为错误位信息。例如，计数的错误位的数量可对应于用于读取操作的一个参考单元，例如一个数据块或一个页面的数据，的错误位信息。然而，本实施例不限于此。
图12的垃圾收集模块1210可从存储器装置150接收错误位信息、可通过将错误位信息连同垃圾收集信息一起记录在图12的寄存器1220中来管理错误位信息。然后，在垃圾收集操作中，垃圾收集模块1210可执行管理垃圾收集信息和错误位信息的操作，以及基于结合的垃圾收集和错误位信息在多个存储块中选择用于执行垃圾操作的目标块(以下也被称为牺牲目标块)。
图14说明存储垃圾收集信息和错误位信息(即最差错误位信息)的表的示例。表在下文中也可被称为管理信息表。在一个实施例中，所说明的是四个存储块BLK1至BLK4的信息可被记录在管理信息表中并被管理，但是本实施例不限于此。
在管理信息表中存储的垃圾收集信息VPC可包括在存储器装置的每一个块中的有效页面的数量。在图14的示例中，可看出第一存储块BLK1、第二存储块BLK2、第三存储块BLK3以及第四存储块BLK4分别包括250个有效页面、198个有效页面、96个有效页面和99个有效页面。并且，在管理信息表中存储的最差错误位信息Worst BF表示在参考单元中读取的数据中生成的最差错误位的数量。
例如，当读取(或验证)操作在第一存储块BLK1、第二存储块BLK2、第三存储块BLK3以及第四存储块BLK4中执行时，从页面缓冲器组中检测的错误位的数量可被提供以作为错误位信息，并且每当新错误位信息被检测时，最差错误位信息Worst BF可与新错误位信息比较并且被更新至两者中的最大值。基于图14的管理信息表的信息(其被保持在寄存器1220中)，可看出第一存储块BLK1可保证最大的自由区域并且具有比其它块更好的保留特性。也可看出第三存储块BLK3和第四存储块BLK4可保证最小的自由区域并且具有最差保留特性。
如果垃圾收集操作仅基于垃圾收集信息VPC待被执行，则当阈值被设为100时，因为第三存储块BLK3和第四存储块BLK4中的有效页面的数量分别对应96和99，所以第三存储块BLK3和第四存储块BLK4就会被选为牺牲块。特别地，因为第三存储块BLK3的自由区域与第四存储块BLK4的自由区域相比相对较小，所以垃圾收集操作可对第三存储块BLK3执行以用于保证更多的自由区域。
然而，第四存储块BLK4的最差错误位的数量大于第三存储块BLK3的最差错误位的数量，因此第四存储块BLK4比第三存储块BLK3更差，因此，优选地布置第四存储块BLK4可防止相应块被处理为坏块，并且存储块可被更有效地管理。因此，根据本发明的实施例，垃圾收集操作可参考最差错误位信息Worst BF连同垃圾收集信息VPC的有效页面计数来执行，从而保证牺牲存储块被选择用于优化产生的自由数据存储区域并且同时性能被恶化的存储块可被布置为牺牲存储块。
为此，如图14中说明，对应于每一个存储块的垃圾收集信息VPC和最差错误位信息Worst BF可被同时存储和更新在管理信息表中。在另一实施例中，存储器144的区域有效性可通过仅存储信息的一部分来增大。例如，错误位信息可通过仅选择其垃圾收集信息VPC小于阈值的第三存储块BLK3和第四存储块BLK4而被检测，并且被更新为最差错误位信息Worst BF。进一步地，最差错误位信息Worst BF可通过在选择的存储块的最差错误位信息Worst BF中仅选择较高的(upper)N(其中N是自然数)个最差错误位信息Worst BF来更新。此时，选择的存储块可根据垃圾收集信息VPC的变化而被连续地改变。
图15是说明图12中的存储器***110的一般操作的流程图。
1)有效页面确认S1510
控制器130的垃圾收集模块1210可管理包括在存储器装置150中的多个存储块152、154和156的有效页面的数量。有效页面的数量可被存储为垃圾收集信息VPC。垃圾收集模块1210可比较存储块的有效页面值和参考阈值TH、单独地选择有效页面值小于参考阈值TH的存储块并且将选择的存储块管理为牺牲目标块。垃圾收集模块1210可通过根据有效页面的数量的变化连续更新牺牲目标块来管理。对于具有小于阈值TH的有效页面值的存储块，进一步操作在步骤S1520-S1560中执行。
2)错误位信息检测S1520
在有效页面确认步骤S1510中，可检测被选择为牺牲目标块的存储块的错误位信息。图13的电压供应电路310可根据控制电路1310的控制将读取电压施加至选择的存储块的字线WL，此时，读取/写入电路320的多个页面缓冲器(PB)可读取参考单元中的数据。通过/失败检查电路1320可通过计数错误位的数量将包括在读取数据中的错误位的数量检测为选择的存储块的错误位信息。错误位信息检测操作可关于选择的存储块与读取操作单独地执行或关于存储器装置150的一般操作在读取操作中同时执行。
3)最差错误位信息存储/更新S1530
每当在错误位信息检测步骤S1520中检测错误位信息时，垃圾收集模块1210可在寄存器1220中存储和更新最差错误位信息Worst BF。如上所述，在实施例中，垃圾收集模块1210可通过各种方式存储和更新最差错误位信息Worst BF。在一些实施例中，垃圾收集模块1210可存储选择的存储块的全部错误位信息，每当新错误位信息被检测时比较对应存储块的存储的错误位信息值与新错误位信息，并且将大的值更新为最差错误位信息WorstBF。可选地，垃圾收集模块1210可存储在选择的存储块中的具有较高的第一至第n(其中n是自然数)错误位信息值的存储块的信息(即错误位信息和块地址)，每当新错误位信息被检测时比较存储的错误位信息值与新错误位信息，并且将具有较高的第一至第n错误位信息值的存储块的信息再次更新为最差错误位信息Worst BF。
4)开放存储块管理S1540
控制器130的垃圾收集模块1210可管理其中尚未执行数据存储的开放存储块和包括在存储器装置150中的多个存储块152、154和156的有效页面。即，控制器130的垃圾收集模块1210可检查开放存储块的数量并且当开放存储块的数量等于或小于预定值时通过布置无效页面执行垃圾收集操作以确保存储区域。
5)最差错误位信息确认S1550
在垃圾收集操作中，垃圾收集模块1210可确定存储在寄存器1220中的最差错误位信息Worst BF。当选择的存储块的最差错误位信息Worst BF被全部存储时，垃圾收集模块1210可对与在最差错误位信息Worst BF中的大于或等于预设阈值的最差错误位信息WorstBF相对应的存储块执行垃圾收集操作S1560。在另一实施例中，当较高的第一至第n最差错误位信息Worst BF被存储时，垃圾收集模块1210可对与其相对应的存储块顺序地执行垃圾收集操作S1560。
虽然在实施例中说明了具有以第一结构或第二结构实施的三维堆叠结构的存储器装置，但是本实施不限于此，它可被应用于具有二维结构的存储器装置中。
虽然为了说明性目的已经描述了各个实施例，但是对本领域的技术人员显而易见的是，在不脱离如权利要求限定的本发明的精神和范围的情况下，可进行各种变化和变型。

Claims (20)

1.一种存储器***，其包括：
存储器装置，其包括多个存储块；以及
控制器，其适于在所述多个存储块中选择有效页面的数量等于或小于第一阈值的第一存储块，以及
基于所述第一存储块的错误位信息对所述第一存储块执行垃圾收集操作。
2.根据权利要求1所述的存储器***，其中所述错误位信息包括在从所述第一存储块的每一个参考单元读取的数据中包含的错误位的数量。
3.根据权利要求2所述的存储器***，其中所述控制器适于存储所述第一存储块的错误位信息，并且适于每当新错误位信息被检测时比较所述第一存储块的新错误位信息和所述第一存储块的存储的错误位信息以及利用比较的信息之间的较大的值更新所存储的错误位信息。
4.根据权利要求3所述的存储器***，其中所述控制器适于对所述第一存储块中具有大于或等于第二阈值的相应存储的错误位信息的存储块优先地执行所述垃圾收集操作。
5.根据权利要求2所述的存储器***，其中所述控制器适于存储在所述第一存储块中的具有较高的第一至第n错误位信息值的存储块的错误位信息和地址，其中n是自然数，并且适于每当新错误位信息被检测时比较所述第一存储块的新错误位信息和所存储的错误位信息以及基于比较的结果更新所存储的错误位信息和地址。
6.根据权利要求5所述的存储器***，其中所述控制器适于对所述第一存储块中的具有所述较高的第一至第n错误位信息的存储块优先地执行所述垃圾收集操作。
7.根据权利要求2所述的存储器***，其中所述存储器装置包括：
读取/写入电路，其适于从所述存储块中第二选择的存储块的每一个参考单元读取数据；以及
通过/失败检查电路，其适于计数包括在所读取的数据中的错误位的数量并且将计数的错误位的数量检测为所述第二选择的存储块的错误位信息。
8.根据权利要求7所述的存储器***，其中所述控制器包括：
存储器，其适于存储所检测的错误位信息；
处理器，其适于基于通过比较所检测的错误位信息和在所述存储器中存储的错误位信息的比较结果更新在所述存储器中存储的错误位信息；以及
错误校正码单元，其适于基于所检测的错误位信息校正包括在所读取的数据中的错误位。
9.根据权利要求1所述的存储器***，其中所述控制器包括：
垃圾收集模块，其适于基于包括在每一个存储块中的适当有效页面的数量通过设置所述第一阈值管理所述垃圾收集操作。
10.一种存储器***的操作方法，其包括：
在多个存储块中选择有效页面的数量等于或小于第一阈值的第一存储块；以及
基于所述第一存储块的错误位信息对所述第一存储块执行垃圾收集操作。
11.根据权利要求10所述的操作方法，其中所述错误位信息包括在从所述第一存储块的每一个参考单元读取的数据中产生的错误位的数量。
12.根据权利要求11所述的操作方法，其进一步包括：在基于所述第一存储块的错误位信息对所述第一存储块执行所述垃圾收集操作之前，
检测所述第一存储块的错误位信息；以及
管理所检测的错误位信息。
13.根据权利要求12所述的操作方法，其中所检测的错误位信息的管理包括：
存储所述第一存储块的错误位信息；以及
每当新错误位信息被检测时，比较所述第一存储块的新错误位信息和所述第一存储块的存储的错误位信息并且更新所存储的错误位信息为比较的信息之间的较大值。
14.根据权利要求13所述的操作方法，其中基于所述第一存储块的错误位信息对所述第一存储块执行所述垃圾收集操作包括对所述第一存储块中的具有大于或等于第二阈值的相应错误位信息的存储块优先地执行所述垃圾收集操作。
15.根据权利要求12所述的操作方法，其中所检测的错误位信息的管理包括：
存储所述第一存储块中的具有较高的第一至第n错误位信息值的存储块的错误位信息和地址，其中n是自然数；以及
每当新错误位信息被检测时，比较所述第一存储块的新错误位信息和所存储的错误位信息值并且基于比较的结果更新所存储的错误位信息和地址。
16.根据权利要求15所述的操作方法，其中基于所述第一存储块的错误位信息对所述第一存储块执行所述垃圾收集操作包括对具有所述较高的第一至第n错误位信息的存储块优先地执行所述垃圾收集操作。
17.根据权利要求12所述的操作方法，其中所述第一存储块的错误位信息的检测包括：
从所述第一存储块中的选择的存储块的每一个参考单元读取数据；以及
计数包括在所读取的数据中的错误位的数量并且将计数的错误位的数量检测为所述选择的存储块的错误位信息。
18.根据权利要求10所述的操作方法，其进一步包括：
管理所述多个存储块中的新数据待被存储在其中的开放存储块，
其中当开放存储块的数量等于或小于预定值时，所述垃圾收集操作被执行。
19.一种存储器***，其包括：
存储器装置，其包括多个存储块；以及
控制器，其适于基于垃圾收集信息和错误数据信息从所述多个存储块中选择至少一个第一存储块以及对所选择的第一存储块执行垃圾收集操作。
20.根据权利要求19所述的存储器***，其中所述垃圾收集信息包括每一个块的有效页面的数量。
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