CN107068696B - 一种阵列基板和阵列基板的制作方法 - Google Patents
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Abstract
本发明实施例公开了一种阵列基板和阵列基板的制作方法。该阵列基板包括：显示区和位于显示区周边的非显示区，非显示区中设置有第一测试单元、第二测试单元和测试焊盘，其中，第一测试单元和第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘；第一测试单元用于对薄膜场效应晶体管的电学参数性能进行测试；第二测试单元用于对非显示区的栅极驱动电路进行测试。本发明实施例解决了采用现有测试结构测试阵列基板的方式中，由于需要专门设置用于测试GOA特性的监控区域，而导致浪费基板空间的问题，以及由于无法在后续工艺中监控GOA特性而造成产品良率较低的问题。
Description
技术领域
本申请涉及但不限于显示技术领域，尤指一种阵列基板和阵列基板的制作方法。
背景技术
随着显示器技术发展和更新换代，市场上出现了多种类型的显示器。阵列基板是显示器的主要结构，在阵列基板的制作过程中需求对其进行相关测试以保证显示器的产品良率。
显示器的发展趋势为产品越来越轻薄，边框越来越窄，***走线区域会随之越来越窄，随着显示器产品中栅极驱动电路(Gate Driver on Array，简称为：GOA)的不良高发，目前对阵列基板的测试主要包括：薄膜场效应晶体管(Thin Film Transistor，简称为：TFT)的电学参数性能(Electrical Parameter Monitor，简称为：EPM)测试和GOA测试。现有技术中的测试结构包括：在基板的独立显示单元(Single Cell)的非显示区中放置用于测试TFT EPM的测试组件(Test Element Group，简称为：TFG)，即EPM TEG，在基板中设置专门用于放置GOA TEG的监控区域(Dummy区)，即通过独立的测试组件分别测试EPM特性和GOA特性。然而，采用现有技术中用于测试TFT EPM特性和GOA特性的测试组件存在以下问题：一方面，GOA TEG需要设置在整张基板的Dummy区，会占用基板上较多的空间；另一方面，后续工艺中将基板切成独立显示单元形成模组结构时Dummy区被切除掉，无法在后续工艺中监控GOA特性而造成产品良率较低的问题，从而造成损失。
综上所述，采用现有测试结构测试阵列基板的方式中，由于需要专门设置用于测试GOA特性的监控区域，而导致浪费基板空间的问题；另外，由于无法在后续工艺中监控GOA特性而造成产品良率较低的问题。
发明内容
为了解决上述技术问题，本发明实施例提供了一种阵列基板和阵列基板的制作方法，以解决采用现有测试结构测试阵列基板的方式中，由于需要专门设置用于测试GOA特性的监控区域，而导致浪费基板空间的问题，以及由于无法在后续工艺中监控GOA特性而造成产品良率较低的问题。
本发明实施例提供一种阵列基板，包括：
显示区和位于所述显示区周边的非显示区，所述非显示区中设置有第一测试单元、第二测试单元和测试焊盘，其中，所述第一测试单元和所述第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘；
所述第一测试单元用于对薄膜场效应晶体管的电学参数性能进行测试；
所述第二测试单元用于对所述非显示区的栅极驱动电路进行测试。
可选地，如上所述的阵列基板中，所述第一测试单元用于对薄膜场效应晶体管的电学参数性能进行测试，包括：
通过对所述第一测试单元的栅极加预设范围的扫描电压，对漏极和源极加固定电压，测试所述漏极和所述源极的电流变化。
可选地，如上所述的阵列基板中，所述第一测试单元是薄膜场效应晶体管，且所述第一测试单元与所述显示区的薄膜场效应晶体管的结构和电学参数性能相同。
可选地，如上所述的阵列基板中，每个所述测试单元的源极、栅极和漏极连接到不同的测试焊盘。
可选地，如上所述的阵列基板中，所述第二测试单元包括以下一个或多个测试单元：第一测试子单元、第二测试子单元和第三测试子单元；
其中，所述第一测试子单元为工作时通过正向扫描给高电位点充电的薄膜场效应晶体管；
所述第二测试子单元为工作时通过反向扫描给高电位点充电的薄膜场效应晶体管；
所述第三测试子单元为工作时给输出充电的薄膜场效应晶体管。
可选地，如上所述的阵列基板中，第一测试焊盘分别连接所述第一测试单元以及所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的源极，第二测试焊盘分别连接所述第一测试单元以及所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的栅极；
第三测试焊盘包括分离的第一子焊盘和第二子焊盘，第四测试焊盘包括分离的第三子焊盘和第四子焊盘，所述第一子焊盘、所述第二子焊盘、所述第三子焊盘和所述第四子焊盘一一对应的连接所述第一测试单元以及所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的漏极。
可选地，如上所述的阵列基板中，所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的沟道宽长比不同。
本发明实施例还提供一种阵列基板的制作方法，包括：
在基板的显示区和位于所述显示区周边的非显示区上形成栅极金属层；
去除部分所述栅极金属层，形成所述显示区中薄膜场效应晶体管的栅极图形和所述非显示区中测试单元的栅极图形；
在所述基板和所述栅极图形上形成绝缘层，去除部分绝缘层以露出部分栅极图形；
在所述绝缘层和所述栅极图形上形成非晶硅层，去除部分所述非晶硅层，形成所述薄膜场效应晶体管和所述测试单元的有源层图形；
在所述绝缘层和所述有源层图形上形成金属层，并去除部分金属层形成所述薄膜场效应晶体管和所述测试单元的源极图形和漏极图形；
其中，所述测试单元包括第一测试单元和第二测试单元，所述第一测试单元和所述第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘。
可选地，如上所述的阵列基板的制作方法中，所述第一测试单元用于对薄膜场效应晶体管的电学参数性能进行测试；所述第一测试单元与所述显示区的薄膜场效应晶体管的结构和电学参数性能相同；
所述第二测试单元用于对所述非显示区的栅极驱动电路进行测试。
可选地，如上所述的阵列基板的制作方法中，每个所述测试单元的源极、栅极和漏极连接到不同的测试焊盘。
本发明实施例提供的阵列基板和阵列基板的制作方法，阵列基板的非显示区中设置有第一测试单元、第二测试单元和测试焊盘，并且第一测试单元和第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘，其中，第一测试单元(EPM TEG)用于对TFT的电学参数性能进行测试，第二测试单元(GOA TEG)用于对非显示区的GOA进行测试。本发明实施例提供的技术方案，将现有技术中的EPM TEG的结构重新设计为：通过EPM TEG和GOA TEG共用源极和栅极的测试焊盘，漏极连接不同测试焊盘，从而可以实现在EPM TEG中集成GOA TEG，该阵列基板的结构减小了测试组件所需的空间，无需将GOA TEG放置在整张基板的监控区域内，可以放在非显示区内，即节省了在基板中设置监控区域的空间；另外，在后续工艺中不仅可以对显示区的TFT特性进行监控，还可以对非显示区的GOA特性进行监控和不良拦截，有利于提高产品良率。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为现有技术中一种EPM TEG在阵列基板中设置位置的示意图；
图2为现有技术中一种EPM TEG的结构示意图；
图3为现有技术中一种GOA TEG的结构示意图；
图4为现有技术中另一种GOA TEG的结构示意图；
图5为现有技术中又一种GOA TEG的结构示意图；
图6为本发明实施例提供的一种阵列基板的结构示意图；
图7为本发明实施例提供的阵列基板的一种测试单元的结构示意图；
图8为本发明实施例提供的阵列基板的另一种测试单元的结构示意图；
图9为本发明实施例提供的阵列基板的制作方法的流程图；
图10为图9所示阵列基板的制作过程中的一个截面示意图；
图11为图9所示阵列基板的制作过程中的另一个截面示意图；
图12为图9所示阵列基板的制作过程中的又一个截面示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
对阵列基板的测试包括：TFT EPM测试和GOA测试。图1为现有技术中一种EPM TEG在阵列基板中设置位置的示意图，图2为现有技术中一种EPM TEG的结构示意图，图3为现有技术中一种GOA TEG的结构示意图，图4为现有技术中另一种GOA TEG的结构示意图，图5为现有技术中又一种GOA TEG的结构示意图。
从图1和图2可以看出，TFT的EPM TEG的放置位置为阵列基板(即Single Cell)中显示区***的非显示区内，可以通过测试EPM TEG监控显示区内TFT的特性。从图3到图5可以看出，用于测试GOA特性的GOA TEG的放置位置为监控区域，由于测量GOA特性时需要测试的TFG较多，例如包括图3中的GOA M1、图4中的GOA M2和图5中的GOA M3，由于GOA TEG需要占用较多的空间而无法放置于阵列基板的非显示区内，因此，现有技术在整张基板上设置专门用于放置GOA TEG的监控区域(Dummy区)，这样，会占用基板上较多的空间，浪费基板空间；另外，对于放置于监控区域的GOA TEG来说，后续工艺需要将整张基板切成Single Cell形成模组结构，切割Single Cell后可能产生的以下各种情况：监控区域未留样，或破坏监控区域样品整体结构，或样品Single Cell拆屏过程中高温加热和工具撬角容易对GOA造成破坏；上述情况的产生都将无法对GOA特性进行监控，因此，现有技术中放置于监控区域的GOA TEG无法在后续工艺中监控GOA特性而造成产品良率较低的问题。
从图1到图5中可以看出，EPM TEG和GOA TEG均具有四个测试焊盘，其中三个测试焊盘一一对应的连接某一个测试组件的源极、栅极和漏极，还有一个测试焊盘未使用到，为闲置状态。现有技术中的测试组件不仅浪费了基板空间，还浪费了测试组件中的空间，没有充分利用测试组件中的每个测试焊盘。
本发明提供以下几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图6为本发明实施例提供的一种阵列基板的结构示意图，图7为本发明实施例提供的阵列基板的一种测试单元的结构示意图。本实施例提供的阵列基板，可以包括：
显示区10和位于显示区10周边的非显示区20，非显示区20中设置有第一测试单元210、第二测试单元220和测试焊盘230，其中，第一测试单元210的源极和第二测试单元220的源极连接到同一个测试焊盘231，第一测试单元210的栅极和第二测试单元220的栅极连接到同一个测试焊盘232，第一测试单元210的漏极和第二测试单元220的漏极连接到不同的测试焊盘，例如第一测试单元210的漏极连接到测试焊盘233，第二测试单元220的漏极连接到测试焊盘234。
现有技术中的阵列基板，同样包括用于显示屏进行正常显示功能的有效发光区(Active Area，简称为：AA)，即显示区10，该显示区10的周边会设置有非显示区20，该非显示区20中通常设置有测试组件，例如包括用于测试TFT特性的EPM TEG，该非显示区20还设置有GOA。
本发明实施例提供的阵列基板中，非显示区20中设置有第一测试单元210和第二测试单元220，其中，第一测试单元210用于对TFT的电学参数性能进行测试，第二测试单元220用于对非显示区20的GOA进行测试。薄膜晶体管液晶显示器(Thin Film Transistor-Liquid Crystal Display，简称为：TFT-LCD)生产产业由于设计和工艺的一些欠缺、波动或者环境条件差等引起工艺波动，可能会导致TFT特性存在异常，因此需要对TFT特性进行实时的监控，规避不良，因此，在非显示20中放置了第一测试单元210；另外，由于显示器领域中产品GOA特性的不良高发的问题，例如隔行显示，multi输出，大电流等，对显示器中GOA特性的监控显得尤为重要。
与现有技术中的测试结构相比，非显示区20中的测试组件不仅包括现有技术中的EPM TEG(即第一测试单元210)，还包括用于测试GOA特性的GOA TEG(即第二测试单元220)，并且上述两组测试单元(即第一测试单元210和第二测试单元220)设置于同一测试组件中；在具体实现中，本发明实施例对EPM TEG的设计方式为：在EPM TEG内部增加了GOA TEG，即第一测试单元210和第二测试单元220共用栅极和源极的测试焊盘，第一测试单元210和第二测试单元220漏极连接不同的测试焊盘，这样，可以将EPM TEG和GOA TEG集成在同一个测试结构中。本发明实施例中的设计方案，可以在监控TFT EPM特性的同时监控GOA特性，并且不需要设置专门放置GOA TEG的监控区域，可以极大的减小GOA TEG占用基板的空间的问题，避免基板空间的浪费。
需要说明的是，本发明实施例的阵列基板中，每个测试单元(即第一测试单元210或第二测试单元220)的源极、漏极和栅极连接到不同的测试焊盘，用于接收不同的测试信号，从而测试TFT特性或GOA特性。另外，第一测试单元210或第二测试单元220的结构都是TFT，并且，第一测试单元210与显示区10中的TFT的结构和电学参数性能相同，显示区10中的TFT是用于控制显示屏像素开关的TFT，通过对非显示区20中第一测试单元210的测试，可以体现显示区10中TFT的特性。
本发明实施例提供的阵列基板，其非显示区中设置有第一测试单元、第二测试单元和测试焊盘，并且第一测试单元和第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘，其中，第一测试单元(EPM TEG)用于对TFT的电学参数性能进行测试，第二测试单元(GOA TEG)用于对非显示区的GOA进行测试。本发明实施例提供的阵列基板，将现有技术中的EPM TEG的结构重新设计为：通过EPM TEG和GOA TEG共用源极和栅极的测试焊盘，漏极连接不同测试焊盘，从而可以实现在EPM TEG中集成GOA TEG，该阵列基板的结构减小了测试组件所需的空间，无需将GOA TEG放置在整张基板的监控区域内，可以放在非显示区内，即节省了在基板中设置监控区域的空间；另外，在后续工艺中不仅可以对显示区的TFT特性进行监控，还可以对非显示区的GOA特性进行监控和不良拦截，有利于提高产品良率。
进一步地，现有技术中在进行不良解析时，由于监控区域已经被切除无法测试，需要拆屏对阵列基板内部的GOA进行激光切断孤立，会造成切断不彻底或者破坏GOA特性，而导致解析失败。本发明实施例提供的阵列基板可以及时监控TFT特性和GOA特性反馈的不良原因，在很大程度上提高了产品良率。另外，本发明实施例提供的阵列基板在制作过程中，不需要增加额外的光刻板(Mask)和测试焊盘数量，只需要对阵列基板非显示区的光刻板进行修改即可实现，无需增加成本和工艺的复杂程度。
在本发明实施例中，对第一测试单元210进行测试的方式可以为：
将测试设备的测试针同时扎在第一测试单元210的源极的测试焊盘231、栅极的测试焊盘232和漏极的测试焊盘233的测试焊盘上，并且对第一测试单元210的栅极上加扫描电压，该扫描电压例如为-20～+20V，对其漏极上加定值电压，例如为15V，其源极上的电压可以为0V；由于TFT管的特性中，栅极加正电压，源极和漏极导通，TFT管亮，栅极加负电压，源极和漏极断开，TFT管不亮，通过在栅极加一定范围的变化电压，监测第一测试单元210的漏极和源极之间的电流大小，监测电流大小的变化是否符合预设的变化曲线，从而确认显示区10中TFT的电学参数性能。上述实施例中已经说明第一测试单元210与显示区10中TFT的结构和电学参数性能相同，可以通过对第一测试单元210进行测试的结果监控显示区10中TFT的特性。
进一步地，图8为本发明实施例提供的阵列基板的另一种测试单元的结构示意图。在本发明上述实施例的结构基础上，本实施例提供的阵列基板中，第二测试单元220可以包括以下一个或多个测试单元：第一测试子单元、第二测试子单元和第三测试子单元。
其中，第一测试子单元为工作时通过正向扫描给高电位(PU)点充电的TFT；该测试子单元的结构例如与图3所示的GOA M1的结构相同。
第二测试子单元为工作时通过反向扫描给高电位点充电的TFT；该测试子单元的结构例如与图4所示的GOA M2的结构相同。
第三测试子单元为工作时给输出(output)充电的TFT；该测试子单元的结构例如与图5所示的GOA M3的结构相同。
可选地，在本发明实施例中，由于第一测试子单元、第二测试子单元和第三测试子单元可以分别设计为GOA M1、GOA M2和GOA M3的结构，该三个测试子单元的沟道宽长比通常为不同的。
在本发明实施例中，第二测试子单元220可以为一个测试子单元，也可以为多个测试子单元的组合，第一测试子单元、第二测试子单元和第三测试子单元与非显示区20中GOA的结构相同，通过对第一测试子单元、第二测试子单元和第三测试子单元的测试，可以监控非显示区20中GOA的特性。其中，第一测试子单元为GOA正常工作时通过正向扫描给PU点充电的TFT，第二测试子单元为GOA正常工作时通过反向扫描给PU点充电的TFT，第三测试子单元为GOA正常工作时给输出充电的TFT；举例来说，若阵列基板设置于智能手机中，则正向扫描可以为从手机显示屏的最顶端向最底端扫描，反向扫描可以为从手机显示屏的最底端向最顶端扫描。
可选地，在本发明实施例中，若第二测试单元220包括第一测试子单元、第二测试子单元和第三测试子单元，具体结构如图8所示，第一测试焊盘231分别连接第一测试单元210以及第一测试子单元、第二测试子单元和第三测试子单元的源极，第二测试焊盘232分别连接第一测试单元210以及第一测试子单元、第二测试子单元和第三测试子单元的栅极；
第三测试焊盘233包括分离的第一子焊盘233a和第二子焊盘233b，第四测试焊盘234包括分离的第三子焊盘234a和第四子焊盘234b，第一子焊盘233a、第二子焊盘233b、第三子焊盘234a和第四子焊盘234b一一对应的连接第一测试单元210以及第一测试子单元、第二测试子单元和第三测试子单元的漏极。
本发明实施例提供的阵列基板，通过EPM TEG和GOA TEG共用栅极和源极的测试焊盘，对漏极测试焊盘进行重新设计，即将漏极的测试焊盘由单个分割成两个，分割区域在金属层以上刻开，也就是说，在图2所示测试结构的基础上，将原来的漏极焊盘和闲置的焊盘均分割为两个焊盘，由于第一测试单元以及第一测试子单元、第二测试子单元和第三测试子单元的源极可以共用一个测试焊盘(即第一测试焊盘231)，栅极可以共用一个测试焊盘(即第二测试焊盘232)，另外两个测试焊盘分割为独立的四个子焊盘后，可以将四个测试单元(即第一测试单元，以及第一测试子单元、第二测试子单元和第三测试子单元)的漏极一一对应的连接到四个子焊盘上，从而满足对这四个测试的监控测试。
如图8所示，测试针扎在第一测试焊盘231、第二测试焊盘232和第一子焊盘233a时，用于测试第一测试单元210，即测试显示区10的TFT特性；测试针扎在第一测试焊盘231、第二测试焊盘232和第二子焊盘233b时，用于测试第一测试子单元，即测试GOA M1的特性；测试针扎在第一测试焊盘231、第二测试焊盘232和第三子焊盘234a时，用于测试第二测试子单元，即测试GOA M2的特性；测试针扎在第一测试焊盘231、第二测试焊盘232和第四子焊盘234b时，用于测试第三测试子单元，即测试GOA M3的特性。可以看出，本发明实施例提供的阵列基板，不仅节省了控制区域所需的空间，还可以充分利用测试结构中的每个测试焊盘。
需要说明的是，本发明图8所示阵列基板的测试单元中，以第二测试单元220包括第一测试子单元、第二测试子单元和第三测试子单元为例予以示出，该情况下GOA TEG的结构最完整。
基于本发明上述各实施例提供的阵列基板，本发明实施例还提供一种阵列基板的制作方法，该阵列基板的制作方法用于制作本发明上述任一实施例提供的阵列基板。
如图9所示，为本发明实施例提供的阵列基板的制作方法的流程图。本实施例提供的方法可以应用于制作阵列基板的工艺中，本发明实施例提供的方法，可以包括如下步骤：
S110，在基板的显示区和位于显示区周边的非显示区上形成栅极金属层；
S120，去除部分栅极金属层，形成显示区中TFT的栅极图形和非显示区中测试单元的栅极图形。
在本发明实施例中，制作阵列基板时需要考虑显示区30和非显示区40中的器件图形，显示区30中可以制作TFT，非显示区40中可以制作用于测试TFT特性的EPM TEG以及用于测试GOA特性的GOA TEG，因此，需要在基板2的显示区30中形成栅极图形310，并在基板2的非显示区40中形成栅极图形410。如图10所示，为图9所示阵列基板的制作过程中的一个截面示意图。去除部分栅极金属层的方式可以采用掩膜工艺对栅极金属层进行光照，随后采用刻蚀工艺去除掉部分栅极金属层，形成栅极图形。
S130，在基板和栅极图形上形成绝缘层，去除部分绝缘层以露出部分栅极图形。
在本发明实施例中，露出的部分栅极图形用于在后续工艺中，连接测试单元的栅极与测试焊盘。
S140，在绝缘层和栅极图形上形成非晶硅层，去除部分非晶硅层，形成TFT和测试单元的有源层图形。
如图11所示，为图9所示阵列基板的制作过程中的另一个截面示意图。图11中示出了绝缘层200和有源层图形，该有源层图形包括位于显示区30中有源层图形320(即为TFT的有源层图形)和位于非显示区40中的有源层图形420(即为测试单元的有源层图形)。
S150，在绝缘层和有源层图形上形成金属层，并去除部分金属层形成TFT和测试单元的源极图形和漏极图形。
如图12所示，为图9所示阵列基板的制作过程中的又一个截面示意图。图12中示出了显示区30中TFT的源极图形331和漏极图形332，以及非显示区40中测试单元的源极图形431和漏极图形432。
本发明实施例中，非显示区40中的测试单元的结构可以参照上述图6到图8所示任一实施例中的测试单元，该测试单元包括第一测试单元和第二测试单元，第一测试单元和第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘。
可选地，在本发明实施例中，第一测试单元用于对TFT的电学参数性能进行测试；该第一测试单元为TFT，并且与显示区的TFT的结构和电学参数性能相同；另外，第二测试单元用于对非显示区的GOA进行测试。
可选地，在本发明实施例中，每个测试单元的源极、栅极和漏极连接到不同的测试焊盘，用于在测试时将测试针同时扎到某个测试单元的源极、栅极和漏极的测试焊盘上，从而加电压进行测试。
发明实施例提供的阵列基板的制作方法，制作出的阵列基板的非显示区中具有第一测试单元、第二测试单元和测试焊盘，并且第一测试单元和第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘，其中，第一测试单元(EPM TEG)用于对TFT的电学参数性能进行测试，第二测试单元(GOA TEG)用于对非显示区的GOA进行测试。本发明实施例提供的阵列基板，将现有技术中的EPM TEG的结构重新设计为：通过EPM TEG和GOA TEG共用源极和栅极的测试焊盘，漏极连接不同测试焊盘，从而可以实现在EPM TEG中集成GOA TEG，该阵列基板的结构减小了测试组件所需的空间，无需将GOA TEG放置在整张基板的监控区域内，可以放在非显示区内，即节省了在基板中设置监控区域的空间；另外，在后续工艺中不仅可以对显示区的TFT特性进行监控，还可以对非显示区的GOA特性进行监控和不良拦截，有利于提高产品良率。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种阵列基板，其特征在于，包括：
显示区和位于所述显示区周边的非显示区，所述非显示区中设置有第一测试单元、第二测试单元和测试焊盘，其中，所述第一测试单元和所述第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘；所述测试焊盘是用于测试设备的测试针扎在的焊盘；
所述第一测试单元用于对薄膜场效应晶体管的电学参数性能进行测试；
所述第二测试单元用于对所述非显示区的栅极驱动电路进行测试。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一测试单元用于对薄膜场效应晶体管的电学参数性能进行测试，包括：
通过对所述第一测试单元的栅极加预设范围的扫描电压，对漏极和源极加固定电压，测试所述漏极和所述源极的电流变化。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一测试单元是薄膜场效应晶体管，且所述第一测试单元与所述显示区的薄膜场效应晶体管的结构和电学参数性能相同。
4.根据权利要求1所述的阵列基板，其特征在于，每个所述测试单元的源极、栅极和漏极连接到不同的测试焊盘。
5.根据权利要求1～4中任一项所述的阵列基板，其特征在于，所述第二测试单元包括以下一个或多个测试单元：第一测试子单元、第二测试子单元和第三测试子单元；
其中，所述第一测试子单元为工作时通过正向扫描给高电位点充电的薄膜场效应晶体管；
所述第二测试子单元为工作时通过反向扫描给高电位点充电的薄膜场效应晶体管；
所述第三测试子单元为工作时给输出充电的薄膜场效应晶体管。
6.根据权利要求5所述的阵列基板，其特征在于，第一测试焊盘分别连接所述第一测试单元以及所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的源极，第二测试焊盘分别连接所述第一测试单元以及所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的栅极；
第三测试焊盘包括分离的第一子焊盘和第二子焊盘，第四测试焊盘包括分离的第三子焊盘和第四子焊盘，所述第一子焊盘、所述第二子焊盘、所述第三子焊盘和所述第四子焊盘一一对应的连接所述第一测试单元以及所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的漏极。
7.根据权利要求5所述的阵列基板，其特征在于，所述第一测试子单元、所述第二测试子单元和所述第三测试子单元的沟道宽长比不同。
8.一种阵列基板的制作方法，其特征在于，包括：
在基板的显示区和位于所述显示区周边的非显示区上形成栅极金属层；
去除部分所述栅极金属层，形成所述显示区中薄膜场效应晶体管的栅极图形和所述非显示区中测试单元的栅极图形；
在所述基板和所述栅极图形上形成绝缘层，去除部分绝缘层以露出部分栅极图形；
在所述绝缘层和所述栅极图形上形成非晶硅层，去除部分所述非晶硅层，形成所述薄膜场效应晶体管和所述测试单元的有源层图形；
在所述绝缘层和所述有源层图形上形成金属层，并去除部分金属层形成所述薄膜场效应晶体管和所述测试单元的源极图形和漏极图形；
其中，所述测试单元包括第一测试单元和第二测试单元，所述第一测试单元和所述第二测试单元的源极连接到同一个测试焊盘，栅极连接到同一个测试焊盘，漏极连接到不同的测试焊盘；所述测试焊盘是用于测试设备的测试针扎在的焊盘。
9.根据权利要求8所述的阵列基板的制作方法，其特征在于，所述第一测试单元用于对薄膜场效应晶体管的电学参数性能进行测试；所述第一测试单元与所述显示区的薄膜场效应晶体管的结构和电学参数性能相同；
所述第二测试单元用于对所述非显示区的栅极驱动电路进行测试。
10.根据权利要求8所述的阵列基板的制作方法，其特征在于，每个所述测试单元的源极、栅极和漏极连接到不同的测试焊盘。
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