CN107039290B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体器件，以及降低应用底部填充材料时毒害凸块下金属的风险的方法。在实施例中，间隔件位于第一凸块下金属和第二凸块下金属之间。当在第一凸块下金属和第二凸块下金属之间分配底部填充材料时，间隔件防止底部填充材料朝向第二凸块下金属蔓延。在另一实施例中，分配底部填充材料时，使用钝化层抑制底部填充材料的流动。本发明的实施例还提供了一种制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用，例如个人电脑、手机、数码相机和其他电子设备。半导体器件通常通过如下方法制造：在半导体衬底上方依次沉积各绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各材料层以在各材料层上形成电路组件和元件。在单个半导体晶圆上，通常制造数十或数百个集成电路。通过沿划割线切割集成电路来分割单个晶圆。然后，例如，分别将单个晶圆封装为多芯片模块，或进行其他类型的封装。
半导体行业通过不断减小最小部件尺寸以提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而能让更多的组件集成到特定区域内。在一些应用中，这些较小的电子组件使用比过去的封装件更小、更先进的封装***。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一凸块下金属和第二凸块下金属，其中，所述第一凸块下金属邻近所述第二凸块下金属；在所述第一凸块下金属和所述第二凸块下金属之间形成第一间隔件；将表面器件接合至所述第一凸块下金属，其中，所述表面器件具有面向所述第二凸块下金属的第一表面；以及临近所述第一表面分配底部填充物，其中，所述第一间隔件防止所述底部填充物与所述第二凸块下金属接触。
本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：在半导体管芯上方形成再分布层，所述再分布层包括第一部分和第二部分；在所述再分布层上方沉积钝化层；图案化所述再分布层，以形成位于所述第一部分上方的第一开口和位于所述第二部分上方的第二开口；通过所述第二开口将第一表面器件接合至所述第二部分；通过所述第一开口将第一外部连接件放置为与所述第一部分电连接；以及将底部填充材料分配在所述第二开口和所述第一表面器件与所述半导体管芯之间。
本发明的实施例还提供了一种半导体器件，包括：第一凸块下金属，与位于衬底上方的第二凸块下金属分离；间隔件，位于所述第一凸块下金属和所述第二凸块下金属之间；以及底部填充材料，从所述第一凸块下金属延伸至所述间隔件，但未在所述间隔件和所述第二凸块下金属之间延伸。
附图说明
结合附图阅读以下详细说明，可更好地理解本公开的各实施例。应注意到，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了简化说明，可以任意增加或减少各种部件的尺寸。
图1A至图1B示出了根据一些实施例的作为半导体器件的一部分的第一间隔件。
图2A至图2B示出了根据一些实施例的底部填充材料的分配(dispense)。
图3A至图3B示出了根据一些实施例的与第一间隔件结合的第二间隔件。
图4A至图4B示出了根据一些实施例的与第一间隔件结合的第一沟槽。
图5A至图5B示出了根据一些实施例的与第一沟槽结合使用的接触焊盘。
图6示出了根据一些实施例的形成为不连续的箱形的第二间隔件。
图7A至图7B示出了根据一些实施例的两个表面器件的放置。
图8A至图8B示出了根据一些实施例的钝化层的形成。
图9示出了根据一些实施例的表面器件的放置。
图10示出了根据一些实施例的底部填充材料的分配。
图11示出了根据一些实施例的无凸块下金属的实施例。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
参考图1，示出了半导体器件100，该半导体器件具有衬底101、有源器件(在图1中未单独展示)、金属化层103、接触焊盘105、第一钝化层107、表面器件凸块下金属109、第一外部连接凸块下金属110和第一间隔件111。在一些实施例中，衬底101可包含掺杂或未掺杂的块状硅、或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上锗硅(SGOI)等半导体材料层或其组合。其他可用的衬底包括多层衬底、梯度衬底或混合晶向衬底。
有源器件可包含用来生成该设计中期望的结构和功能部分的各种有源器件(诸如晶体管等)、以及无源器件(诸如电容器、电阻器和电感器等)。有源器件和无源器件可使用任何合适的方法形成在衬底101内或上。
金属化层103形成在衬底101和有源器件上方，并且设计为连接各有源器件以形成设计的功能电路。在实施例中，金属化层由交替的介电和导电材料层形成，并且可通过任何合适的工艺(诸如，沉积、镶嵌、双镶嵌等)形成。在实施例中，可以存在通过至少一个层间介电层(ILD)与衬底101分离的一至四个金属化层，但金属化层的准确数量取决于具体设计。
接触焊盘105可形成在金属化层103上方，并且与该金属化层电接触。接触焊盘105可包含铝，但是可以可选地使用诸如铜的其他材料。可以使用如下方法来形成接触焊盘105：使用诸如溅射的沉积工艺形成材料层(未在图1A中单独示出)，然后可以通过合适的工艺(诸如，光刻掩蔽和蚀刻)将该材料层的一部分除去，以形成接触焊盘105。然而，也可使用任何其他合适的工艺形成接触焊盘105。接触焊盘105可形成为具有介于约0.5μm和约4μm之间(诸如约1.45μm)的厚度。
第一钝化层107可以在衬底101上形成在金属化层103和接触焊盘105上方。第一钝化层107可由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、低k电介质(诸如掺杂碳的氧化物)、极低k电介质(诸如掺杂多孔碳的二氧化硅)、这些的组合等。可通过诸如化学汽相沉积(CVD)的工艺形成第一钝化层107，但是也可使用任何合适的工艺，并且该第一钝化层可以额具有介于约0.5μm和约5μm之间(诸如约
Figure BDA0001189254490000041
)的厚度。
形成第一钝化层107后，可通过除去第一钝化层107的一部分来形成穿过第一钝化层107的第一开口113，以暴露下面的接触焊盘105中的至少一个的至少一部分。第一开口113允许接触焊盘105与表面器件凸块下金属109和第一外部连接凸块下金属110之间的接触。可使用合适的光刻掩蔽和蚀刻工艺形成第一开口113，但是可以使用任何合适的工艺来暴露接触焊盘105的一部分。
可形成与接触焊盘105电接触的表面器件凸块下金属109和第一外部连接凸块下金属110。表面器件凸块下金属109和第一外部连接凸块下金属110每一个都可包括单层导电材料，诸如钛层或镍层。可选地，表面器件凸块下金属109和第一外部连接凸块下金属110可包括多个子层(未示出)。本领域普通技术人员将认识到，材料和层的多种合适的布置(诸如，铬/铬铜合金/铜/金的布置、钛/钛钨/铜的布置、或铜/镍/金的布置)适合用于形成表面器件凸块下金属109和第一外部连接凸块下金属110，且表面器件凸块下金属109和第一外部连接凸块下金属110可彼此同时形成，或彼此在分开的工艺中形成。当前实施例的范围旨在完全包含可用于表面器件凸块下金属109和第一外部连接凸块下金属110的任何合适材料或材料层。根据期望的金属，可使用诸如溅射、蒸发、或PECVD工艺的工艺创建表面器件凸块下金属109和第一外部连接凸块下金属110。表面器件凸块下金属109和第一外部连接凸块下金属110可形成为具有介于约0.7μm和约10μm之间(诸如，约5μm)的厚度。
此外，表面器件凸块下金属109可偏离相邻的一个第一外部连接凸块下金属110第一偏移距离Do1，该第一偏移距离介于约50μm和约300μm之间，诸如约150μm。此外，表面器件凸块下金属109可偏离第二个相邻的第一外部连接凸块下金属110第二偏移距离Do2，该第二偏移距离大于第一偏移距离Do1，以便为底部填充材料205的分配提供空间(以下参考图2A至图2B进一步说明)。如此，第二偏移距离Do2可在底部填充材料分配区115上方延伸，且可介于约50μm和约500μm之间，诸如约350μm。然而，可使用任何合适的距离。
可选地，图1还示出了在底部填充材料分配区115内并且在表面器件凸块下金属109和一个第一外部连接凸块下金属110之间形成第一间隔件111。在实施例中，第一间隔件111可采用与表面器件凸块下金属109和第一外部连接凸块下金属110相同的材料和相同的工艺形成，但是在一些实施例中，第一间隔件111不接收将其电连接到外部器件的外部连接。在特定实施例中，第一间隔件111与表面器件凸块下金属109和第一外部连接凸块下金属110同时形成，但是可以分别形成该第一间隔件。例如，第一间隔件111可由诸如钛层或镍层的材料形成，并且可使用溅射或PECVD形成。然而，可使用诸如介电材料的其他合适的材料、以及其他合适的工艺来提供对于底部填充材料205不期望的蔓延的阻挡。
在实施例中，第一间隔件111可形成为具有介于约2μm和约100μm之间(诸如约10μm)的第一宽度W1。此外，第一间隔件111与表面器件凸块下金属109的距离可为第一距离D1，该第一距离介于约10μm和约100μm之间，诸如约50μm。而且，第一间隔件111与相邻的第一外部连接凸块下金属110的距离可为第二距离D2，该第二距离介于约2μm和约100μm之间，诸如约40μm。然而，可采用任何合适的距离。
图1B示出了图1A的结构的顶视图，其中，图1A是沿图1B中的线A-A’的图1B的截面图。如图所示，在该实施例中，第一间隔件111位于底部填充材料分配区115内、并且介于表面器件凸块下金属109和相邻的一个第一外部连接凸块下金属110之间，其中该表面器件凸块下金属将用于诸如集成无源器件(图1B中未示出，但在下文参考图2A至图2B进行了说明和讨论)的器件的放置。在实施例中，第一间隔件111可具有第一长度L1，该第一长度介于第一表面器件203(图1A中未示出，但在下文参考图2A进行了说明和讨论)的表面器件长度LSD的约3/5和第一表面器件203的表面器件长度LSD的约6/5之间，但是可采用任何合适的尺寸。
图2A至图2B示出了第一表面器件203接合至表面器件凸块下金属109上、第一外部连接件201放置在第一外部连接凸块下金属110上、以及底部填充材料205放置在第一表面器件203和第一钝化层107之间。在实施例中，第一表面器件203可用于为半导体器件100提供附加的功能或对该半导体器件进行编程。在实施例中，第一表面器件203可为表面安装器件(SMD)或集成无源器件(IPD)，包括诸如电阻器、电感器、电容器、跳线、这些的组合或等的连接至半导体器件100并且与该半导体器件结合使用的无源器件。
在实施例中，第一表面器件203连接在分开的表面器件凸块下金属109(连接到分开的接触焊盘105)之间。例如，通过相继将诸如第一表面器件203的焊料球的连接件浸没在助焊剂中，然后使用拾取-放置工具将第一表面器件203的连接器与单独的表面器件凸块下金属109物理对齐，从而可以将第一表面器件203连接到表面器件凸块下金属109。在其中第一表面器件203使用诸如焊料球的连接件的实施例中，一旦放置第一表面器件203，就可执行回流工艺，以将第一表面器件203与下面的表面器件凸块下金属109物理接合，并且可进行助焊剂清洗。然而，可采用任何其他合适的连接件或连接工艺，诸如金属-金属接合等。
第一表面器件203可形成为安装在表面器件凸块下金属109上，并与第一外部连接件201间隔开。在实施例中，第一表面器件203可具有介于约0.5mm和约5mm之间(诸如约0.5mm)的表面器件长度LSD，并且可具有介于约0.5mm和约5mm之间(诸如约0.5mm)的表面器件宽度WSD。然而，可使用任何合适的尺寸。
一旦第一表面器件203接合到表面器件凸块下金属109，底部填充材料205就可放置在第一表面器件203和第一钝化层107之间，以保护和隔离已接合的第一表面器件203。在实施例中，底部填充材料205为保护性材料，用于在工作和环境环境恶化时(诸如工作期间产生热量所导致的压力)缓冲和支撑第一表面器件203。例如，底部填充材料205可包含液态环氧树脂或其他保护性材料，然后固化***。
在实施例中，可通过将底部填充材料205分配在表面器件凸块下金属109和第一外部连接凸块下金属110之间的底部填充材料分配区115中，将底部填充材料205放置在第一表面器件203和第一钝化层107之间。底部填充材料205可以液体形式注入底部填充材料分配区115中，从而使其可以在第一表面器件203和第一钝化层107之间流动。然而，因为底部填充材料205分配在第一表面器件203和第一外部连接凸块下金属110之间，同时底部填充材料205将在第一表面器件203和第一钝化层107之间流动(按照预期)，所以一些底部填充材料205也会在第一方向(由图2A中的箭头207表示)远离第一表面器件203移动(或“蔓延”)。如果底部填充材料205到达相邻的一个第一外部连接凸块下金属110，则将会对第一外部连接凸块下金属110产生不期望的干扰。
然而，制造并且存在第一间隔件111时，第一间隔件111将用于对于底部填充材料205流动的物理阻挡。第一间隔件111通过作为对于底部填充材料205的物理阻挡，将在物理上防止底部填充材料205与相邻的第一外部连接凸块下金属110接触。如此，不会通过物理接触产生污染，并且不会对第一外部连接凸块下金属110造成不期望的干扰。
例如，第一外部连接201可用于在接触焊盘105和外部器件(未单独示出)之间提供电连接。在实施例中，第一外部连接201可为诸如微凸块或可控塌陷芯片连接(C4)凸块的接触凸块，并且可包含诸如锡的金属，或诸如银或铜的其他合适的材料。在其中第一外部连接件201是锡焊料凸块的实施例中，第一外部连接件201通过利用诸如蒸发、电镀、印刷、焊料转移、植球等任何合适的方法初始形成厚度为例如约100μm的锡层来形成。一旦在结构上形成锡层，就执行回流以使材料成型为期望的的凸块形状。
图2B示出了图2A中所示实施例的顶视图，图2A是沿图2B中的线A-A’的图2B的截面图。如图所示，分配的底部填充材料205试图从其邻近第一表面器件203的期望的位置并且朝向第一外部连接凸块下金属110蔓延，但是由于第一间隔件111的存在，受到了物理阻隔，未与第一外部连接凸块下金属110接触。如此，在底部填充材料205的分配中，不会对第一外部连接凸块下金属110造成污染。
图3A至图3B示出了实施例，其中，第一间隔件111形成为箱形形状(如图3B的顶视图所示)，围绕表面器件凸块下金属109，并将表面器件凸块下金属109与所有的第一外部连接凸块下金属110分离，其中，图3A是沿图3B中的线A-A’的图3B的截面图。在该实施例中，第一间隔件111(仍可具有含以上关于图1A所述的第一宽度W1的部分)可形成为具有总体第二宽度W2，该总体第二宽度介于表面器件长度LSD的约3/5和表面器件长度LSD的约6/5之间，并且可形成为具有总体第二长度L2，该总体第二长度介于表面器件长度LSD的约3/5和表面器件长度LSD的约6/5。然而，可采用任何合适的尺寸。
通过形成作为围绕表面器件凸块下金属109的箱形第一间隔件111，可实现对底部填充材料205不期望的蔓延的附加保护。特别地，虽然其他方向的蔓延不如第一方向207(参见图2A)明显，但是底部填充材料205仍然会在除第一方向207外的其他方向发生一些蔓延。然而，通过在表面器件凸块下金属109的其他侧(例如，双侧、三侧或所有侧)上设置第一间隔件111，第一间隔件111将能够提供物理边界，以有助于防止底部填充材料205的不期望的蔓延。
附加地，如果期望，则本实施例中的第一间隔件111可形成为不连续的结构。例如，在本实施例中，第一间隔件111的每一侧都可连成直线，但不与第一间隔件111的另一侧物理接触。例如，第一间隔件111可具有开口(在图3B中未单独标出)，从而使第一间隔件111的第一侧与第一间隔件111的第二侧间隔开第三距离D3，该第三距离介于约2μm和约40μm之间，诸如约10μm。然而，可使用任何合适的距离。
通过将第一间隔件111形成为不连续的结构，可避免将第一间隔件111放置在表面器件凸块下金属109周围所产生的某些负面效果。例如，通过将第一间隔件111形成为不连续的结构，可避免由电临近效应所引起的负面效果。这种避免将有助于提高总体器件的效率。
此外，在图3A至图3B中所示的实施例中，如果期望，则还可形成第二间隔件301，从而使介于表面器件凸块下金属109和第一外部连接凸块下金属110之间的位于第一方向207上的间隔件(例如，诸如第一间隔件111和第二间隔件301的两个间隔件)的数量大于其他方向，以便在底部填充材料205蔓延的主要方向上支持第一间隔件111阻止底部填充材料205与相邻第一外部连接凸块下金属110之前不期望的接触的能力。在实施例中，可使用与以上关于第一间隔件111所述的相似的材料和相似的工艺形成第二间隔件301。例如，第二间隔件301可与表面器件凸块下金属109和第一外部连接凸块下金属110同时形成。在特定实施例中，第二间隔件301可由诸如钛的材料形成并且通过诸如溅射或电镀的工艺形成为具有介于约0.7μm和约10μm之间(诸如约5μm)的厚度，但是可采用任何合适的材料、制造方法或尺寸。
为有助于防止底部填充材料205蔓延到不期望的区域，可将第二间隔件301放置在底部填充材料分配区115内、并且位于由第一间隔件111所形成的箱内。如此，第二间隔件301可形成为具有第三宽度W3，该第三宽度介于表面器件长度LSD的约2/5和表面器件长度LSD的约4/5之间，并且可形成为具有第三长度L3，该第三长度介于约2μm和约100μm之间，诸如约10μm。第二间隔件301也可与第一间隔件111间隔第四距离D4，该第四距离介于约2μm和约40μm之间，诸如约15μm，并且与第一表面器件203间隔第五距离D5，该第五距离介于约10μm和约1000μm之间，诸如约250μm。
通过沿第一方向207形成第二间隔件301，第二间隔件301将与第一间隔件111结合工作，以防止底部填充材料205的蔓延。例如，没有被第一间隔件111或第二间隔件301中的单独一个阻挡的在第一方向207上移动的任何底部填充材料205可被第一间隔件111和第二间隔件301的组合阻挡。如此，可通过第一间隔件111和第二间隔件301的组合提供附加的保护。
图4A至图4B示出了另一实施例，其中，第一间隔件111形成为不连续的箱形，且其中不形成第二间隔件301(如上参考图3A至图3B所述)，在第一钝化层107内形成第一沟槽401，以有助于防止底部填充材料205的不期望的蔓延，其中，图4A为沿图4B中的线A-A’的图4B的截面图。在实施例中，第一沟槽401可在形成表面器件凸块下金属109、第一外部连接凸块下金属110和第一间隔件111之前或之后形成，并且可使用例如合适的光刻掩蔽和蚀刻工艺形成，其中，感光材料在第一钝化层107上方沉积并图案化，然后在蚀刻工艺期间将图案化的感光材料用作掩模，以从第一钝化层107的暴露部分去除材料。
在实施例中，第一沟槽401可形成为具有第四宽度W4，该第四宽度介于约10μm和约100μm之间，诸如约20μm，并且还具有第四长度L4，该第四长度介于表面器件长度LSD的约2/5和表面器件长度LSD的约4/5之间，诸如约20μm。附加地，第一沟槽401可形成为延伸进第一钝化层111第六距离D6，该第六距离介于约2μm和约10μm之间，诸如约5μm，并且可与第一间隔件111间隔第七距离D7，该第七距离介于约5μm和约100μm，诸如约15μm。然而，可采用任何合适的尺寸。
如以上参考图2A至图2B所述，一旦形成第一沟槽401，底部填充材料205就可分配在底部填充材料分配区115内。然而，由于存在第一沟槽401，所以在第一方向207上蔓延的底部填充材料205将遇到第一沟槽401，阻碍其在第一方向207上继续移动，并且在遇到第一间隔件111前至少部分填充第一沟槽401(如果未完全填充)。如此，第一沟槽401和第一间隔件111的组合将一起用于进一步防止底部填充材料205不期望的蔓延。
图5A至图5B示出了与图4A至图4B中所示及所讨论的实施例类似的另一实施例，其中，第一间隔件111形成为不连续的箱形，在第一钝化层107中形成第一沟槽401，其中，图5A为沿图5B中的线A-A’的图5B的截面图。然而，在本实施例中，形成了沟槽接触焊盘501，从而使得当去除第一钝化层107的材料以形成第一沟槽401时，第一沟槽401将暴露沟槽接触焊盘501的一部分。通过在第一沟槽401下面使用沟槽接触焊盘501，可在第一沟槽401形成期间实现更好的工艺控制。
在实施例中，使用相似的材料和工艺形成由第一沟槽401暴露的沟槽接触焊盘501，并且在一些实施例中，与以上参考图1A至图1B所述的接触焊盘105同时形成，但是，如果期望，则沟槽接触焊盘501可为不进行电连接的伪材料。例如，由第一沟槽401暴露的沟槽接触焊盘501可使用诸如溅射和图案化的工艺由诸如铝的材料形成，但是，可使用任何合适的材料和工艺。
可形成由第一沟槽401暴露的沟槽接触焊盘501，以在形成第一沟槽401期间提供合适的接合或蚀刻停止功能。如此，沟槽接触焊盘501可形成为具有第五宽度W5，该第五宽度介于表面器件长度LSD的约2/5和表面器件长度LSD的约4/5之间，以及具有第五长度L5，该第五长度介于约5μm和约100μm之间，诸如约10μm。然而，可采用任何合适的尺寸。通过附加的接合和蚀刻停止功能，可最小化或消除第一沟槽401形成中的任何不期望的影响(例如，不期望的过蚀刻或蚀刻不足)。
图6示出了另一实施例，其中，第一间隔件111形成为不连续的箱形形状(如以上关于图3A至图3B的顶视图所示及所述)，并且还包括第一沟槽401。但是，在该实施例中，虽然第一沟槽401可由如上参考图4A至图4B所述的工艺形成，但是第一沟槽401也形成为箱形(顶视图)，并且也包围表面器件凸块下金属109(如第一间隔件111)。例如，第一沟槽401可形成为具有总体第六宽度W6，该总体第六宽度介于表面器件长度LSD的约6/5和表面器件长度LSD的约8/5之间，以及具有总体第六长度L6，该总体第六长度介于表面器件长度LSD的约6/5到表面器件长度LSD的约8/5。但是，可采用任何合适的尺寸。
通过形成作为包围表面器件凸块下金属109的箱形的第一沟槽401，第一沟槽401将与第一间隔件111(也为箱形形状)结合以有助于减轻或消除底部填充材料205在各方向上(不仅仅在第一方向207上)的蔓延。通过帮助减少或消除底部填充材料205的蔓延，可减少或消除底部填充材料205在任何方向的任何移动所造成的损害。如此，可获得更高效的工艺和器件。
附加地，如果期望，则为了减轻第一沟槽401形成箱形所造成的任何不期望的效果，本实施例中的第一沟槽401可形成为不连续的形状。例如，第一沟槽401可形成为具有开口(未单独标出)，其将第一沟槽401的不同部分分离第八距离D8，该第八距离介于约2μm和约100μm之间，诸如约10μm。附加地，第一沟槽401可形成为距第一间隔件111第九距离D9，该第九距离介于约5μm和约100μm之间，诸如约10μm。但是，可使用任何合适的尺寸。
图7A至图7B示出了另一实施例，其中，第一间隔件111形成为不连续的箱形形状(如以上关于图3A至图3B的顶视图所示及所述)，其中，图7A为沿图7中的线A-A’的图7B的截面图。但是，在本实施例中，虽然第一表面器件203位于第一间隔件111内，第二表面器件701也可放置在第二组表面器件凸块下金属109(位于第一间隔件111内)上。在实施例中，第二表面器件701可与第一表面器件203类似，例如，为接合到表面器件凸块下金属109中的对应的一个的SMD或IPD。但是，可采用任何合适的结构。在本实施例中，第二表面器件701可与第一表面器件203间隔第十距离D10，该第十距离介于约100μm和约1000μm之间，诸如约300μm，但是也可采用任何合适的尺寸。
一旦第二第一表面器件203接合至表面器件凸块下金属109，底部填充材料205并不分配在第一间隔件111和第一表面器件203之间，而是分配在第一表面器件203和第二表面器件701之间。然而，第一间隔件111的形成和位置将能够减轻或消除底部填充材料205延伸到第一表面器件203及第二表面器件701之外、以及与相邻的第一外部连接凸块下金属110物理接触的可能性。
可选地，且如图7A至图7B中所示，如果期望，则第二间隔件301也可与第一间隔件111结合使用。在本实施例中，并非将第二间隔件301形成为单一直线(如上参考图3A至图3B所述)，而是将第二间隔件301也形成为围绕表面器件凸块下金属109的箱形，在其上放置第一表面器件203和第二表面器件701。例如，本实施例中的第二间隔件301可形成为具有总体第七宽度W7，该总体第七宽度介于表面器件长度LSD的约2/5和表面器件长度LSD的约4/5之间，以及具有总体第七长度L7，该总体第七长度介于表面器件长度LSD的约2/5和表面器件长度LSD的约4/5之间，但是可使用任何合适的尺寸。附加地，第二间隔件301也可形成为距第一间隔件111第四距离D4。
附加地，在本实施例中，如果期望，且为了减轻第二间隔件301形成为箱形所造成的任何不期望的效果，则本实施例中的第二间隔件301可形成为不连续的形状。例如，第二间隔件301可形成为具有开口(未单独标出)，其将第二间隔件301的不同部分分离第十一距离D11，该第十一距离介于约2μm和约100μm之间，诸如约10μm。
通过将第二间隔件301形成为不连续的箱形并且位于第一间隔111内，可形成双层壁物理阻挡件。这些物理阻挡件在底部填充材料205的分配期间将发挥作用，以防止底部填充材料205的不期望的蔓延、流动与诸如第一外部连接凸块下金属110的相邻的凸块下金属接触。这种防止有助于防止第一外部连接凸块下金属110的毒害，并且可产生用于制造半导体器件的更高效的方法和工艺。
图8A至图11示出了另一实施例，其中，不使用第一间隔件111或第二间隔件301，第二钝化层801可在第一外部连接凸块下金属110之前形成，其中，位于植球区中的第一外部连接凸块下金属110是仅有的凸块下金属，以防止底部填充材料205的蔓延毒害相邻的凸块下金属。在图8A至图11中所示的实施例中，参考集成多输出(InFO)封装件800的实施例示出了第二钝化层801的使用，但是可使用任何合适的器件或结构。
在实施例中，InFO封装件800通过初始在载体衬底805上方形成聚合物层803来形成。例如，载体衬底805包含诸如玻璃或氧化硅的硅基材料、诸如氧化铝的其他材料、这些材料的任意组合等。载体衬底805为平面，以适应诸如第一半导体器件807的半导体器件的附接。
例如，聚合物层803在粘合层(在图8A中未单独示出)的帮助下放置在载体衬底805上方，并且例如，用于在附接第一半导体器件807时为第一半导体器件807提供保护。在实施例中，聚合物层803可为聚苯并恶唑(PBO)，但是可使用诸如聚酰亚胺或聚酰亚胺衍生物、耐焊物(SR)或味之素积聚膜(Ajinomoto build-up film,ABF)的任何合适的材料。例如，可使用旋涂工艺放置聚合物层803至介于约2μm和约15μm之间(诸如约5μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
一旦形成聚合物层803，就在聚合物层803上方形成晶种层(未单独示出)。在实施例中，晶种层为薄层导电材料，有助于在随后的加工步骤期间形成较厚的层。晶种层可包含约
Figure BDA0001189254490000141
厚的钛层，随后为约
Figure BDA0001189254490000142
厚的铜层。根据期望的材料，可使用诸如溅射、蒸发或PECVD工艺的工艺来创建晶种层。晶种层可形成为具有介于约0.3μm和约1μm之间(诸如约0.5μm)的厚度。
一旦形成晶种层，就在晶种层上方放置光刻胶(未示出)。在实施例中，例如，可使用旋涂技术将光刻胶放置在晶种层上至介于约50μm和约250μm之间(诸如约120μm)的高度。一旦位于合适的位置，就通过将光刻胶暴露于图案化能量源(例如，图案化光源)来图案化光刻胶，以产生化学反应，从而使光刻胶的暴露于图案化光源下的部分发生物理变化。然后，根据期望的图案，对暴露的光刻胶施加显影剂，以利用该物理变化并且选择性地去除光刻胶的暴露部分或光刻胶的未暴露部分。
在实施例中，光刻胶中形成的图案为通孔809的图案。通孔809形成的放置方式为位于诸如第一半导体器件807的随后附接的器件的不同侧上。但是，可采用用于通孔809的图案的任何合适的布置。
在实施例中，通孔809形成在光刻胶内。在实施例中，通孔809包含一种或多种导电材料，诸如铜、钨、其他导电材料等，并且例如，可通过电镀、无电镀等形成。在实施例中，使用电镀工艺，其中，晶种层和光刻胶没入或浸入电镀溶液中。晶种层表面电连接到外部DC电源的负极，从而使晶种层在电镀工艺中用作阴极。诸如铜阳极的固体导电阳极也浸入该溶液中，并附接到电源的正极。来自阳极的原子溶入溶液，例如晶种层的阴极从溶液中获得溶解的原子，由此在光刻胶的开口内电镀晶种层的暴露的导电区域。
一旦使用光刻胶和晶种层形成通孔809，就可使用合适的去除工艺去除光刻胶。在实施例中，等离子体灰化工艺可用于去除光刻胶，其中，光刻胶的温度可上升，直到光刻胶发生热分解且可被去除。但是，可以可选地采用诸如湿剥离的任何其他合适的工艺。光刻胶的去除可暴露下面的晶种层的一部分。
一旦暴露，就可执行晶种层的暴露部分的去除。在实施例中，例如，晶种层的暴露部分(例如，未被通孔809覆盖的部分)可通过湿或干蚀刻工艺去除。例如，在干蚀刻工艺中，可使用通孔809作为掩模来将反应物导向晶种层。在另一实施例中，可将蚀刻剂喷涂或放置为与晶种层接触，以去除晶种层的暴露部分。蚀刻掉晶种层的暴露部分后，聚合物层803的一部分暴露在通孔809之间。
形成通孔809后，第一半导体器件807附接至通孔809内的聚合物层803。在实施例中，第一半导体器件807包括第一衬底811、第一有源器件(未单独示出)、第一金属化层(也未单独示出)、第一接触焊盘(未示出)、第三钝化层815和第二外部连接件817。第一衬底811可包含掺杂或未掺杂的块状硅、或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上锗硅(SGOI)、或它们的组合的半导体材料层。其他可用衬底包括多层衬底、梯度衬底或混合取向衬底。
第一有源器件包括各种有源器件和无源器件，诸如电容器、电阻器、电感器等，并且可用于生成用于第一半导体器件807的设计的期望的结构和功能要求。第一有源器件可使用任何合适的方法形成在第一衬底811内或上。
第一金属化层形成在第一衬底811和第一有源器件上方，并且设计为用于连接各有源器件以形成功能电路。在实施例中，第一金属化层由介电和导电材料的交替层形成，并且可通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，可以存在通过至少一个层间介电层(ILD)与第一衬底811分离的四个金属化层，但是第一金属化层的准确数量取决于第一半导体器件807的设计。
第一接触焊盘可形成在第一金属化层上方并且与该第一金属化层电接触。第一接触焊盘可包含铝，但是可以可选地使用诸如铜的其他材料。可使用如下方法形成第一接触焊盘：使用诸如溅射的沉积工艺形成材料层(未示出)，然后可通过合适的工艺(诸如光刻掩蔽和蚀刻)去除材料层的一部分以形成第一接触焊盘。但是，也可使用其他合适的工艺形成第一接触焊盘。第一接触焊盘可形成为具有介于约0.5μm和约4μm之间(诸如约1.45μm)的厚度。
第三钝化层815可在第一衬底811上形成在第一金属化层和第一接触焊盘上方。第三钝化层815可由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、低k电介质(诸如掺杂碳的氧化物)、极低k电介质(诸如掺杂多孔碳的二氧化硅)、这些的组合等。可通过诸如化学汽相沉积(CVD)的工艺形成第三钝化层815，但是可使用任何合适的工艺，并且该第三钝化层可以具有介于约0.5μm和约5μm之间(诸如约
Figure BDA0001189254490000161
)的厚度。
例如，可形成第二外部连接件817，以便为第一接触焊盘和第一再分布层819之间的接触提供导电区域。在实施例中，第二外部连接件817可为导电柱，并且可通过初始在第三钝化层815上方形成厚度介于约5μm和约20μm之间(诸如约10μm)的光刻胶(未示出)来形成。可图案化光刻胶以暴露第三钝化层815的一部分，导电柱将延伸穿过该第三钝化层。一旦图案化，就可使用光刻胶作为掩模，以去除第三钝化层815的期望的部分，由此暴露下面的第一接触焊盘的第二外部连接件817将要接触的部分。
第二外部连接件817可形成在第三钝化层815和光刻胶两者的开口内。第二外部连接件817可由诸如铜的导电材料形成，但也可使用诸如镍、金或金属合金、这些的组合等的其他导电材料。附加地，可使用诸如电镀的工艺形成第二外部连接件817，其中电流流过第一接触焊盘的第二外部连接件817期望形成的导电部分，第一接触焊盘浸入溶液中。例如，溶液和电流将铜沉积在开口内，以填充和/或过填充光刻胶和第三钝化层815的开口，从而形成第二外部连接件817。然后，例如，使用灰化工艺、化学机械抛光(CMP)工艺、这些的组合等去除第三钝化层815开口外的多余的导电材料和光刻胶。
然而，本领域普通技术人员将意识到，上述形成第二外部连接件817的工艺仅为说明，并非将实施例限制为该具体工艺。而且，所描述的工艺仅用于说明，可以可选地使用任何合适的工艺来形成第二外部连接件817。所有合适的工艺均完全包含在本实施例的范围内。
在第一衬底811的与第一金属化层相对的侧部上，可形成晶圆附接膜(DAF)822，以有助于将第一半导体器件807附接至聚合物层803。在实施例中，晶圆附接膜822为环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填料或其混合物，并且使用层压技术施加。然而，可以可选地采用任何其他合适的可选材料和形成方法。在实施例中，例如，可使用拾取-放置工艺将第一半导体器件807放置在聚合物层803上。然而，可使用任何合适的方法放置第一半导体器件807。
一旦放置第一半导体器件807，就包封第一半导体器件807和通孔809。可在模制器件(在图8A中未单独示出)中执行包封，该模制器件可包括顶部模制部分和与顶部模制部分分离的底部模制部分。当顶部模制部分降低为与底部模制部分相邻时，可形成用于载体衬底805、通孔809、第一半导体器件807的模制腔体。
在包封工艺期间，顶部模制部分可与底部模制部分相邻放置，从而在模制腔体内包围载体衬底805、通孔809和第一半导体器件807。一旦包围，顶部模制部分和底部模制部分就可形成气密密封，以控制模制腔体的气体流入和流出。一旦密封，就可在模制腔体内放置包封剂823。包封剂823可为诸如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、这些的组合等的模塑料。包封剂823可在顶部模制部分和底部模制部分对准之前放入模制腔体内，或者可以通过注入口注入模制腔体。
一旦包封剂823放置在模制腔体中以使得包封剂823包封载体衬底805、通孔809和第一半导体器件807，就可以固化包封剂823以使包封剂823***，从而获得最佳保护。虽然具体固化工艺至少部分取决于对于包封剂823所选的特定材料，但是在其中选择模塑料作为包封剂823的实施例中，固化可发生在整个工艺中，诸如将包封剂823加热到约100℃和约130℃之间(诸如约125℃)、保持约60秒到约3000秒(诸如约600秒)。附加地，包封剂823中可包括引发剂和/或催化剂，以更好地控制固化工艺。
然而，本领域普通技术人员应意识到，以上描述的固化工艺仅为示例性工艺，并非表示对当前实施例的限制。可以可选地使用诸如辐射等其他固化工艺，甚至可允许包封剂823在室温下***。可使用任何合适的固化工艺，且所有这些工艺完全包括在所述实施例的范围内。
一旦固化包封剂823，就减薄包封剂823，以暴露通孔809和第一半导体器件807，以用于进一步加工。例如，可使用机械研磨或化学机械抛光(CMP)工艺来执行减薄，其中，采用化学蚀刻剂和研磨料与包封剂823和第一半导体器件807反应及将其磨除，直到暴露通孔809和第二外部连接件817(位于第一半导体器件807上)。如此，第一半导体器件807和通孔809可具有与包封剂823共面的平面表面。
然而，虽然以上描述的CMP工艺作为说明性实施例出现，但是其并非为实施例的限制。可以可选地使用其他任何合适的去除工艺来减薄包封剂823和第一半导体器件807，并暴露通孔809。例如，可采用一系列化学蚀刻。可以可选地采用该工艺和任何其他合适的工艺来减薄包封剂823和第一半导体器件807，且所有这些工艺完全包括在实施例的范围内。
在暴露通孔809和第一接触焊盘后，例如，形成第四钝化层818和第一再分布层819，以将通孔809和第二外部连接件817互连至第一半导体器件807和第一表面器件203。在实施例中，第四钝化层818可为聚苯并恶唑(PBO)，但是可以可选地使用诸如聚酰亚胺或聚酰亚胺衍生物的任何合适的材料。例如，可使用旋涂工艺形成厚度介于约5μm和约25μm之间(诸如约7μm)的第四钝化层818，但也可使用任何合适的方法和厚度。
在形成第四钝化层818后，可通过除去第四钝化层818的一部分来形成穿过第四钝化层818的开口，以暴露通孔809和第二外部连接件817的至少一部分。例如，开口允许通孔809和第二外部连接件817与第一再分布层819之间的接触。可使用合适的光刻掩模和蚀刻工艺形成开口，但是可使用任何合适的工艺暴露第一再分布层819的一部分。
可通过利用诸如CVD或溅射的合适的形成工艺初始形成钛铜合金的晶种层(未单独示出)来形成第一再分布层819。然后可形成覆盖晶种层的光刻胶(也未示出)，然后图案化光刻胶以暴露晶种层的其中第一再分布层819期望定位的部分。
一旦形成并图案化光刻胶，就可通过诸如镀敷的沉积工艺在晶种层上形成诸如铜的导电材料。导电材料可形成为具有介于约1μm和约10μm之间(诸如约5μm)的厚度。然而，虽然所描述的材料和方法适合形成导电材料，但是这些材料仅为示例。可以可选地使用诸如AlCu或Au的其他合适的材料，以及诸如CVD或PVD的其他任何合适的形成工艺来形成第一再分布层819。
一旦形成导电材料，就可通过诸如灰化的合适的去除工艺去除光刻胶。附加地，去除光刻胶后，例如，可使用导电材料作为掩模通过合适的蚀刻工艺去除晶种层的被光刻胶覆盖的那些部分。
在形成第一再分布层819后，在第一再分布层819上方形成第五钝化层825，以便为第一再分布层819和其他下面的结构提供保护和隔离。在实施例中，第五钝化层825可为聚苯并恶唑(PBO)，但是可以可选地使用诸如聚酰亚胺或聚酰亚胺衍生物的任何合适的材料。例如，可使用旋涂工艺将第五钝化层825放置至介于约为5μm和约25μm之间(诸如约7μm)的厚度，但是可以可选地使用任何合适的方法和厚度。
在形成第五钝化层825后，可通过去除第五钝化层825的一部分形成穿过第五钝化层825的开口，以暴露西面的第一再分布层819的至少一部分。例如，开口允许第一再分布层819与第二再分布层821之间的接触。可使用合适的光刻掩模和蚀刻工艺形成开口，但是可以可选地使用任何合适的工艺来暴露第一再分布层819的一部分。
在开口形成在第五钝化层825中后，形成第二再分布层821以通过第五钝化层825与第一再分布层819电连接。在实施例中，第二再分布层821的形成与第一再分布层819相似，即形成晶种层，用图案化的光刻胶覆盖该晶种层，并且在图案化的光刻胶内镀覆导电材料。但是，可使用任何合适的材料或制造方法形成第二再分布层821。
附加地，虽然第二再分布层821可形成为对于各种电组件的布线和互连提供迹线，但是本实施例中的第二再分布层821也形成为提供接合焊盘区域，以使第一外部连接凸块下金属110形成为与第二再分布层821电和/或物理连接。在实施例中，接合焊盘区域可为圆形，但可使用接合焊盘区域的任何合适的尺寸和形状。
一旦形成第二再分布层821，就在第二再分布层821上方形成第二钝化层801，以保护第二再分布层821和其他下面的结构。在实施例中，第二钝化层801可与第一钝化层107(以上参考图1讨论)相似，且可形成为具有介于约10μm和约300μm之间(诸如约20μm)的厚度。然而，可采用任何合适的材料或厚度。
一旦形成第二钝化层801，就可形成穿过第二钝化层801的第二开口827，以暴露第二再分布层821的一部分。可使用合适的光刻掩模和蚀刻工艺形成第二开口827，但是可使用任何合适的工艺来暴露第二再分布层821的一部分。
附加地，在本实施例中，在第二开口827暴露第二再分布层821的一部分的同时，还形成穿过第二钝化层801的表面器件开口829。在实施例中，形成表面器件开口829，以在第二钝化层801内提供刻痕(indentation)，从而使得当分配底部填充材料205时，第二钝化层801自身将作为物理阻挡件，使底部填充材料205不会蔓延并与相邻的第一外部连接凸块下金属110接触。
图8B示出了沿图8A中的线B-B’的InFO封装件800的结构的顶视图。在该图中，表面器件开口829清楚地示出为暴露第二再分布层821的一部分。附加地，在该图中可清楚看出，表面器件开口829形成为具有允许放置表面器件203和底部填充材料205的尺寸。例如，在实施例中，表面器件开口829可形成为具有第八长度L8，该第八长度介于约0.1mm和约1mm之间(诸如约200μm)，以及具有第八宽度W8，该第八宽度介于约0.1mm和约1mm之间(诸如约200μm)。附加地，表面器件开口829可形成至介于约0.5μm和约10μm之间(诸如约5μm)的第一深度d1，以暴露第二再分布层821。
一旦形成第二开口827和表面器件开口829，就形成第一外部连接凸块下金属110，以通过第二开口827电连接至第二再分布层821。在实施例中，如以上参考图1所述，形成第一外部连接凸块下金属110。例如，第一外部连接凸块下金属110可为诸如钛层或镍层的单层导电材料，并且使用CVD、PVD等形成。然而，可采用任何合适的材料或制造方法。
图9示出了一旦形成第二开口827和表面器件开口829，且形成第一外部连接凸块下金属110，第一表面器件203(例如，IPD或SMD器件)就可通过穿过第二钝化层801形成的表面器件开口829接合至第二再分布层821。如以上参考图2所述，第一表面器件203可接合至第二再分布层821。例如，可通过接点形成/助焊剂清洗工艺接合第一表面器件203，但是可使用任何合适的工艺。
一旦第一表面器件203接合至第二再分布层821，第一外部连接201就可安装或放置在第一外部连接凸块下金属110上。在实施例中，如以上参考图2所述，可安装第一外部连接201。例如，可初始形成锡层，然后回流，以将第一外部连接201成型为球形。然而，可采用任何合适的材料或工艺来将第一外部连接201放置在第一外部连接凸块下金属110上。
图10示出了底部填充材料205在表面器件210和第五钝化层825之间的分配。在实施例中，如以上参考图2所述，分配底部填充材料205，但是可采用任何合适的工艺。附加地，在本实施例中，底部填充材料205除简单保护第一表面器件203的连接外，还可用于保护并隔离通过形成表面器件开口829所暴露的任何第二再分布层821。
通过形成第二钝化层801，然后在分配底部填充材料205之前形成表面器件开口829，可利用在第二钝化层801内形成的表面器件开口829的腔体防止底部填充材料205流到相邻的第一外部连接凸块下金属110。附加地，在本实施例中，底部填充材料205可用于在第二钝化层801的图案化期间保护暴露的迹线。所有这些允许第一表面器件203和第一外部连接201之间的不可靠近区域(keep off zone,KOZ)减小，同时未增加额外的成本。例如，在第一表面器件203的第一侧上，KOZ可减小为第十二距离D12，该第十二距离介于约50μm和约1000μm(诸如约300μm)，且在第一表面器件203的第二侧上，可减小为第十三距离D13，该第十三距离介于约50μm和约1000μm之间(诸如约300μm)。然而，可采用任何合适的尺寸。
图11示出了另一实施例，其中，没有与下面的第一外部连接凸块下金属110电连接的第一外部连接凸块下金属110，省略了第一外部连接凸块下金属110。如此，在本实施例中，当形成或放置第一外部连接201时，第一外部连接201放置在穿过第二钝化层801形成的第二开口827中，以与第二再分布层821直接接触。通过省略形成第一外部连接凸块下金属110的步骤，可简化制造InFO封装件800的总体工艺，并且使之更加高效。
根据实施例，提供了一种制造半导体器件的方法，包括在衬底上方形成第一凸块下金属和第二凸块下金属，其中，第一凸块下金属与第二凸块下金属相邻。在第一凸块下金属和第二凸块下金属之间形成第一间隔件。表面器件接合至第一凸块下金属，其中，表面器件具有面向第二凸块下金属的第一表面，且临近第一表面分配底部填充物，其中，第一间隔件防止底部填充物与第二凸块下金属接触。
根据另一实施例，提供了一种制造半导体器件的方法，包括在半导体管芯上方形成再分布层，再分布层包括第一部分和第二部分。钝化层沉积在再分布层上方，且图案化再分布层，以在第一部分上方形成第一开口，且在第二部分上方形成第二开口。第一表面器件通过第二开口接合到第二部分。第一外部连接放置为通过通过第一开口与第一部分电连接，底部填充材料分配在第二开口中和第一表面器件和半导体管芯之间。
根据又一实施例，提供了一种半导体器件，包括与衬底上方的第二凸块下金属分离的第一凸块下金属。间隔件位于第一凸块下金属和第二凸块下金属之间，且底部填充材料从第一凸块下金属向间隔件延伸，但不会在间隔件和第二凸块下金属之间延伸。
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一凸块下金属和第二凸块下金属，其中，所述第一凸块下金属邻近所述第二凸块下金属；在所述第一凸块下金属和所述第二凸块下金属之间形成第一间隔件；将表面器件接合至所述第一凸块下金属，其中，所述表面器件具有面向所述第二凸块下金属的第一表面；以及临近所述第一表面分配底部填充物，其中，所述第一间隔件防止所述底部填充物与所述第二凸块下金属接触。
根据本发明的一个实施例，其中，所述第一间隔件为单个连续的材料块。
根据本发明的一个实施例，其中，形成所述第一间隔件还包括形成围绕所述第一凸块下金属的第一间隔件。
根据本发明的一个实施例，其中，形成所述第一间隔件还包括形成围绕所述第一凸块下金属的不连续的间隔件。
根据本发明的一个实施例，其中，同时执行形成所述第一凸块下金属和形成所述第一间隔件。
根据本发明的一个实施例，方法还包括在所述衬底内形成开口，其中，在形成所述第一间隔件之后并且在形成所述开口之后，所述开口位于所述第一间隔件和所述第一凸块下金属之间。
本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：在半导体管芯上方形成再分布层，所述再分布层包括第一部分和第二部分；在所述再分布层上方沉积钝化层；图案化所述再分布层，以形成位于所述第一部分上方的第一开口和位于所述第二部分上方的第二开口；通过所述第二开口将第一表面器件接合至所述第二部分；通过所述第一开口将第一外部连接件放置为与所述第一部分电连接；以及将底部填充材料分配在所述第二开口和所述第一表面器件与所述半导体管芯之间。
根据本发明的一个实施例，方法还包括在放置所述第一外部连接件之前，在所述第一开口内形成凸块下金属。
根据本发明的一个实施例，其中，放置所述第一外部连接件将所述第一外部连接件放置为与所述再分布层的第一部分直接物理接触。
根据本发明的一个实施例，其中，分配所述底部填充材料将所述底部填充材料放置为与所述再分布层的未连接至所述第一表面器件的第三部分物理接触。
根据本发明的一个实施例，其中，在分配所述底部填充材料期间，所述钝化层阻挡所述底部填充材料的移动。
根据本发明的一个实施例，方法还包括在形成所述再分布层之前，用包封剂包封所述半导体管芯。
根据本发明的一个实施例，其中，包封所述半导体管芯还包封与所述半导体管芯分离的通孔。
根据本发明的一个实施例，方法还包括在形成所述再分布层之前，平面化所述包封剂、所述通孔和所述半导体管芯。
本发明的实施例还提供了一种半导体器件，包括：第一凸块下金属，与位于衬底上方的第二凸块下金属分离；间隔件，位于所述第一凸块下金属和所述第二凸块下金属之间；以及底部填充材料，从所述第一凸块下金属延伸至所述间隔件，但未在所述间隔件和所述第二凸块下金属之间延伸。
根据本发明的一个实施例，半导体器件还包括表面器件，所述表面器件接合至所述第一凸块下金属。
根据本发明的一个实施例，半导体器件还包括位于所述第二凸块下金属上的外部连接件，其中，所述间隔件不具有外部连接件。
根据本发明的一个实施例，半导体器件还包括位于所述第一凸块下金属和所述间隔件之间的开口内的缺口，其中，所述缺口至少部分地填充有所述底部填充材料。
根据本发明的一个实施例，其中，所述间隔件为不连续的矩形结构。
根据本发明的一个实施例，其中，所述间隔件还包括：第一不连续的矩形结构；以及第二不连续的矩形结构，所述第二不连续的矩形结构与所述第一不连续的矩形结构分离。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成第一凸块下金属和第二凸块下金属，其中，所述第一凸块下金属邻近所述第二凸块下金属；
在所述第一凸块下金属和所述第二凸块下金属之间形成第一间隔件；
将表面器件接合至所述第一凸块下金属，其中，所述表面器件具有面向所述第二凸块下金属的第一表面；以及
临近所述第一表面分配底部填充物，其中，所述第一间隔件防止所述底部填充物与所述第二凸块下金属接触；
其中，在顶视图中，在具有相同图案的第二凸块下金属的布置区域所围绕的区域内，所述第一间隔件相对于所述布置区域为不连续的矩形结构，所述矩形结构的每一侧都是连续延伸的直线，但是所述矩形结构的每一侧均不与所述矩形结构的另一侧物理接触，
其中，所述方法还包括：在所述衬底内形成开口，其中，在形成所述第一间隔件之后并且在形成所述开口之后，所述开口位于所述第一间隔件和所述第一凸块下金属之间，并且其中，所述开口暴露所述衬底内的沟槽接触焊盘的一部分。
2.根据权利要求1所述的方法，其中，形成所述第一间隔件还包括形成围绕所述第一凸块下金属的第一间隔件。
3.根据权利要求2所述的方法，其中，形成所述第一间隔件还包括形成围绕所述第一凸块下金属的不连续的间隔件。
4.根据权利要求1所述的方法，其中，同时执行形成所述第一凸块下金属和形成所述第一间隔件。
5.根据权利要求1所述的方法，其中，所述第一间隔件与所述第一凸块下金属的顶面齐平。
6.一种半导体器件，包括：
第一凸块下金属，与位于衬底上方的第二凸块下金属分离；
间隔件，位于所述第一凸块下金属和所述第二凸块下金属之间；以及
底部填充材料，从所述第一凸块下金属延伸至所述间隔件，但未在所述间隔件和所述第二凸块下金属之间延伸；
缺口，位于所述第一凸块下金属和所述间隔件之间的开口内，其中，所述缺口暴露所述衬底内的沟槽接触焊盘的一部分，
其中，在顶视图中，在具有相同图案的第二凸块下金属的布置区域所围绕的区域内，所述间隔件相对于所述布置区域为不连续的矩形结构，所述矩形结构的每一侧都是连续延伸的直线，但是所述矩形结构的每一侧均不与所述矩形结构的另一侧物理接触。
7.根据权利要求6所述的半导体器件，还包括表面器件，所述表面器件接合至所述第一凸块下金属。
8.根据权利要求7所述的半导体器件，还包括位于所述第二凸块下金属上的外部连接件，其中，所述间隔件不具有外部连接件。
9.根据权利要求6所述的半导体器件，其中，所述缺口至少部分地填充有所述底部填充材料。
10.根据权利要求6所述的半导体器件，其中，所述间隔件还包括：
第一不连续的矩形结构；以及
第二不连续的矩形结构，所述第二不连续的矩形结构与所述第一不连续的矩形结构分离。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842788B2 (en) * 2015-12-31 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill control structures and method
JP2018006391A (ja) * 2016-06-28 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11676929B2 (en) 2016-10-21 2023-06-13 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus
WO2018074581A1 (ja) * 2016-10-21 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 電子基板、および電子装置
US10460957B2 (en) * 2017-01-31 2019-10-29 Skyworks Solutions, Inc. Control of under-fill using an encapsulant for a dual-sided ball grid array package
US10586716B2 (en) 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN109427695B (zh) * 2017-08-22 2020-11-17 恒劲科技股份有限公司 封装结构及其制作方法
KR102505437B1 (ko) * 2017-12-26 2023-03-03 삼성전기주식회사 권선형 인덕터 및 이의 제작 방법
US11282717B2 (en) * 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap
KR102629832B1 (ko) * 2019-03-28 2024-01-26 삼성전자주식회사 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법
US10937736B2 (en) * 2019-06-14 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid integrated circuit package and method
KR20210041929A (ko) 2019-10-08 2021-04-16 삼성전자주식회사 웨이퍼 레벨 패키지
US11532531B2 (en) * 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
KR20220070766A (ko) * 2020-11-23 2022-05-31 삼성전자주식회사 글래스 기판을 포함하는 이미지 센서 패키지
DE102020214779A1 (de) 2020-11-25 2022-05-25 Robert Bosch Gesellschaft mit beschränkter Haftung Vorrichtung mit einem Halteelement, einem elektrischen Bauteil, einem Dichtmittel und einer Barriere
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1681137A (zh) * 2004-04-07 2005-10-12 夏普株式会社 发光氮化物半导体器件及其制造方法
CN101166394A (zh) * 2006-10-20 2008-04-23 新光电气工业株式会社 安装有电子元件的多层配线基板及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048656A (en) * 1999-05-11 2000-04-11 Micron Technology, Inc. Void-free underfill of surface mounted chips
US6291264B1 (en) * 2000-07-31 2001-09-18 Siliconware Precision Industries Co., Ltd. Flip-chip package structure and method of fabricating the same
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US7359211B2 (en) * 2004-03-02 2008-04-15 Intel Corporation Local control of underfill flow on high density packages, packages and systems made therewith, and methods of making same
US7179683B2 (en) * 2004-08-25 2007-02-20 Intel Corporation Substrate grooves to reduce underfill fillet bridging
CN100390983C (zh) * 2006-03-30 2008-05-28 威盛电子股份有限公司 芯片封装体
JP4438006B2 (ja) * 2007-03-30 2010-03-24 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
US20150155127A1 (en) * 2007-11-27 2015-06-04 Applied Nanotech Holdings, Inc. Carbon nanotube-based ion source for particle generator
US8952552B2 (en) * 2009-11-19 2015-02-10 Qualcomm Incorporated Semiconductor package assembly systems and methods using DAM and trench structures
US8399305B2 (en) * 2010-09-20 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming dam material with openings around semiconductor die for mold underfill using dispenser and vacuum assist
US8531021B2 (en) * 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
US8476115B2 (en) * 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
US8994155B2 (en) 2012-07-26 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US8810006B2 (en) * 2012-08-10 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer system and method
US9497861B2 (en) * 2012-12-06 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
US9111947B2 (en) * 2013-06-04 2015-08-18 Intel Deutschland Gmbh Chip arrangement with a recessed chip housing region and a method for manufacturing the same
US9607967B1 (en) * 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
US9842788B2 (en) * 2015-12-31 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill control structures and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1681137A (zh) * 2004-04-07 2005-10-12 夏普株式会社 发光氮化物半导体器件及其制造方法
CN101166394A (zh) * 2006-10-20 2008-04-23 新光电气工业株式会社 安装有电子元件的多层配线基板及其制造方法

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