TW201731049A - 半導體裝置以及製造之方法 - Google Patents

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Tin-Hao Kuo
Chung-Shi Liu
Hao-Yi Tsai
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Abstract

一種半導體裝置，其具有一頂部金屬層；一第一鈍化層，在該頂部金屬層上方；一第一重佈層，在該第一鈍化層上方；一第一聚合物層；以及一第一導電通路，延伸通過該第一聚合物層。該第一聚合物層係與該第一鈍化層實體接觸。

Description

半導體裝置以及製造之方法
本發明實施例係關於一種半導體裝置以及製造之方法。
自從積體電路(integrated circuit，IC)的發明，由於在各種電子組件(亦即，電晶體、二極體、電阻器、電容器等)之積體密度的持續改良，半導體產業已經歷了快速的成長。大部分而言，此在積體密度之改良係來自最小特徵大小重複地減少，其允許更多組件被積體至給定面積中。 然而，僅僅降低電晶體、二極體、電阻器、電容器以及類似物之最小特徵大小，在意圖減少半導體裝置的總體大小中僅是一個可以被改良的態樣。目前在探討的其他態樣包括半導體裝置之其他態樣。係為了減少大小而研究在這些其他結構中之改良。
根據一實施例，係提供一種製造一半導體裝置之方法，其包含施加一第一聚合物層在一第一重佈層上方，該第一重佈層位在一半導體基板上方。係圖案化該第一聚合物層以暴露至少該第一重佈層的一部分，以及係形成一第一導電通路通過該第一聚合物層且與該第一重佈層電連接，其中該第一導電通路具有一第一厚度不大於10 µm。在該形成該第一導電通路之後，係以一囊封劑囊封該半導體基板，其中該囊封劑不與該第一導電通路實體接觸。係沉積一第二聚合物層在該囊封劑上方且與該第一導電通路實體接觸，以及係形成一第一扇出重佈層在該第二聚合物層上方且通過該第二聚合物層。 根據另一實施例，係提供一種製造半導體裝置之方法，其包含形成主動裝置至一半導體基板的一第一側上，以及形成複數個金屬化層在該主動裝置上方，其中該等金屬化層具有一頂部金屬層，該頂部金屬層係較該等金屬化層的一其餘者更遠離於該半導體基板。係形成一第一鈍化層與該頂部金屬層實體接觸，其中該第一鈍化層係在該半導體基板上方之該第一鈍化層，以及其中該第一鈍化層包含一第一介電材料遍布該第一鈍化層。係形成一第一重佈層與該頂部金屬層電連接，其中該第一重佈層包含一第一材料。係形成一第一保護層在該第一重佈層上方且實體接觸該第一鈍化層，以及係形成一第一導電通路通過該第一保護層且與該第一重佈層實體接觸，該第一導電通路包含一第二材料且具有一厚度小於約10 µm，該第二材料不同於該第一材料。係以一囊封劑囊封該半導體基板，其中在該囊封之後，該第一導電通路係不與該囊封劑接觸。係沉積一第二保護層在該第一導電通路及該囊封劑上方，以及係形成一鈍化後互連件在該第二保護層上方，該鈍化後互連件與該第一導電通路電連接且延伸在該囊封劑上方。 根據又一實施例中，係提供一種半導體裝置，其包含一半導體基板；以及一頂部金屬層，在該半導體基板上方。一第一鈍化層係在該頂部金屬層上方且與該頂部金屬層實體接觸；以及一第一重佈層，在該第一鈍化層上方且與該第一鈍化層實體接觸。一第一聚合物層係在該第一重佈層上方且與該第一重佈層實體接觸；以及一囊封劑係與該半導體基板、第一鈍化層、以及第一聚合物層實體接觸。一第一導電通路係延伸通過該第一聚合物層且與該第一重佈層電連接，該第一導電通路係與該囊封劑側向分開且具有一厚度不大於10 µm。
下列揭露提供許多用於實施本發明之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 再者，空間相關詞彙，諸如“在...之下”、“下面”、“下”、“上面”、“上”和類似詞彙，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。 現參照圖1，係顯示半導體裝置100，其具有基板101；主動裝置103，在基板101上；層間介電(interlayer dielectric，ILD)層105，在主動裝置103上方；以及金屬化層107，在ILD層105上方。該基板101可以是實質上導電或半導電，具有小於103 歐姆-公尺之電阻以及可包含經摻雜或未經摻雜之主體矽、或絕緣體上矽(silicon-on-insulator，SOI)基板之主動層。一般而言，SOI基板包含一層半導體材料，諸如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(silicon germanium on insulator，SGOI)、或其組合。可用的其他基板包括多層基板、梯度基板、或雜合方位基板。另外，在製程的這個時點，基板101可以是將於後續步驟中單粒化之半導體晶圓(其之完整晶圓未繪示於圖1中)的一部分。 主動裝置103係以單一電晶體呈現於圖1中。然而，技術領域中具有通常知識者將認知到，有廣泛種類的主動裝置，諸如電容器、電阻器、電感器以及類似物可以用於產生設計用於半導體裝置100的想要結構性及功能性要求。主動裝置103可以使用任何合適的方法形成在基板101的表面內或上。 ILD層105可包含諸如硼磷矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)之材料，儘管可使用任何合適的介電質。ILD層105可以使用諸如電漿增強型化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)之製程形成，儘管可替代地使用其他製程，諸如低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)。ILD層105可被形成至在約100 Å與約3,000 Å之間的厚度。 金屬化層107係形成在基板101、主動裝置103、及ILD層105上方，且經設計以連接各種主動裝置103，以形成功能性電路。盡管圖1係繪示為兩個層，金屬化層107係由介電與導電材料之交替層所形成，且可透過任何合適的製程(諸如沉積、鑲嵌、雙鑲嵌、等)所形成。於一實施例中，可能有藉由ILD層105而與基板101分開的四個金屬化層，但金屬化層107之確切數目係取決於半導體裝置100的設計。 在金屬化層107的頂部有被頂部介電層111環繞的頂部金屬層109。於一實施例中，頂部金屬層109包含形成在頂部介電層111內的導電材料，諸如銅或其他合適的導體，頂部介電層111可以是任何合適的介電，如低k介電材料。頂部介電層111可以被初始地形成在金屬化層107的其餘者上方，且接著頂部金屬層109可以使用如鑲嵌或雙鑲嵌製程形成在頂部介電層111之內，雖然可使用任何合適的製程或材料。 第一鈍化層113可以形成在基板101上而在金屬化層107(以及金屬化層107內的頂部金屬層109以及頂部介電層111)上方。第一鈍化層113可由一種或多種合適的介電材料所製，諸如氧化矽、氮化矽、低k介電質諸如摻雜碳之氧化物、極低k 介電質諸如摻雜多孔碳之二氧化矽、它們的組合、或類似物。雖然可利用任何合適的製程，第一鈍化層113可透過諸如化學氣相沉積(chemical vapor deposition，CVD)之製程形成，且可具有在約0.5 μm與約5 μm之間的厚度，諸如約9.25 KÅ。 在第一鈍化層113形成之後，可藉由移除第一鈍化層113的部分以暴露至少頂部金屬層109的一部分而作出通過第一鈍化層113的第一開口115。第一開口115允許在頂部金屬層109與第一重佈層201 (並未繪示於圖1中，但係關於圖2如下描述) 之間的接觸。第一開口115可使用合適的光微影遮罩以及蝕刻製程形成，雖然可使用任何合適的製程以暴露頂部金屬層109的部分，且第一開口115可被形成以具有在約1 µm與約8 µm之間的第一寬度W1，諸如約3 µm。另外，第一開口115可作成具有通過第一鈍化層113的單一延伸、或任何合適數目的延伸，諸如在通過第一鈍化層113的之二個延伸(如繪示於圖1中)與通過第一鈍化層113的六個延伸之間。 圖2繪示第一重佈層201的形成。第一重佈層201可包含鋁，但可替代地使用其他材料，諸如銅。第一重佈層201可使用沉積製程諸如濺鍍形成()，以形成一層材料 (未分開顯示於圖2中)，以及該層材料的部分可接著透過合適的製程(諸如光微影遮罩以及蝕刻)移除，以形成第一重佈層201。然而，可利用任何其他合適的製程以形成第一重佈層201。第一重佈層201可被形成以在第一鈍化層113上方具有在約1 μm與約10 μm之間的第一厚度T1，諸如約2.8 μm。 第一重佈層201可被形成為具有第一區段，諸如接墊區段，其延伸通過第一鈍化層113的第一開口115以與下方頂部金屬層109作出電連接，以及提供接墊區以玆連接至上覆導電結構。於一實施例中，第一區段可被形成為具有在約15 μm與約100 μm之間的第二寬度W2，諸如約50 μm。 另外，第一重佈層201的第二區段可被形成在第一鈍化層113上方。於一實施例中，可使用第一重佈層201的第二區段以提供電訊號的路由以及重佈線，且可被形成以具有在約1 μm與約20 μm之間的第三寬度W3，諸如約2 μm。然而，任何合適的尺寸可使用於第一重佈層201的第一區段以及第二區段。 圖3繪示在第一重佈層201上方且與第一重佈層201直接實體接觸之第一保護層301的形成。於一實施例中，第一保護層301係聚合物層，且係使用諸如旋塗、層壓、或類似物之製程而由聚合物 ，諸如如聚醯亞胺、聚苯并噁唑(polybenzoxazole，PBO)、苯環丁烯(benzocyclobutene，BCB)、以及類似物所形成。第一保護層301可在第一鈍化層113上方被形成至在約2 μm與約12 μm之間的第二厚度T2，諸如約5 μm。然而，可利用任何合適的厚度。 於一實施例中，第一保護層301可在第一重佈層201的形成之後且在第一重佈層201已暴露於反應性氣氛諸如包含氧之環境氣氛之前被原位形成。藉由原位且在暴露於反應性氣氛之前形成第一保護層301，則對於為了在製程之間保護第一重佈層201之在第一重佈層201上方之分開的鈍化層的需求可被移除。因此，不必要的鈍化層可自製程中移除，使得裝置更薄且更小，且製造製程更有效率。 在第一保護層301被形成之後，可藉由移除第一保護層301的部分以暴露至少第一重佈層201的一部分而作出通過第一保護層301的第二開口303。第二開口303允許第一重佈層201與第一導電通路401之間的接觸 (否則稱作通路0，未繪示於圖3中但係關於圖4如下繪示並描述)。第二開口303可使用合適的光微影遮罩以及蝕刻製程形成，雖然可使用任何合適的製程以暴露第一重佈層201的部分。另外，第二開口303可被形成以具有在約5 μm與約95 μm之間的第四寬度 W4，諸如約10 μm，雖然可利用任何合適的厚度。 圖4係繪示通過第二開口303且與第一重佈層201電連接的第一導電通路401的形成。於一實施例中，第一導電通路401可藉由初始地形成晶種層(於圖4中未分開繪示)形成。晶種層係薄層的導電材料，該材料有助於在後續加工步驟期間較厚層的形成。晶種層可包含一層約1,000 Å厚的鈦，接著一層約5,000 Å厚的銅。晶種層可使用諸如濺鍍、蒸鍍、或PECVD製程創造，此取決於想要的材料。晶種層可被形成以具有在約0.3 μm與約1 μm之間的厚度，諸如約0.5 μm。 一旦晶種層被形成，第一導電通路401可被形成在晶種層上方。於一實施例中，第一導電通路401包含一種或多個導電材料，諸如銅、鎢、其他導電金屬、或類似物，且可例如藉由電鍍、無電式電鍍、或類似物形成。於一實施例中，第一光阻(未於圖4中分開繪示)係放置在晶種層上且被圖案化以暴露其中想要形成第一導電通路401的晶種層。一旦圖案化，電鍍製程係使用，其中晶種層及第一光阻係浸於或浸沒於電鍍溶液中。晶種層表面係電連接至外部直流電(direct current，DC)電源之負電側，而使得晶種層作為電鍍製程中的陰極。固體導電陽極諸如銅陽極亦浸沒在溶液中且附接至電源之正電側。來自陽極之原子係溶解到溶液中，陰極如晶種層)從之獲取溶解之原子，進而鍍覆在第一光阻的開口內之晶種層的暴露的導電區域。 一旦第一導電通路401係使用第一光阻及晶種層形成，第一光阻可使用合適的移除製程移除。於一實施例中，可使用電漿灰化製程以移除第一光阻， 藉此第一光阻之溫度可被增加直至第一光阻經歷熱分解且可被移除。然而，可替代地利用任何其他合適的製程，諸如濕剝除。第一光阻之移除可暴露晶種層之下方部分。 在第一光阻之移除暴露下方晶種層之後，這些部分係被移除。於一實施例中，晶種層之暴露的部分(如，未被第一導電通路401覆蓋的那些部分)可藉由例如濕或乾蝕刻製程移除。例如，於乾蝕刻製程中，反應物可使用導電通路401作為遮罩而被導向晶種層。替代地，蝕刻劑可被噴灑，或以其他方式與晶種層接觸以玆移除晶種層之暴露的部分。 於一實施例中，第一導電通路401可被形成以在第一保護層301上方具有小於約15 µm的第三厚度T3，諸如約10 µm，或約3 µm。另外，第一導電通路401可被形成以具有在約20 μm與約120 µm之間的第五寬度W5，諸如約50 μm。然而，可利用任何合適的尺寸形成第一導電通路401。藉由形成第一導電通路401以具有小於約15 µm之第三厚度T3，而可藉由在第一導電通路401的形成期間節省時間與材料獲得成本節省。另外，藉由形成第一導電通路401以具有第三厚度T3，可獲得額外減少。例如，當第一導電通路401被形成為具有第三厚度T3，在第一導電通路401(圖4中僅繪示其之一者)之相鄰者之間的間距可減少至在約40 μm與約100 μm之間，諸如約80 μm。然而，可利用任何合適的間距。 除了第一導電通路401之外，路由線403亦可形成在第一保護層301上方，以玆允許額外路由以及連接性選項。於一實施例中，路由線403可與第一導電通路401同步並同時形成，而使路由線403具有相同的第三厚度T3。 圖5繪示一旦晶種層之暴露的部分已被移除，可實施單粒化以將半導體裝置100與的晶圓的其餘者分開(並未分開繪示)。於一實施例中，可藉由使用鋸切刀(於圖5中藉由標示為501的虛線框呈現)切過基板101以及上覆層而實施單粒化，藉此將一個區段與另一區段分開以形成半導體裝置100。然而，技術領域中具有通常知識者將認知到，利用鋸切刀以單粒化半導體裝置100僅是一個說明性實施例，並未意圖作為限制。可替代地利用單粒化半導體裝置100之替代方法，諸如利用一或多個蝕刻劑以分開半導體裝置100或使用雷射以分開半導體裝置100。可替代地利用這些方法以及任何其他合適的方法以單粒化半導體裝置100。 圖6A至6C繪示基板101以如囊封劑601的囊封。於一實施例中，基板101之囊封可如於2014年11月26日申請之美國專利申請第14/555,338號所述般實施，該文獻係藉由參考而併入本文中。例如，以及如開始繪示於圖6A，可使用轉印成型製程囊封基板101，藉此基板101被放置在成型設備600之底板603與頂板605之間。頂板605以及底板603可包括用於提供結構支持之合適材料，諸如金屬、陶瓷、或類似物。 在一些實施例中，聚合物層607係設置於頂板605上(如，面向基板101)。聚合物層607可包括層壓膜材料，諸如聚醯亞胺、PBO、環氧化物、底膠填充膜、模塑底膠填充膜、以及具有或不具有填充材料之類似物。聚合物層607可以是可壓縮的，而使得當聚合物層607接觸結構時，它可被在基板101上之結構(如，第一導電通路401)塑形。於一些實施例中，聚合物層607具有在約10 μm至約100 μm之間的厚度。於一些實施例中，離型膜(未顯示)係設置在頂板605與聚合物層607之間。 在基板101被放置之後，頂板605以及底板603被壓在一起，且聚合物層607與在基板101上之結構的頂部表面接觸。聚合物層607可覆蓋在基板101上之結構的頂部表面。間隙609可維持設置在頂板605與底板603之間。缺少在聚合物層607下之任何支持材料可造成聚合物層607的不平坦底部表面。例如，如圖6A所顯示，聚合物層607係被在基板101上之結構部分地壓縮。在間隙609中之聚合物層607的底部表面的一部份係低於第一導電通路401的頂部表面以及第一保護層301。於一些實施例中，在間隙609中的不平坦底部表面包括自第一導電通路401的頂部表面凹陷之不平坦部分，且進一步包括遠離基板101之平面部分。在它在基板101上放置之前，聚合物層607可以是未固化或僅部分地固化。 之後，參照圖6B，囊封劑601係形成在間隙609中。於一些實施例中，囊封劑601係以液體形式分注。由於它被聚合物層607密封，囊封劑601可能不流動在基板101上之結構的頂部表面上方。之後，可實施固化製程以固化封劑601。於成型製程期間，囊封劑601的頂部表面可接觸聚合物層607的底部表面，且因此囊封劑601的頂部表面可具有與聚合物層607的底部表面相似的輪廓。結果，囊封劑601的頂部表面係自在基板101上之結構的頂部表面凹陷之不平坦表面。例如，囊封劑601的頂部表面可係自第一導電通路401的頂部表面以及第一保護層301凹陷。於一些實施例中，囊封劑601的頂部表面包括自在基板101上之結構的頂部表面凹陷之彎曲或直線傾斜部分，且亦包括遠離基板101之平面部分。一旦被囊封，可自成型設備600移除基板101與囊封劑601，如圖6C中所繪示。如可見者，在此製程中，當成型設備 600被移除，第一導電通路401的頂部表面係保持暴露的。 然而，雖然上述之轉印成型製程(否則稱作暴露成型製程)係可使用囊封方法的一者，實施例並不限於轉印成型製程。反之，可使用任何合適的成型製程，諸如面向下成型製程、或任何其他合適的製造方法諸如成型製程耦合上分開的移除製程以暴露第一導電通路401。所有此等製程係意圖完全地被包括於實施例的範疇中。 圖7繪示在囊封之後第二保護層701以及鈍化後互連件(post-passivation interconnect，PPI)層703可被形成在囊封劑601以及第一導電通路401二者上方作為將形成在半導體裝置100上方的第一扇出層。於一實施例中，第二保護層701可使用與如上面關於圖3描述之第一保護層301相似之材料以及相似之製程形成。例如，第二保護層701可以是使用旋塗製程形成之聚醯亞胺材料。然而，可利用任何合適的材料以及形成製程以形成或放置第二保護層701。於一實施例中，第二保護層701可被形成以便覆蓋第一導電通路401、第一保護層301、且亦延伸在囊封劑601上方。另外，第二保護層701可被形成以在囊封劑601上方形成具有在約2 μm與約8 μm之間的第四厚度T4，如約5 μm。然而，可利用任何合適的厚度。 在第二保護層701被形成之後，可藉由移除第二保護層701之部分以暴露至少第一導電通路401的一部分而作出通過第二保護層701的第三開口705。第三開口705允許第一導電通路401與PPI層703之間的接觸。第三開口705可使用合適的光微影遮罩以及蝕刻製程形成，雖然可使用任何合適的製程以暴露第一導電通路401之部分。另外，第三開口705可被形成以具有在約10 μm與約30 μm之間的第六寬度W6，諸如約20 μm，雖然可利用任何合適的寬度。 在第一導電通路401被暴露之後， PPI層703可被形成以沿著第二保護層701延伸。PPI層703可利用來作為重佈層或扇出層以允許電連接至第一導電通路401之第一外部連接905(未繪示於圖7中，但係關於圖9進一步繪示並討論如下)被放置在半導體裝置100上的任何想要的位置中，而不是將第一外部連接905之位置限制成在第一導電通路401正上方之區域。於一實施例中， PPI層703可藉由初始地透過合適的形成製程諸如CVD或濺鍍形成鈦銅合金之晶種層(未分開繪示於圖7中) 形成。接著形成光阻(未顯示)以覆蓋晶種層，且可接著圖案化光阻以暴露那些位在PPI層703想要位在的位置之晶種層的部分。 一旦光阻被形成並圖案化，導電材料諸如銅可透過沉積製諸如鍍覆形成在晶種層上。導電材料可被形成以具有在約1 μm與約10 μm之間的厚度，諸如約5 μm。然而，雖然所討論的材料以及方法係適於形成導電材料，這些材料僅是例示。可替代地使用任何其他合適的材料，諸如AlCu或Au，以及任何其他合適的形成製程，諸如CVD或物理氣相沉積(physical vapor deposition，PVD)以形成PPI層703。 一旦導電材料被形成，光阻可透過合適的移除製程諸如灰化移除。另外，在移除光阻之後，那些被光阻覆蓋之晶種層的部分可透過例如使用導電材料作為遮罩之合適蝕刻製程移除。 圖8繪示在PPI層703上方之第三保護層801的形成。於一實施例中，第三保護層801可使用與如上面關於圖3描述之第一保護層301相似之材料以及相似之製程形成。例如，第三保護層801可以是使用旋塗製程形成之聚醯亞胺材料。然而，可利用任何合適的材料以及形成製程以形成或放置第三保護層801。於一實施例中，第三保護層801可被形成以便覆蓋PPI層703及第二保護層701。另外，第三保護層801可被形成以在第二保護層701上方具有在約3μm與約10 µm之間的第五厚度T5，諸如約5 µm。然而，可利用任何合適的厚度。 圖9繪示上層901、凸塊下金屬903、以及第一外部連接905的形成。於一實施例中，上層901包含用於路由以及互連來自PPI層703之訊號至凸塊下金屬903之相應者的視需要的額外PPI層(未分開繪示)。額外PPI層可如上面關於PPI層703描述者般形成，諸如藉由圖案化第三保護層801、沉積晶種層以及光阻、以及將導電材料鍍覆至從光阻暴露出之晶種層的部分上。一旦導電層之各者被形成，介電層係形成在導電層上方。 一旦上層901被形成，凸塊下金屬903可被形成為要麼透過如上層901之PPI層與PPI層703電連接，要麼與PPI層703直接連接於PPI層703(在其中未利用上層901之實施例中)。於一實施例中，凸塊下金屬903可包含三層的導電材料，諸如一層鈦、一層銅、以及一層鎳。然而，技術領域中具有通常知識者將認知到，有許多適合用於凸塊下金屬903的形成之合適的材料以及層的配置，諸如鉻/鉻-銅合金/銅/金之配置、鈦/鈦鎢/銅之配置、或銅/鎳/金之配置。可用於凸塊下金屬903之任何合適的材料或材料層，係意圖完全地被包括於實施例的範疇內。 於一實施例中，凸塊下金屬903係藉由在上層901上方形成各層，且與上層901之導電部分電連接而產生，以將凸塊下金屬903與PPI層703電連接。可使用鍍覆製程諸如電化學電鍍實施各層之形成，雖然取決於想要的材料可替代地使用其他形成製程，諸如濺鍍、蒸鍍、或PECVD製程。凸塊下金屬903可被形成以具有在約0.7 μm與約10 μm之間的厚度，諸如約5 μm。 一旦凸塊下金屬903被形成，第一外部連接905可被形成在凸塊下金屬903上。於一實施例中，第一外部連接905可以是球柵陣列且可包含諸如錫之材料、或其他合適的材料，諸如銀、無鉛錫、或銅。於一實施例中，第一外部連接905係錫焊凸塊，第一外部連接905可藉由初始地透過普遍使用之方法，諸如蒸鍍、電鍍、印刷、焊料轉移、植球、等形成一層錫至如約100 μm之厚度而形成。一旦該層錫被形成在結構上，可實施回銲以茲將材料塑形成想要的凸塊形狀。 藉由使用本文中所描述之方法以及結構來形成裝置，可達成更緊密且更小之裝置。另外，可獲得利用更少原料且具有增加通量的更有效製程。因此，可獲得更有效率且更具成本效益的裝置。 圖10繪示使用第一保護層301以保護第一重佈層201的另一實施例。於此實施例中，第一保護層301可以式聚合物材料諸如聚醯亞胺，或可以是非聚合物材料，以形成第二鈍化層。於一實施例中，非聚合物材料可以是一層氧化矽或氮化矽，或可以是一層氧化矽與一層氮化矽的複合物。然而，可利用任何合適的材料。 於此實施例中，第一保護層301可使用沉積製程諸如化學氣相沉積、物理氣相沉積、或原子層沉積形成，雖然可使用任何合適的製程。另外，第一保護層301可以共形方式沉積，而使得第一保護層301採取下方結構之形狀(如，第一重佈層201)。因此，於此實施例中，第一保護層301可具有上表面，其係位在距第一鈍化層113多個距離處。當第一保護層301係實體接觸第一鈍化層113，第一保護層301的上表面可位在距離第一鈍化層113係在約4 µm與約1 µm之間的第一距離D1處，諸如約2 µm。另外，當第一保護層301係位在第一重佈層201上方，第一保護層301的上表面可位在距離第一鈍化層113係在約14 µm與約2 µm之間的第二距離D2處，諸如約4.5 µm。然而，可利用任何合適的厚度。 又，於其中第一保護層301係複合膜的一實施例中，氧化矽層可被形成至在約2.5 µm與約0.5 µm之間的厚度，諸如約1.2 µm。另外，於此實施例中，氮化矽膜可被形成至在約3 µm與約0.3 µm之間的厚度，諸如約0.7 µm。然而，任何合適的厚度可利用於複合膜之各層。 一旦第一保護層301已被形成，第一保護層301可被圖案化以茲形成第二開口303，並允許與第一重佈層201電連接。於一實施例中，第一保護層301可如上面關於圖3描述者般圖案化。於此實施例中，通過第一保護層301的第二開口303可被形成至在約5 µm與約95 µm之間的第七寬度 W7，諸如約10 µm，雖然可利用任何合適的寬度。於一實施例中，第一導電通路401可被形成以在第一保護層301上方具有小於約15 µm之第三厚度T6，諸如約10 µm，或約3 µm。另外，第一導電通路401可被形成以在第一保護層301上方具有在約20 μm與約120 µm之間的第八寬度 W8，諸如約50μm。 在第一保護層301已被圖案化以形第二開口303之後，第一導電通路401可被形成通過第二開口303，以茲與第一重佈層201實體及電接觸。於一實施例中，第一導電通路401可如上面關於圖4描述者般形成。例如，可初始地形成晶種層，光放置並圖案化阻於晶種層上方，以及將晶種層使用於鍍覆製程以形成第一導電通路401(與路由線403一起，若想要)。於此實施例中，第一導電通路401可被形成以具有固定寬度，諸如第七寬度W7，雖然可利用任何合適的寬度，且亦可被形成以在第一保護層301上方具有小於約15 µm之第六厚度T6，諸如約10 µm，或約3 µm，雖然可利用任何合適的厚度。 藉由如本文中所述地形成第一保護層301以及第一導電通路401，可使用更少材料製造更緊密之結構。因此，可為更便宜的量製造更小的結構，導致總體更有效率的製程。 根據一實施例，係提供一種製造一半導體裝置之方法，其包含施加一第一聚合物層在一第一重佈層上方，該第一重佈層位在一半導體基板上方。係圖案化該第一聚合物層以暴露至少該第一重佈層的一部分，以及係形成一第一導電通路通過該第一聚合物層且與該第一重佈層電連接，其中該第一導電通路具有一第一厚度不大於10 µm。在該形成該第一導電通路之後，係以一囊封劑囊封該半導體基板，其中該囊封劑不與該第一導電通路實體接觸。係沉積一第二聚合物層在該囊封劑上方且與該第一導電通路實體接觸，以及係形成一第一扇出重佈層在該第二聚合物層上方且通過該第二聚合物層。 根據另一實施例，係提供一種製造半導體裝置之方法，其包含形成主動裝置至一半導體基板的一第一側上，以及形成複數個金屬化層在該主動裝置上方，其中該等金屬化層具有一頂部金屬層，該頂部金屬層係較該等金屬化層的一其餘者更遠離於該半導體基板。係形成一第一鈍化層與該頂部金屬層實體接觸，其中該第一鈍化層係在該半導體基板上方之該第一鈍化層，以及其中該第一鈍化層包含一第一介電材料遍布該第一鈍化層。係形成一第一重佈層與該頂部金屬層電連接，其中該第一重佈層包含一第一材料。係形成一第一保護層在該第一重佈層上方且實體接觸該第一鈍化層，以及係形成一第一導電通路通過該第一保護層且與該第一重佈層實體接觸，該第一導電通路包含一第二材料且具有一厚度小於約10 µm，該第二材料不同於該第一材料。係以一囊封劑囊封該半導體基板，其中在該囊封之後，該第一導電通路係不與該囊封劑接觸。係沉積一第二保護層在該第一導電通路及該囊封劑上方，以及係形成一鈍化後互連件在該第二保護層上方，該鈍化後互連件與該第一導電通路電連接且延伸在該囊封劑上方。 根據又一實施例中，係提供一種半導體裝置，其包含一半導體基板；以及一頂部金屬層，在該半導體基板上方。一第一鈍化層係在該頂部金屬層上方且與該頂部金屬層實體接觸；以及一第一重佈層，在該第一鈍化層上方且與該第一鈍化層實體接觸。一第一聚合物層係在該第一重佈層上方且與該第一重佈層實體接觸；以及一囊封劑係與該半導體基板、第一鈍化層、以及第一聚合物層實體接觸。一第一導電通路係延伸通過該第一聚合物層且與該第一重佈層電連接，該第一導電通路係與該囊封劑側向分開且具有一厚度不大於10 µm。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解它們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。
100‧‧‧半導體裝置 101‧‧‧基板 103‧‧‧主動裝置 105‧‧‧層間介電層 107‧‧‧金屬化層 109‧‧‧頂部金屬層 111‧‧‧頂部介電層 113‧‧‧第一鈍化層 115‧‧‧第一開口 201‧‧‧第一重佈層 301‧‧‧第一保護層 303‧‧‧第二開口 401‧‧‧第一導電通路 403‧‧‧路由線 501‧‧‧鋸切刀 600‧‧‧成型設備 601‧‧‧囊封劑 603‧‧‧底板 605‧‧‧頂板 607‧‧‧聚合物層 609‧‧‧間隙 701‧‧‧第二保護層 703‧‧‧鈍化後互連件層 705‧‧‧第三開口 801‧‧‧第三保護層 901‧‧‧上層 903‧‧‧凸塊下金屬 905‧‧‧第一外部連接 T1‧‧‧第一厚度 T2‧‧‧第二厚度 T3‧‧‧第三厚度 T4‧‧‧第四厚度 T5‧‧‧第五厚度 T6‧‧‧第六厚度 W1‧‧‧第一寬度 W2‧‧‧第二寬度 W3‧‧‧第三寬度 W4‧‧‧第四寬度 W5‧‧‧第五寬度 W6‧‧‧第六寬度 W7‧‧‧第七寬度 W8‧‧‧第八寬度 D1‧‧‧距離 D2‧‧‧距離
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1係根據一些實施例繪示具有頂部金屬層以及第一鈍化層之半導體裝置。 圖2係根據一些實施例繪示第一重佈層的形成。 圖3係根據一些實施例繪示第一保護層的形成。 圖4係根據一些實施例繪示第一導電通路的形成。 圖5係根據一些實施例繪示單粒化製程。 圖6A至6C係根據一些實施例繪示囊封製程。 圖7係根據一些實施例繪示第二重佈層的形成。 圖8係根據一些實施例繪示第二保護層的形成。 圖9係根據一些實施例繪示外部連接的形成。 圖10係根據一些實施例繪示其中該第一保護層係利用非聚合材料之實施例。
100‧‧‧半導體裝置
101‧‧‧基板
103‧‧‧主動裝置
105‧‧‧層間介電層
107‧‧‧金屬化層
109‧‧‧頂部金屬層
111‧‧‧頂部介電層
113‧‧‧第一鈍化層
201‧‧‧第一重佈層
301‧‧‧第一保護層
401‧‧‧第一導電通路
403‧‧‧路由線
501‧‧‧鋸切刀

Claims (10)

  1. 一種製造一半導體裝置之方法，該方法包含： 施加一第一聚合物層在一第一重佈層上方，該第一重佈層位在一半導體基板上方； 圖案化該第一聚合物層以暴露至少該第一重佈層的一部分； 形成一第一導電通路通過該第一聚合物層且與該第一重佈層電連接，其中該第一導電通路具有一第一厚度不大於10 µm； 在該形成該第一導電通路之後，以一囊封劑囊封該半導體基板，其中該囊封劑不與該第一導電通路實體接觸； 沉積一第二聚合物層在該囊封劑上方且與該第一導電通路實體接觸；以及 形成一第一扇出重佈層在該第二聚合物層上方且通過該第二聚合物層。
  2. 如申請專利範圍第1項之製造半導體裝置之方法，其中該第一聚合物層包含一聚醯亞胺層。
  3. 如申請專利範圍第1項之製造半導體裝置之方法，進一步包含在該施加該第一聚合物層之前，形成一第一鈍化層至該半導體基板上，其中在該施加該第一聚合物層之後，該第一鈍化層係與一頂部金屬層以及也與該第一聚合物層二者都實體接觸，其中該第一鈍化層具有遍布該第一鈍化層的一固定組成。
  4. 一種製造一半導體裝置之方法，該方法包含： 形成主動裝置至一半導體基板的一第一側上； 形成複數個金屬化層在該主動裝置上方，其中該等金屬化層具有一頂部金屬層，該頂部金屬層係較該等金屬化層的一其餘者進一步遠離該半導體基板； 形成一第一鈍化層與該頂部金屬層實體接觸，其中該第一鈍化層係在該半導體基板上方的該第一鈍化層，以及其中該第一鈍化層包含遍布在該第一鈍化層的一第一介電材料； 形成一第一重佈層與該頂部金屬層電連接，其中該第一重佈層包含一第一材料； 形成一第一保護層在該第一重佈層上方且與該第一鈍化層實體接觸； 形成一第一導電通路通過該第一保護層且與該第一重佈層實體接觸，該第一導電通路包含一第二材料且具有一厚度小於約10 µm，該二材料係不同於該第一材料； 以一囊封劑囊封該半導體基板，其中在該囊封之後，該第一導電通路係不與該囊封劑接觸； 沉積一第二保護層在該第一導電通路與該囊封劑上方；以及 形成一鈍化後互連件在該第二保護層上方，該鈍化後互連件與該第一導電通路電連接且延伸在該囊封劑上方。
  5. 如申請專利範圍第5項之製造半導體裝置之方法，其中該半導體基板包含一第二側，相對於該第一側，該第一保護層包含一第一表面，背對該半導體基板，以及其中該囊封劑具有一厚度係不大於從該半導體基板的該第二側至該第一表面的一距離。
  6. 如申請專利範圍第4項之製造半導體裝置之方法，其中該第一保護層包含一非聚合物複合介電材料。
  7. 如申請專利範圍第6項之製造半導體裝置之方法，其中該複合材料包含一層氧化矽以及一層氮化矽。
  8. 如申請專利範圍第4項之製造半導體裝置之方法，其中該第一重佈層具有一第一部分，與該頂部金屬層實體連接；以及一第二部分，與該頂部金屬層實體連接，其中該第一部分與該第二部分係藉由該第一鈍化層彼此分開。
  9. 如申請專利範圍第4項之製造半導體裝置之方法，進一步包含形成第一外部連接件與該鈍化後互連件電連接。
  10. 一種半導體裝置，其包含： 一半導體基板； 一頂部金屬層，在該半導體基板上方； 一第一鈍化層，在該頂部金屬層上方且與該頂部金屬層實體接觸； 一第一重佈層，在該第一鈍化層上方且與該第一鈍化層實體接觸； 一第一聚合物層，在該第一重佈層上方且與該第一重佈層實體接觸； 一囊封劑，與該半導體基板、第一鈍化層、以及第一聚合物層實體接觸；以及 一第一導電通路，延伸通過該第一聚合物層且與該第一重佈層電連接，該第一導電通路係與該囊封劑側向分開且具有一厚度不大於10 µm。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145564B2 (en) * 2018-06-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer passivation structure and method
US11043420B2 (en) * 2018-09-28 2021-06-22 Semiconductor Components Industries, Llc Fan-out wafer level packaging of semiconductor devices
US10522488B1 (en) * 2018-10-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning polymer layer to reduce stress
US10818640B1 (en) * 2019-04-02 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Die stacks and methods forming same
US11387095B2 (en) * 2020-08-21 2022-07-12 Infineon Technologies Austria Ag Passivation structuring and plating for semiconductor devices

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6673698B1 (en) * 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
US7901956B2 (en) * 2006-08-15 2011-03-08 Stats Chippac, Ltd. Structure for bumped wafer test
KR100939773B1 (ko) 2007-06-29 2010-01-29 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그의 형성방법
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7642128B1 (en) * 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
KR101067060B1 (ko) * 2009-06-18 2011-09-22 삼성전기주식회사 인캡슐화된 다이를 구비한 다이 패키지 및 그 제조방법
EP2557597A4 (en) 2010-04-07 2014-11-26 Shimadzu Corp RADIATION DETECTOR AND METHOD FOR MANUFACTURING SAME
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8624353B2 (en) * 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9613914B2 (en) 2011-12-07 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
AU2013204965B2 (en) * 2012-11-12 2016-07-28 C2 Systems Limited A system, method, computer program and data signal for the registration, monitoring and control of machines and devices
US8785299B2 (en) * 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) * 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9941244B2 (en) * 2013-12-09 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Protective layer for contact pads in fan-out interconnect structure and method of forming same
US9824989B2 (en) 2014-01-17 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package and methods of forming thereof
US20160035667A1 (en) * 2014-07-30 2016-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Packaging Semiconductor Devices and Packaged Semiconductor Devices
US9484285B2 (en) * 2014-08-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US9786631B2 (en) 2014-11-26 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device package with reduced thickness and method for forming same
US9595482B2 (en) * 2015-03-16 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for die probing
KR101843621B1 (ko) * 2015-12-04 2018-03-29 앰코테크놀로지코리아(주) 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10163834B2 (en) * 2016-09-09 2018-12-25 Powertech Technology Inc. Chip package structure comprising encapsulant having concave surface
US9837359B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10642282B2 (en) * 2017-04-12 2020-05-05 X Development Llc Roadmap annotation for deadlock-free multi-agent navigation

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