CN107037699B - 标记结构的形成方法 - Google Patents

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Abstract

一种标记结构的形成方法，包括：提供包括器件层的衬底，器件层表面具有介质层，介质层表面具有掩膜层，衬底包括标记区和器件区，标记区包括第二标记区以及包围第二标记区的第一标记区；采用第一刻蚀工艺刻蚀部分掩膜层直至暴露出介质层，在器件区内形成第一开口，在第一标记区内形成第一标记，在第二标记区形成标记开口，第一开口和标记开口的底部高于器件层表面，标记开口至少暴露出第二标记区的部分介质层；采用第二刻蚀工艺刻蚀第一开口底部和标记开口底部的介质层，在第一开口底部形成暴露出器件层的第二开口，在标记开口底部的介质层内形成第二标记；在第一开口和第二开口内形成导电结构。所形成的标记结构更清晰，有利于提高标记检测精度。

Description

标记结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种标记结构的形成方法。
背景技术
现有的半导体的制作过程中，在晶圆上制作半导体器件之前，需对晶圆进行布局设计，将晶圆划分为若干单元区(Die)和位于单元区之间的切割道(Scribe lane)。其中，所述单元区用于后续形成半导体器件，切割道用于在半导体器件制作完成时，作为封装阶段单元区(Die)分割时的切割线。
晶圆表面的单元区和切割道的划分，是通过光刻工艺将掩模板上的图形复制到晶圆表面实现的，具体方法包括：采用旋涂工艺在晶圆上形成光刻胶层；对该光刻胶层进行热处理后置于曝光设备中，通过曝光工艺对所述光刻胶层进行曝光，将掩模板上的图案转移到光刻胶层中；接着对曝光后的光刻胶层进行曝光后热处理，并通过显影工艺进行显影，在光刻胶层中形成光刻图案。
在设计用于划分晶圆表面的单元区和切割道的光刻版图时，通常将光刻对准标记(alignment mark)和套刻测量标记(overlay mark)等光刻工艺中所需要用到的光刻图形形成在切割道。
在现有技术中，由于光刻工艺中的对准精度、晶圆偏移或聚焦精度等因素的影响，会使光刻胶在套刻曝光的过程中，发生偏移、旋转、缩放或正交等方面的问题。因此，需要使用套刻测量标记对形成于同一层光刻胶上的不同单元区之间的曝光误差进行测量，或者对形成于不同层的光刻胶上，位于同一位置的单元区之间的曝光误差进行测量，从而了解晶圆的套刻精度。
然而，对于以不同光刻胶形成于同一位置的套刻标记来说，存在清晰度差异，从而对于套刻精度的检测造成妨碍，无法满足不断发展的生产需求。
发明内容
本发明解决的问题是提供一种标记结构的形成方法，所形成的标记结构更清晰，有利于提高标记检测精度。
为解决上述问题，本发明提供一种标记结构的形成方法，包括：提供衬底，所述衬底包括器件层、位于器件层表面的介质层、以及位于介质层表面的掩膜层，所述衬底包括标记区和器件区，所述标记区包括第二标记区以及包围所述第二标记区的第一标记区；采用第一刻蚀工艺刻蚀部分所述掩膜层直至暴露出所述介质层，在器件区内形成第一开口，在第一标记区内形成第一标记，并在第二标记区形成标记开口，所述第一开口和标记开口的底部高于器件层表面，所述标记开口至少暴露出第二标记区的部分介质层；采用第二刻蚀工艺刻蚀第一开口底部和标记开口底部的介质层，在第一开口底部形成暴露出器件层的第二开口，在所述标记开口底部的介质层内形成第二标记；在所述第一开口和第二开口内形成导电结构。
可选的，所述第一标记包括若干第一标记凹槽。
可选的，若干第一标记凹槽围绕所述第二标记区均匀分布。
可选的，所述第一标记凹槽的数量为4个，所述第一标记凹槽顶部的图形为条形，且所述4个条形的第一标记凹槽围绕第二标记区呈四边形。
可选的，所述第一标记凹槽、标记开口和第一开口的形成步骤包括：在所述掩膜层表面形成第一图形层，所述第一图形层暴露出需要形成第一标记凹槽、标记开口和第一开口的掩膜层表面；以所述第一图形层为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层和部分介质层，形成第一标记凹槽、标记开口和第一开口；在刻蚀所述掩膜层和部分介质层之后，去除所述第一图形层。
可选的，所述第一标记包括若干第一标记凸部。
可选的，若干第一标记凸部围绕所述第二标记区均匀分布。
可选的，所述第一标记凸部的数量为4个，所述第一标记凸部顶部的图形为条形，且所述4个条形的第一标记凸部围绕第二标记区呈四边形。
可选的，所述第一标记凸部、标记开口和第一开口的形成步骤包括：在所述掩膜层表面形成第一图形层，所述第一图形层完全暴露出第二标记区的掩膜层表面、并暴露出第一标记区和器件区部分掩膜层表面，且所述第一图形层在第一标记区覆盖需要形成第一标记凸起的掩膜层表面；以所述第一图形层为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层和部分介质层，形成第一标记凸起、标记开口和第一开口；在刻蚀所述掩膜层和部分介质层之后，去除所述第一图形层。
可选的，所述标记开口延伸至第一标记区，并以所述第一标记凸起为侧壁。
可选的，所述第一图形层包括图形化的光刻胶层。
可选的，所述第二标记包括若干第二标记凹槽。
可选的，若干第二标记凹槽围绕所述第二标记区的中心点均匀分布。
可选的，所述第二标记凹槽的数量为4个，所述第二标记凹槽顶部的图形为条形，且所述4个条形的第二标记凹槽围绕第二标记区的中心点呈四边形。
可选的，所述第二标记凹槽和第二开口的形成步骤包括：在所述掩膜层表面形成第二图形层，所述第二图形层暴露出需要形成第二标记凹槽和第二开口的介质层表面；以所述第二图形层为掩膜，采用第二刻蚀工艺刻蚀所述介质层，形成第二标记凹槽和第二开口；在刻蚀所述掩膜层和部分介质层之后，去除所述第二图形层。
可选的，所述第二图形层包括图形化的光刻胶层。
可选的，所述第一刻蚀工艺对所述掩膜层的刻蚀速率大于所述第二刻蚀工艺对所述掩膜层的刻蚀速率。
可选的，所述介质层包括位于器件层表面的阻挡层、位于阻挡层表面的第一介质材料层、以及位于第一介质材料层表面的第二介质材料层。
可选的，所述阻挡层的材料为含氮材料；所述第一介质材料层的材料为超低K介质材料，所述超低K介质材料的介电系数小于2.5；所述第二介质材料层的材料为正硅酸乙酯；所述掩膜层的材料为氮化钛。
可选的，所述器件层内包括导电层；所述第二开口底部暴露出所述导电层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在采用第一刻蚀工艺刻蚀掩膜层以暴露出介质层时，不仅在器件区内形成第一开口，在第一标记区内形成第一标记，还同时在第二标记区内形成标记开口。由于所述第一刻蚀工艺用于刻蚀掩膜层，因此所述第一刻蚀工艺对于掩膜层的刻蚀速率较高，不仅能够使第一开口的底部暴露出介质层表面，同时形成的标记开口底部也能够暴露出介质层表面。所述标记开口为后续在第二标记区内形成第二标记打开了工艺窗口。由于所述第二刻蚀工艺用于刻蚀第一开口底部的介质层以暴露出器件层表面，因此所述第二刻蚀工艺对于介质层的刻蚀速率较大，而对掩膜层的刻蚀速率较小，由于第二标记区内的标记开口也暴露出至少部分介质层，因此所述第二刻蚀工艺能够同时在第二标记区暴露出的介质层内刻蚀足够深的深度，使所形成的第二标记的图形清晰。因此，以所形成的第一标记和第二标记进行套刻精度检测，能够精确获得所述第一开口和第二开口之间的相对偏移量，从而对于工艺改进提供有效的辅助条件。
附图说明
图1至图4是一种套刻标记结构的形成过程的结构示意图；
图5至图9是本发明一实施例的标记结构形成过程的结构示意图；
图10至图14是本发明另一实施例的标记结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，对于以不同光刻胶形成于同一位置的套刻标记来说，存在清晰度差异，从而对于套刻精度的检测造成妨碍。
请参考图1至图4，图1至图4是一种套刻标记结构的形成过程的结构示意图。
请参考图1，所述衬底100包括器件层101、位于器件层101表面的介质层102、以及位于介质层102表面的掩膜层103，所述衬底100包括标记区110和器件区120。
请参考图2，采用第一刻蚀工艺刻蚀所述掩膜层103直至暴露出所述介质层102，在器件区120内形成第一开口121，在标记区110内形成第一标记沟槽111。所述第一标记沟槽111包括4个条形沟槽，且4个条形沟槽围绕成四边形。
请参考图3和图4，图4是图3标记区110的俯视结构，采用第二刻蚀工艺刻蚀标记区110的掩膜层103和第一开口121底部的部分介质层102，在第一开口121底部形成暴露出器件层101的第二开口122，在所述第一标记沟槽111包围的区域内形成第二标记沟槽112。
所述第一标记沟槽111和第二标记沟槽112为套刻标记结构。其中，所述第一标记沟槽111用于定义第一开口121的位置，所述第二标记沟槽112用于定义第二开口122的位置。通过检测所述第一标记沟槽111和第二标记沟槽112之间的相对位置，能够获取第一开口121相对于第二开口122的偏移量，继而能够针对所获得的偏移量对工艺进行改进。
所形成的第一开口121和第二开口122用于形成与器件层101电连接的导电结构，而所述导电结构的形成过程适于较小器件尺寸的半导体制程。由于需要使所述第二开口122暴露出所述器件层101表面，以实现导电结构与器件层之间的电连接，因此，所形成的第一开口121需要与所述器件层101对准，且所形成的第二开口122需要与所述器件层101对准。
然而，在所述第一刻蚀工艺或第二刻蚀工艺之后，容易引起掩膜层103与介质层102之间或介质层102与器件层101的应力释放，继而造成所形成的第一开口121和第一标记沟槽111的位置发生偏移，从而导致后续形成的第二开口122的位置相对于第一开口121或器件层101不准确。
然而，由于首先形成所述第一开口121，且所述第一开口121底部不暴露出所述器件层101，因此，所述第二开口122的位置需要通过所述第一开口121的位置来确定。一旦所述第一开口121相对于器件层101发生偏移，在所述第二开口122相对于第一开口121也发生偏移的基础上，所述第二开口122相对于器件层101的偏移量将更大，极易造成所述第二开口122底部无法准确暴露出所述器件层101。因此，所述导电结构的制造过程中，不允许器件层101、第二开口122和第一开口121向一个方向逐层偏移。
为了保证在所述导电结构的制造过程中，第二开口122的位置相对于第一开口121和器件层101更为精确，需要通过套刻精度检测来对工艺制程进行调整。具体的，通过对第一标记沟槽111和第二标记沟槽112之间相对位置的偏移量进行精确检测，来确定第一开口121和第二开口122之间相对位置的偏移情况，以此进一步改进工艺。因此，对于形成第一开口121和第二开口122的套刻精度检测的要求更高。
所述第一刻蚀工艺用于刻蚀所述掩膜层103和部分介质层102，以形成第一开口121，因此，所述第一刻蚀工艺对于掩膜层103和介质层102的刻蚀速率均较大，因此，所形成的第一标记沟槽111的深度较深，所述第一标记沟槽111的底部能够低于介质层102表面。然而，由于所述第二刻蚀工艺用于刻蚀所述第一开口121底部的介质层102，因此，所述第二刻蚀工艺对于介质层102的刻蚀速率大于对掩膜层103的刻蚀速率，导致所述第二刻蚀工艺在标记区110形成的第二标记沟槽112深度较浅，甚至无法刻穿所述掩膜层103以暴露出介质层102。因此，所形成的第二标记沟槽112图形模糊，尤其是在后续采用化学机械抛光工艺去除所述掩膜层103之后，将完全去除所述第二标记沟槽112，从而无法对所述第二标记沟槽112和第一标记沟槽111进行套刻精度检测，从而对工艺制程造成了妨碍。
为了解决上述问题，本发明提供一种标记结构的形成方法，包括：提供衬底，所述衬底包括器件层、位于器件层表面的介质层、以及位于介质层表面的掩膜层，所述衬底包括标记区和器件区，所述标记区包括第二标记区以及包围所述第二标记区的第一标记区；采用第一刻蚀工艺刻蚀部分所述掩膜层直至暴露出所述介质层，在器件区内形成第一开口，在第一标记区内形成第一标记，并在第二标记区形成标记开口，所述第一开口和标记开口的底部低于介质层底部表面、且高于器件层表面，所述标记开口至少暴露出第二标记区的部分介质层；采用第二刻蚀工艺刻蚀第一开口底部和标记开口底部的介质层，在第一开口底部形成暴露出器件层的第二开口，在所述标记开口底部的介质层内形成第二标记；在所述第一开口和第二开口内形成导电结构。
其中，在采用第一刻蚀工艺刻蚀掩膜层以暴露出介质层时，不仅在器件区内形成第一开口，在第一标记区内形成第一标记，还同时在第二标记区内形成标记开口。由于所述第一刻蚀工艺用于刻蚀掩膜层，因此所述第一刻蚀工艺对于掩膜层的刻蚀速率较高，不仅能够使第一开口的底部低于介质层表面、且高于器件层表面，同时形成的标记开口底部也能够于介质层表面、且高于器件层表面。所述标记开口为后续在第二标记区内形成第二标记打开了工艺窗口。由于所述第二刻蚀工艺用于刻蚀第一开口底部的介质层以暴露出器件层表面，因此所述第二刻蚀工艺对于介质层的刻蚀速率较大，而对掩膜层的刻蚀速率较小，由于第二标记区内的标记开口也暴露出至少部分介质层，因此所述第二刻蚀工艺能够同时在第二标记区暴露出的介质层内刻蚀足够深的深度，使所形成的第二标记的图形清晰。因此，以所形成的第一标记和第二标记进行套刻精度检测，能够精确获得所述第一开口和第二开口之间的相对偏移量，从而对于工艺改进提供有效的辅助条件。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图9是本发明一实施例的标记结构形成过程的结构示意图。
请参考图5，提供衬底200，所述衬底200包括器件层210、位于器件层210表面的介质层220、以及位于介质层220表面的掩膜层230，所述衬底200包括标记区和器件区240，所述标记区包括第二标记区260以及包围所述第二标记区260的第一标记区250。
所述标记区用于形成套刻标记，所述套刻标记用于检测后续形成的第一开口和第二开口之间的相对偏移量。所述器件区240用于形成半导体器件，所述半导体器件能够构成芯片电路。所述衬底200还包括若干呈阵列排布的单元区以及位于单元区之间的切割道区，所述单元区用于形成单个芯片；所述切割道区为后续切割所述衬底200的位置，通过切割所述切割道区，能够使若干单元区相互独立，形成独立的芯片。所述器件区240位于所述单元区内，所述标记区位于所述切割道内，后续在所述标记区形成套刻标记之后，在对所述切割道区进行切割时，能够去除所述套刻标记。
在本实施例中，所述衬底200还包括基底，所述器件层210位于所述基底表面；所述器件层210内包括导电层211，且所述器件层210暴露出所述导电层211表面。
所述基底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
所述器件层210包括位于所述基底表面的器件结构。所述器件结构包括：晶体管的栅极结构、熔丝结构、电阻、电容、电感中的一种或多种。
所述器件层210还包括绝缘层；所述绝缘层位于所述基底表面，并且覆盖所述器件结构，所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种。
所述器件层210还包括电互连结构；所述电互连结构位于所述基底表面或器件结构表面，所述电互连结构用于使器件结构之间或器件结构与基底之间实现电互连。所述电互连结构的材料包括金属或金属化合物，例如铜、钨、铝、钛、捏、氮化钛和氮化钽中的一种或多种组合。所述电互连结构包括：位于基底表面或器件结构表面的导电插塞、以及形成于导电插塞顶部的导电层211，所述导电层211用于使导电插塞之间实现电连接；所述导电插塞和导电层能够为单层结构或多层重叠结构。
在另一实施例中，所述衬底为基底，在所述基底内形成所述导电层，所述基底的表面暴露出所述导电层。所述导电层能够形成于所述基底内的离子掺杂区表面，后续形成的导电结构位于所述导电层表面，用于对所述离子掺杂区施加偏压。此外，所述导电层还能够与硅通孔结构(TSV，Through Silicon Via)连接。
在本实施例中，所述介质层220包括位于器件层210表面的阻挡层221、位于阻挡层221表面的第一介质材料层222、以及位于第一介质材料层222表面的第二介质材料层223。
所述阻挡层221的材料为含氮材料；所述第一介质材料层222的材料为超低K(Ultra-low K，简称ULK)介质材料，所述超低K介质材料的介电系数小于2.5；所述第二介质材料层223的材料为正硅酸乙酯(TEOS)；所述掩膜层230的材料为氮化钛。
首先，所述阻挡层221的材料与所述第一介质材料层222不同，因此所述阻挡层221与第一介质材料层222之间具有刻蚀选择性，因此，所述阻挡层221能够在后续的第二刻蚀工艺中作为刻蚀停止层。
其次，由于所述第一介质材料层222的材料为超低K介质材料，所述超低k介质材料内部为多孔状态，使得外界的污染和水汽容易穿过所述介质层并对所述电互连结构造成侵蚀，因此，需要在形成第一介质材料层222之前，在所述器件层210表面形成阻挡层221。由于所述阻挡层221的密度高于所述第一介质材料层222的密度，因此，能够阻挡外界的污染或水汽直接接触所述器件层210。
所述阻挡层221的材料为氮化硅或碳氮化硅；所述阻挡层221的厚度为200埃～500埃；所述阻挡层221的形成工艺为化学气相沉积工艺或原子层沉积工艺。在本实施例中，所述阻挡层221的材料为碳氮化硅。
所述第一介质材料层222的材料为超低K介质材料；所述第一介质材料层222的形成步骤包括：在所述在阻挡层表面形成种子层；在种子层表面形成体介质层。所述种子层的材料为SiCO，所形成的体介质层的材料为基于SiCO材料形成的多孔SiCOH材料。
所述第二介质材料层223的材料硬度和密度高于所述第一介质材料层222，所述第二介质层223能够作为所述第一介质材料层222与掩膜层230之间的过渡层，用于增强所述掩膜层230与第一介质层222之间的结合强度。而且，所述第二介质层223有利于在后续去除掩膜层223的平坦化工艺中，维持表面形貌的稳定，避免所述平坦化工艺对介质层表面造成过多损伤。
所述第二介质材料层223的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺的前驱体为正硅酸乙酯，所述正硅酸乙酯能够通过涂布工艺形成于第一介质材料层222表面，并在含氧气氛中进行氧化，以形成氧化硅材料。
所述掩膜层230用于作为后续在器件区240的介质层220内刻蚀形成第一开口的硬掩膜。在本实施例中，所述掩膜层230的材料为氮化钛。在其它实施例中，所述掩膜层230的材料还能够为氮化钽、钛、钽中的一种或多种；所述掩膜层230的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在一实施例中，在形成所述掩膜层230之前，还包括在所述介质层220表面形成界面层，所述界面层的材料为氧化硅，所述界面层用于增强掩膜层230与介质层220之间的结合强度。
请参考图6和图7，图7是图6中标记区的俯视结构示意图，采用第一刻蚀工艺刻蚀部分所述掩膜层230直至暴露出所述介质层220，在器件区240内形成第一开口241，在第一标记区250内形成第一标记，并在第二标记区260形成标记开口261，所述第一开口241和标记开口261的底部高于器件层240表面，所述标记开口261至少暴露出第二标记区260的部分介质层220。
所述第一刻蚀工艺用于在器件区240的介质层220内形成第一开口241，所述第一开口241用于形成部分导电结构。所述第一开口241的底部低于介质层220表面、高于器件层240表面，所述第一开口241用于形成电互连层；后续在所述第一开口241底部形成暴露出导电层211的第二开口之后，所述第二开口用于形成使所述导电层211与所述电互连层相连的导电插塞；由所述导电插塞和所述电互连层构成导电结构。
在形成所述第一开口241的同时，在所述第一标记区250内形成第一标记，则所述第一标记与所述第一开口241的具有相对固定的位置关系。在后续于第一开口241底部形成第二开口的同时，在第二标记区260内形成第二标记，则能够通过所述第一标记与第二标记的相对位置，获知所述第二开口相对于第一开口241的偏移量，由此能够为改进工艺提供条件。
在本实施例中，所述第一标记包括若干第一标记凹槽251，而且，若干第一标记凹槽251围绕所述第二标记区260均匀分布。
在本实施例中，所述第一标记凹槽251的数量为4个，所述第一标记凹槽251顶部的图形为条形，且所述4个条形的第一标记凹槽251围绕第二标记区260呈四边形。本实施例中，4个第一标记凹槽251顶部的条形图形长度相同，所述第一标记凹槽251围绕成正方形。此外，所述第一标记凹槽251的侧壁垂直于掩膜层230。
所述第一标记凹槽251、标记开口261和第一开口241的形成步骤包括：在所述掩膜层230表面形成第一图形层201，所述第一图形层201暴露出需要形成第一标记凹槽251、标记开口261和第一开口241的掩膜层230表面；以所述第一图形层201为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层230和部分介质层220，形成第一标记凹槽251、标记开口261和第一开口241；在刻蚀所述掩膜层230和部分介质层220之后，去除所述第一图形层201。
在本实施例中，所述第一图形层201包括图形化的光刻胶层；所述第一图形层201的形成步骤包括：在所述掩膜层230表面涂布第一光刻胶膜；对所述第一光刻胶膜进行曝光、显影以及固胶工艺，使所述第一光刻胶膜图形化为第一图形层201。在其它实施例中，所述第一图形层201还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
所述第一刻蚀工艺为各向异性的干法刻蚀工艺，用于刻蚀第一图形层201暴露出的掩膜层230、以及部分介质层220；所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括碳氟气体、O2和载气，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F和CHF3中的一种或多种；所述载气为Ar、He和N2中的一种或几种。
其中，通过调节碳氟气体中的碳氟比，能够对刻蚀选择性进行调节，使得所述第一刻蚀工艺能够对所述掩膜层230和所述介质层220均具有较高的刻蚀速率。
在所述第一刻蚀工艺在器件区240形成第一开口241、在第一标记区250形成第一标记开口251的同时，还在所述第二标记区260形成标记开口261。所述第二标记区260后续用于形成第二标记，所述第二标记与后续形成于第一开口241底部的第二开口之间具有相对固定的位置关系，因此，通过对所述第二标记与第一标记进行套刻精度检测，能够获知所述第二开口相对于第一开口241的偏移量。
由于后续形成第二开口的第二刻蚀工艺用于刻蚀第一开口241底部的介质层220，因此所述第二刻蚀工艺对于介质层220的刻蚀速率高于第一刻蚀工艺对介质层220的刻蚀速率，相应的，所述第二刻蚀工艺对于掩膜层230的刻蚀速率减小。为了保证后续的第二刻蚀工艺能够在介质层220内形成第二标记，在所述第一刻蚀工艺中，即在第二标记区260内形成暴露出至少部分介质层220的标记开口261。
在本实施例中，所述标记开口261的底部低于所述介质层220表面、高于所述器件层210表面；而且，所述标记开口261暴露出第二标记区260的部分介质层220，所述第二开口261所暴露出的区域大于后续需要形成第二标记的对应区域，以保证后续能够在标记开口261底部的介质层220内形成第二标记。
在本实施例中，所述标记开口261的顶部图形为正方形，且所述正方形的边长范围为0.02微米～0.03微米；在一实施例中，所述正方形的边长为0.025微米。
在其它实施例中，所述标记开口261还能够完全暴露出第二标记区260的介质层220。
请参考图8和图9，图9是图8中标记区的俯视结构示意图，采用第二刻蚀工艺刻蚀第一开口241底部和标记开口261底部的介质层220，在第一开口241底部形成暴露出器件层210的第二开口242，在所述标记开口261底部的介质层220内形成第二标记。
所述第二刻蚀工艺用于在第一开口241底部形成暴露出导电层211的第二开口242，所述第二开口242用于形成部分导电结构。所述第二开口242用于形成导电插塞，所述导电插塞用于使形成于第一开口241内的电互连层与所述导电层211之间实现电连接。
在形成所述第二开口242的同时，在所述标记开口261底部的介质层220内形成第二标记，则所述第二标记与所述第二开口242的具有相对固定的位置关系。通过所述第一标记与第二标记进行套刻标记检测，能够获知所述第二开口242相对于第一开口241的偏移量。
所述第二标记261包括若干第二标记凹槽262，而且，若干第二标记凹槽262围绕所述第二标记区260的中心点均匀分布。
在本实施例中，所述第二标记凹槽262的数量为4个，所述第二标记凹槽262顶部的图形为条形，且所述4个条形的第二标记凹槽262围绕第二标记区260的中心点呈四边形。本实施例中，4个第二标记凹槽262顶部的条形图形长度相同，所述第二标记凹槽262围绕成正方形。此外，所述第二标记凹槽262的侧壁垂直于器件层210表面。
所述第二标记凹槽262和第二开口242的形成步骤包括：在所述掩膜层230和部分介质层220表面形成第二图形层202，所述第二图形层202暴露出需要形成第二标记凹槽262和第二开口242的介质层220表面；以所述第二图形层202为掩膜，采用第二刻蚀工艺刻蚀所述介质层220，形成第二标记凹槽262和第二开口242；在刻蚀所述掩膜层230和部分介质层220之后，去除所述第二图形层202。
在本实施例中，所述第二图形层202包括图形化的光刻胶层；在形成所述图形化的光刻胶层之前，还能够在所述掩膜层230和介质层220表面形成抗反射层；所述图形化层的光刻胶层形成于所述抗反射层表面。所述图形化层的光刻胶层的形成步骤包括：在所述掩膜层230和介质层220上涂布第二光刻胶膜；对所述第二光刻胶膜进行曝光、显影以及固胶工艺，使所述第二光刻胶膜图形化。在其它实施例中，所述第二图形层202还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
所述第二刻蚀工艺为各向异性的干法刻蚀工艺，用于刻蚀第二图形层202暴露出的介质层220，直至暴露出导电层211表面为止；所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括碳氟气体、O2和载气，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F和CHF3中的一种或多种；所述载气为Ar、He和N2中的一种或几种。
其中，通过调节碳氟气体中的碳氟比，能够对刻蚀选择性进行调节。由于所述第二刻蚀工艺用于刻蚀所述介质层220直至暴露出导电层211表面为止，因此，相较于第一刻蚀工艺，所述第二刻蚀工艺对于介质层220的刻蚀深度更大，因此需要通过调节刻蚀气体中的碳氟比，使第二刻蚀工艺对于介质层220的刻蚀速率增大，相应的，所述第二刻蚀工艺对于掩膜层230的刻蚀速率降低，即所述第二刻蚀工艺对所述掩膜层230的刻蚀速率低于第一刻蚀工艺对所述掩膜层230的刻蚀速率。
由于所述第二标记开口262与所述第二开口242之间具有相对固定的位置关系，因此，通过对所述第二标记开口262与第一标记开口251进行套刻精度检测，能够获知所述第二开口242相对于第一开口241的偏移量。
在本实施例中，在所述第二刻蚀工艺之后，还包括在所述第一开口241和第二开口242内形成导电结构。
在形成所述导电结构之前，还包括对所述第一标记和第二标记进行套刻标记检测。
所述导电结构的形成步骤包括：在所述掩膜层230表面和所述第一开口241和第二开口242内形成导电材料膜，所述导电材料膜填充满所述第一开口241和第二开口242；平坦化所述导电材料膜直至暴露出所述介质层220表面为止。
所述平坦化工艺能够为化学机械抛光工艺(CMP)；在平坦化所述导电材料膜之后，还包括平坦化所述掩膜层230，以暴露出介质层220表面。在本实施例中，由于所述第一标记凹槽251和第二标记凹槽262的底部均低于所述介质层220，在所述平坦化工艺之后，所述第一标记凹槽251和第二标记凹槽262依旧清晰，从而能够使套刻精度检测结果精确。
在一实施例中，在形成所述导电材料膜之前，还能够在所述标记区的掩膜层230表面、以及标记开口261、第一标记凹槽251和第二标记凹槽262内形成第三图形层，所述第三条形层暴露出器件区240。所述第三图形层的材料为透明材料。
本实施例中，所述导电结构的材料包括铜，形成所述导电结构的工艺为铜电镀(ECP)工艺。所述导电材料膜的形成步骤包括：在所述掩膜层230表面和所述第一开口241和第二开口242的内壁表面形成种子层；采用电镀工艺在所述种子层表面形成导电层，直至所述导电层填充满所述第一开口241和第二开口242为止。
所述种子层的材料为导电材料，所述导电材料为铜、钨、铝、银、钛、钽、氮化钛、氮化钽中的一种或多种组合；所述种子层除了在电镀工艺中导电之外，还能够作导电结构与介质层220之间的阻挡层，避免导电结构内的金属原子向介质层220内扩散；所述种子层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
图10至图14是本发明另一实施例的标记结构的形成过程的剖面结构示意图。
请参考图10，提供衬底300，所述衬底包括器件层310、位于器件层310表面的介质层320、以及位于介质层320表面的掩膜层330，所述衬底300包括标记区和器件区340，所述标记区包括第二标记区350以及包围所述第二标记区350的第一标记区360。
器件区340、第一标记区360和第二标记区350的位置和形状如前述实施例所述，在此不做赘述。
所述衬底300、器件层310、介质层320、掩膜层330的材料、结构和位置如前述实施例所述，在此不做赘述。
请参考图11和图12，图12是图11中标记区的俯视结构示意图，采用第一刻蚀工艺刻蚀部分所述掩膜层330直至暴露出所述介质层320，在器件区340内形成第一开口341，在第一标记区350内形成第一标记，并在第二标记区360形成标记开口361，所述第一开口341和标记开口361的底部高于器件层340表面，所述标记开口361至少暴露出第二标记区360的部分介质层320。
在本实施例中，所述第一标记包括若干第一标记凸部351。若干第一标记凸部351围绕所述第二标记区360均匀分布。
在本实施例中，所述第一标记凸部351的数量为4个，所述第一标记凸部351顶部的图形为条形，且所述4个条形的第一标记凸部351围绕第二标记区360呈四边形。本实施例中，4个第一标记凸部351顶部的条形图形长度相同，所述第一标记凸部351围绕成正方形。此外，所述第一标记凸部351的侧壁垂直于介质层320表面。
所述第一标记凸部351、标记开口361和第一开口341的形成步骤包括：在所述掩膜层330表面形成第一图形层301，所述第一图形层301完全暴露出第二标记区360的掩膜层330表面、并暴露出第一标记区350和器件区340部分掩膜层330表面，且所述第一图形层301在第一标记区350覆盖需要形成第一标记凸起351的掩膜层330表面；以所述第一图形层301为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层330和部分介质层320，形成第一标记凸起351、标记开口361和第一开口341；在刻蚀所述掩膜层330和部分介质层之后，去除所述第一图形层301。
所述第一图形层301包括图形化的光刻胶层。在其它实施例中，所述第一图形层301还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
所述第一刻蚀工艺为各向异性的干法刻蚀工艺，用于刻蚀第一图形层301暴露出的掩膜层330、以及部分介质层320。通过调节刻蚀气体中的碳氟比，能够对刻蚀选择性进行调节，使得所述第一刻蚀工艺能够对所述掩膜层330和所述介质层320均具有较高的刻蚀速率。
在所述第一刻蚀工艺在器件区340形成第一开口341、在第一标记区350形成第一标记凸起351的同时，还在所述第二标记区360形成标记开口361。所述第二标记区360后续用于形成第二标记。
在本实施例中，所述标记开口361的底部低于所述介质层320表面、高于所述器件层310表面；而且，所述标记开口361延伸至第一标记区350，并以所述第一标记凸起351的侧壁作为所述标记开口361的侧壁。
请参考图13和图14，图14是图13中标记区的俯视结构示意图，采用第二刻蚀工艺刻蚀第一开口341(如图11所示)底部和标记开口361(如图11所示)底部的介质层320，在第一开口341底部形成暴露出器件层310的第二开口342，在所述标记开口361底部的介质层320内形成第二标记。
所述第二标记包括若干第二标记凹槽362；而且，若干第二标记凹槽362围绕所述第二标记区360的中心点均匀分布。
在本实施例中，所述第二标记凹槽362的数量为4个，所述第二标记凹槽362顶部的图形为条形，且所述4个条形的第二标记凹槽362围绕第二标记区360的中心点呈四边形。本实施例中，4个第二标记凹槽362顶部的条形图形长度相同，所述第二标记凹槽362围绕成正方形。此外，所述第二标记凹槽362的侧壁垂直于器件层310表面。
所述第二标记凹槽362和第二开口342的形成步骤包括：在所述掩膜层330表面形成第二图形层302，所述第二图形层302暴露出需要形成第二标记凹槽362和第二开口342的介质层320表面；以所述第二图形层302为掩膜，采用第二刻蚀工艺刻蚀所述介质层320，形成第二标记凹槽362和第二开口342；在刻蚀所述掩膜层330和部分介质层320之后，去除所述第二图形层302。
所述第二图形层302包括图形化的光刻胶层；在形成所述图形化的光刻胶层之前，还能够在所述掩膜层330和介质层320表面形成抗反射层；所述图形化层的光刻胶层形成于所述抗反射层表面。在其它实施例中，所述第二图形层302还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
所述第二刻蚀工艺为各向异性的干法刻蚀工艺，用于刻蚀第二图形层302暴露出的介质层320，直至暴露出导电层311表面为止。而且，所述第一刻蚀工艺对所述掩膜层330的刻蚀速率大于所述第二刻蚀工艺对所述掩膜层330的刻蚀速率。
在本实施例中，在所述第二刻蚀工艺之后，还包括在所述第一开口341和第二开口342内形成导电结构。在形成所述导电结构之前，还包括对所述第一标记和第二标记进行套刻标记检测。
所述导电结构的材料、结构和形成步骤如前序实施例所述，在此不做赘述。
综上，本实施例中，在采用第一刻蚀工艺刻蚀掩膜层以暴露出介质层时，不仅在器件区内形成第一开口，在第一标记区内形成第一标记，还同时在第二标记区内形成标记开口。由于所述第一刻蚀工艺用于刻蚀掩膜层，因此所述第一刻蚀工艺对于掩膜层的刻蚀速率较高，不仅能够使第一开口的底部低于介质层表面、且高于器件层表面，同时形成的标记开口底部也能够低于介质层表面、且高于器件层表面。所述标记开口为后续在第二标记区内形成第二标记打开了工艺窗口。由于所述第二刻蚀工艺用于刻蚀第一开口底部的介质层以暴露出器件层表面，因此所述第二刻蚀工艺对于介质层的刻蚀速率较大，而对掩膜层的刻蚀速率较小，由于第二标记区内的标记开口也暴露出至少部分介质层，因此所述第二刻蚀工艺能够同时在第二标记区暴露出的介质层内刻蚀足够深的深度，使所形成的第二标记的图形清晰。因此，以所形成的第一标记和第二标记进行套刻精度检测，能够精确获得所述第一开口和第二开口之间的相对偏移量，从而对于工艺改进提供有效的辅助条件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种标记结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括器件层、位于器件层表面的介质层、以及位于介质层表面的掩膜层，所述衬底包括标记区和器件区，所述标记区包括第二标记区以及包围所述第二标记区的第一标记区；
采用第一刻蚀工艺刻蚀部分所述掩膜层直至暴露出所述介质层，在器件区内形成第一开口，在第一标记区内形成第一标记，并在第二标记区形成标记开口，所述第一开口和标记开口的底部高于器件层表面，所述标记开口至少暴露出第二标记区的部分介质层；
采用第二刻蚀工艺刻蚀第一开口底部和标记开口底部的介质层，在第一开口底部形成暴露出器件层的第二开口，在所述标记开口底部的介质层内形成第二标记；
在所述第一开口和第二开口内形成导电结构。
2.如权利要求1所述的标记结构的形成方法，其特征在于，所述第一标记包括若干第一标记凹槽。
3.如权利要求2所述的标记结构的形成方法，其特征在于，若干第一标记凹槽围绕所述第二标记区均匀分布。
4.如权利要求3所述的标记结构的形成方法，其特征在于，所述第一标记凹槽的数量为4个，所述第一标记凹槽顶部的图形为条形，且所述4个条形的第一标记凹槽围绕第二标记区呈四边形。
5.如权利要求2所述的标记结构的形成方法，其特征在于，所述第一标记凹槽、标记开口和第一开口的形成步骤包括：在所述掩膜层表面形成第一图形层，所述第一图形层暴露出需要形成第一标记凹槽、标记开口和第一开口的掩膜层表面；以所述第一图形层为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层和部分介质层，形成第一标记凹槽、标记开口和第一开口；在刻蚀所述掩膜层和部分介质层之后，去除所述第一图形层。
6.如权利要求1所述的标记结构的形成方法，其特征在于，所述第一标记包括若干第一标记凸部。
7.如权利要求6所述的标记结构的形成方法，其特征在于，若干第一标记凸部围绕所述第二标记区均匀分布。
8.如权利要求7所述的标记结构的形成方法，其特征在于，所述第一标记凸部的数量为4个，所述第一标记凸部顶部的图形为条形，且所述4个条形的第一标记凸部围绕第二标记区呈四边形。
9.如权利要求6所述的标记结构的形成方法，其特征在于，所述第一标记凸部、标记开口和第一开口的形成步骤包括：在所述掩膜层表面形成第一图形层，所述第一图形层完全暴露出第二标记区的掩膜层表面、并暴露出第一标记区和器件区部分掩膜层表面，且所述第一图形层在第一标记区覆盖需要形成第一标记凸起的掩膜层表面；以所述第一图形层为掩膜，采用第一刻蚀工艺刻蚀所述掩膜层和部分介质层，形成第一标记凸起、标记开口和第一开口；在刻蚀所述掩膜层和部分介质层之后，去除所述第一图形层。
10.如权利要求9所述的标记结构的形成方法，其特征在于，所述标记开口延伸至第一标记区，并以所述第一标记凸起为侧壁。
11.如权利要求5或9所述的标记结构的形成方法，其特征在于，所述第一图形层包括图形化的光刻胶层。
12.如权利要求1所述的标记结构的形成方法，其特征在于，所述第二标记包括若干第二标记凹槽。
13.如权利要求12所述的标记结构的形成方法，其特征在于，若干第二标记凹槽围绕所述第二标记区的中心点均匀分布。
14.如权利要求13所述的标记结构的形成方法，其特征在于，所述第二标记凹槽的数量为4个，所述第二标记凹槽顶部的图形为条形，且所述4个条形的第二标记凹槽围绕第二标记区的中心点呈四边形。
15.如权利要求12所述的标记结构的形成方法，其特征在于，所述第二标记凹槽和第二开口的形成步骤包括：在所述掩膜层表面形成第二图形层，所述第二图形层暴露出需要形成第二标记凹槽和第二开口的介质层表面；以所述第二图形层为掩膜，采用第二刻蚀工艺刻蚀所述介质层，形成第二标记凹槽和第二开口；在刻蚀所述掩膜层和部分介质层之后，去除所述第二图形层。
16.如权利要求15所述的标记结构的形成方法，其特征在于，所述第二图形层包括图形化的光刻胶层。
17.如权利要求1所述的标记结构的形成方法，其特征在于，所述第一刻蚀工艺对所述掩膜层的刻蚀速率大于所述第二刻蚀工艺对所述掩膜层的刻蚀速率。
18.如权利要求1所述的标记结构的形成方法，其特征在于，所述介质层包括位于器件层表面的阻挡层、位于阻挡层表面的第一介质材料层、以及位于第一介质材料层表面的第二介质材料层。
19.如权利要求18所述的标记结构的形成方法，其特征在于，所述阻挡层的材料为含氮材料；所述第一介质材料层的材料为超低K介质材料，所述超低K介质材料的介电系数小于2.5；所述第二介质材料层的材料为正硅酸乙酯；所述掩膜层的材料为氮化钛。
20.如权利要求1所述的标记结构的形成方法，其特征在于，所述器件层内包括导电层；所述第二开口底部暴露出所述导电层。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015122828A1 (de) 2015-12-23 2017-06-29 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung
JP2017219757A (ja) * 2016-06-09 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110034098B (zh) * 2018-01-12 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112635659B (zh) * 2019-10-09 2023-03-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113517289B (zh) * 2020-04-10 2024-02-09 长鑫存储技术有限公司 半导体结构及其形成方法
TWI730799B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 影像感測器的製造方法及對準標記結構
CN114200796B (zh) * 2020-09-02 2024-01-26 中芯国际集成电路制造(上海)有限公司 对准标记及其形成方法
CN112435936B (zh) * 2020-11-23 2022-03-15 长江存储科技有限责任公司 一种套刻精度检测方法及半导体结构
CN112510016A (zh) * 2020-12-08 2021-03-16 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN113093486B (zh) * 2021-04-15 2022-06-28 上海交通大学 用于电子束光刻套刻的通用对准标记及其制造方法
CN113394198A (zh) * 2021-05-28 2021-09-14 上海华力微电子有限公司 光刻对准标记及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083807A (en) * 1999-03-29 2000-07-04 Nanya Technology Corporation Overlay measuring mark and its method
CN1541415A (zh) * 2001-01-24 2004-10-27 �����ɷ� 微影对准设计及cmp加工波纹表面覆盖量测记号
EP1477860A1 (en) * 2003-05-12 2004-11-17 ASML Netherlands B.V. Lithographic marker structure compliant with microelectronic device processing
CN103165417A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 多层图案化覆盖拆分方法
CN103199084A (zh) * 2013-03-08 2013-07-10 京东方科技集团股份有限公司 基板对位标记及其制作方法、基板
CN103630825A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 芯片测试电路及其形成方法
CN104752410A (zh) * 2013-12-30 2015-07-01 南亚科技股份有限公司 框中框重叠标记

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192845B2 (en) * 2004-06-08 2007-03-20 Macronix International Co., Ltd. Method of reducing alignment measurement errors between device layers
KR101215645B1 (ko) * 2010-12-09 2012-12-26 에스케이하이닉스 주식회사 오버레이 버니어 마스크패턴과 그 형성방법 및 오버레이 버니어 패턴을 포함하는 반도체소자와 그 형성방법
US9401332B2 (en) * 2013-11-22 2016-07-26 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and alignment mark of semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083807A (en) * 1999-03-29 2000-07-04 Nanya Technology Corporation Overlay measuring mark and its method
CN1541415A (zh) * 2001-01-24 2004-10-27 �����ɷ� 微影对准设计及cmp加工波纹表面覆盖量测记号
EP1477860A1 (en) * 2003-05-12 2004-11-17 ASML Netherlands B.V. Lithographic marker structure compliant with microelectronic device processing
CN103165417A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 多层图案化覆盖拆分方法
CN103630825A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 芯片测试电路及其形成方法
CN103199084A (zh) * 2013-03-08 2013-07-10 京东方科技集团股份有限公司 基板对位标记及其制作方法、基板
CN104752410A (zh) * 2013-12-30 2015-07-01 南亚科技股份有限公司 框中框重叠标记

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