CN106847831A - 薄膜晶体管阵列基板及其制造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 97
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 230000004888 barrier function Effects 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims description 86
- 239000010408 film Substances 0.000 claims description 46
- 238000002161 passivation Methods 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 abstract description 5
- 239000002184 metal Substances 0.000 description 27
- 229910052751 metal Inorganic materials 0.000 description 27
- 230000003287 optical effect Effects 0.000 description 17
- 239000000463 material Substances 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
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Abstract
本发明公开了一种薄膜晶体管阵列基板及其制造方法。薄膜晶体管阵列基板包括基板、第一数据线、第一绝缘层、扫描线、第二绝缘层、第二数据线、像素单元组合。第一数据线设置在基板上；第一绝缘层设置在第一数据线和基板上；像素单元组合包括一第一像素单元和一第二像素单元，第一像素单元与第二像素单元在与扫描线平行的方向上相邻；第一绝缘层上设置有第一通孔，第一数据线通过第一通孔与第一像素单元连接，第一像素单元还与扫描线连接，第二像素单元与扫描线和第二数据线连接；第一数据线与第二数据线平行，在垂直于基板所在的平面的方向上，第一数据线和第二数据线部分重叠或全部重叠。本发明能提高像素单元的开口率，进而提高显示效果。
Description
【技术领域】
本发明涉及显示技术领域，特别涉及一种薄膜晶体管阵列基板及其制造方法。
【背景技术】
目前，显示面板的分辨率越来越高。
传统的显示面板中的像素单元均需要由一扫描线和一数据线提供信号。显示面板的分辨率越高，则显示面板中的像素单元的数量越多，每一个像素单元所对应的显示区域的尺寸就需要制作得越小。
由于与像素单元相连的数据线和扫描线会挤占该像素单元所对应的显示区域，因此，在该像素单元所对应的显示区域的尺寸越小的情况下，该数据线或该扫描线所挤占的区域占该像素单元所对应的显示区域的比例越大。此时，该像素单元的开口率越低。
为了使得开口率较低的像素单元能够取得开口率较大的显示效果，传统的技术方案为加大显示面板的背光亮度。然而，该技术方案会加大显示面板的制作成本以及使用时的功耗。
故，有必要提出一种新的技术方案，以解决上述技术问题。
【发明内容】
本发明的目的在于提供一种薄膜晶体管阵列基板及其制造方法，其能提高像素单元的开口率，进而提高显示效果。
为解决上述问题，本发明的技术方案如下：
一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：一基板；至少一第一数据线，所述第一数据线设置在所述基板上；一第一绝缘层，所述第一绝缘层设置在所述第一数据线和所述基板上；至少一扫描线；一第二绝缘层；至少一第二数据线；至少一像素单元组合，所述像素单元组合包括一第一像素单元和一第二像素单元，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻；其中，所述第一绝缘层上设置有第一通孔，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接；所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
在上述薄膜晶体管阵列基板中，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
在上述薄膜晶体管阵列基板中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
在上述薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：一传导构件；其中，所述传导构件、所述第一栅极和所述第二栅极均设置在所述第一绝缘层上，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一数据线通过所述第一通孔与所述传导构件连接，所述第二绝缘层上设置有第二通孔，所述传导构件通过所述第二通孔与所述第一源极连接。
在上述薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极均设置在所述第一绝缘层上，所述第一半导体构件与所述第一源极和所述第一漏极相接触，所述第二半导体构件与所述第二源极和所述第二漏极相接触，所述第一数据线的至少一部分穿过所述第一通孔与所述第一源极连接。
一种上述薄膜晶体管阵列基板的制造方法，所述方法包括以下步骤：A、在基板上设置第一数据线；B、在所述第一数据线和所述基板上设置第一绝缘层；C、在所述第一绝缘层上设置第一通孔；D、在所述第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元，其中，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接，所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
在上述薄膜晶体管阵列基板的制造方法中，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
在上述薄膜晶体管阵列基板的制造方法中，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
在上述薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：一传导构件，所述传导构件设置在所述第一绝缘层上，所述传导构件通过所述第一通孔与所述第一数据线连接；所述步骤D包括：d1、在所述第一绝缘层上设置传导构件、所述扫描线、所述第一栅极和所述第二栅极，其中，所述扫描线与所述第一栅极和所述第二栅极连接；d2、在所述第一栅极、所述第二栅极上设置所述第二绝缘层；d3、在所述第二绝缘层上与所述第一栅极、所述第二栅极对应的位置处分别设置第一半导体构件和第二半导体构件；d4、在所述第二绝缘层上设置第二通孔；d5、在所述第二绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一源极还通过所述第二通孔与所述传导构件接触，所述第二源极与所述第二数据线连接；d6、形成第一钝化层；d7、在所述第一钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极与所述第一漏极连接，所述第二像素电极与所述第二漏极连接。
在上述薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述步骤D包括：d8、在所述第一绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极通过所述第一通孔与所述第一数据线连接，所述第二源极与所述第二数据线连接；d9、形成所述第一半导体构件和所述第二半导体构件，其中，所述第一半导体构件与所述第一源极和所述第一漏极接触，所述第二半导体构件与所述第二源极和所述第二漏极接触；d10、在所述第一半导体构件和所述第二半导体构件上设置第二绝缘层；d11、在所述第二绝缘层上与所述第一半导体构件和所述第二半导体构件对应的位置处分别设置所述第一栅极、所述第二栅极和所述扫描线，所述扫描线与所述第一栅极和所述第二栅极连接；d12、形成第二钝化层；d13、在所述第二钝化层和所述第二绝缘层上设置第三通孔和第四通孔；d14、在所述第二钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极通过所述第三通孔与所述第一漏极连接，所述第二像素电极通过所述第四通孔与所述第二漏极连接。
相对现有技术，在本发明中，由于与相邻两像素单元连接的两数据线在垂直于所述基板所在的平面的方向上部分重叠或全部重叠，本发明的技术方案可以节省一半数量的数据线所占据的空间，有利于提高薄膜晶体管阵列基板中的像素单元的开口率，进而提高显示效果。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
【附图说明】
图1和图2为本发明的薄膜晶体管阵列基板中的像素单元的两种排列方式的示意图；
图3和图4为图1或图2的A-A’截面中数据线与薄膜晶体管开关的两种连接关系的示意图；
图5为本发明的薄膜晶体管阵列基板的制造方法的流程图；
图6为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为底栅结构的情况下，在第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元的步骤的流程图；
图7为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为顶栅结构的情况下，在第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元的步骤的流程图。
【具体实施方式】
本说明书所使用的词语“实施例”意指实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为“一个或多个”，除非另外指定或从上下文可以清楚确定单数形式。
本发明的薄膜晶体管阵列基板可以应用于TFT-LCD(Thin Film TransistorLiquid Crystal Display，薄膜晶体管液晶显示面板)或OLED(Organic Light EmittingDiode，有机发光二极管显示面板)中。
参考图1、图2、图3和图4，图1和图2为本发明的薄膜晶体管阵列基板中的像素单元的两种排列方式的示意图，图3和图4为图1或图2的A-A’截面中数据线与薄膜晶体管开关的两种连接关系的示意图。
本发明的薄膜晶体管阵列基板包括基板301、第一数据线102、第一绝缘层302、扫描线101、第二绝缘层306、第二数据线103、像素单元组合。
所述第一数据线102设置在所述基板301上。所述基板301为柔性基板(例如，塑料基板)或刚性基板(例如，玻璃基板)。
所述第一绝缘层302设置在所述第一数据线102和所述基板301上。所述第一绝缘层302覆盖所述第一数据线102。
所述像素单元组合包括第一像素单元104和第二像素单元105，所述第一像素单元104与所述第二像素单元105在与所述扫描线101平行的方向上相邻。所述第一像素单元104和所述第二像素单元105均设置在所述第一绝缘层302上。
其中，所述第一绝缘层302上设置有第一通孔，所述第一数据线102通过所述第一通孔与所述第一像素单元104连接，所述第一像素单元104还与所述扫描线101连接，所述第二像素单元105与所述扫描线101和所述第二数据线103连接。
所述第一数据线102与所述第二数据线103平行，在垂直于所述基板301所在的平面的方向上，所述第一数据线102和所述第二数据线103部分重叠或全部重叠。具体地，在垂直于所述基板301所在的平面，并且自所述基板301指向所述像素单元组合的方向上，所述第二数据线103部分或全部位于所述第一数据线102的上方。在垂直于所述基板301所在的平面的方向上，所述第一数据线102和所述第二数据线103之间至少间隔所述第一绝缘层302。
在本发明的薄膜晶体管阵列基板中，所述第一数据线102在所述基板301上的第一投影和所述第二数据线103在所述基板301上的第二投影均位于所述第一像素单元104在所述基板301上的第三投影和所述第二像素单元105在所述基板301上的第四投影之间。即，所述第一数据线102和所述第二数据线103所在的区域位于所述第一像素单元104所在的区域和所述第二像素单元105所在的区域之间。
如图1所示，在由至少两所述第一像素单元104组成的第一像素单元列中，任意两所述第一像素单元104所对应的颜色相同，在由至少两所述第二像素单元105组成的第二像素单元列中，任意两所述第二像素单元105所对应的颜色相同。或者，如图2所示，在由至少两所述第一像素单元104组成的所述第一像素单元列中，任意两相邻的所述第一像素单元104所对应的颜色分别为第一颜色和第二颜色，所述第一颜色为红色、绿色、蓝色、白色中的一者，所述第二颜色为红色、绿色、蓝色、白色中的另一者，在由至少两所述第二像素单元105组成的所述第二像素单元列中，任意两相邻的所述第二像素单元105所对应的颜色分别为第三颜色和第四颜色，所述第三颜色为红色、绿色、蓝色、白色中的一者，所述第四颜色为红色、绿色、蓝色、白色中的另一者。
在与所述第一数据线平行的方向上，如图1所示，相同颜色的所述第一像素单元104或所述第二像素单元105位于所述第一数据线或所述第二数据线的同一侧；或者，如图2所示，
在本发明的薄膜晶体管阵列基板中，所述第一像素单元104包括第一薄膜晶体管开关和第一像素电极314，所述第二像素单元105包括第二薄膜晶体管开关和第二像素电极315，所述第一薄膜晶体管开关与所述第一像素电极314、所述扫描线101和所述第一数据线102连接，所述第二薄膜晶体管开关与所述第二像素电极315、所述扫描线101和所述第二数据线103连接。
所述第一薄膜晶体管开关包括第一栅极303、第一半导体构件307、第一源极309和第一漏极310，所述第二薄膜晶体管开关包括第二栅极304、第二半导体构件308、第二源极311和第二漏极312。
所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅(倒栅)结构或顶栅结构。
所述第二绝缘层306设置于所述第一栅极303与所述第一源极309、第一漏极310之间，以及设置与所述第二栅极304与所述第二源极311、所述第二漏极312之间。
在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，沿垂直于所述基板301所在的平面并且自所述基板301指向所述像素单元组合的方向，所述第一栅极303位于所述第一半导体构件307、所述第一源极309、所述第一漏极310的下方，所述第二栅极304位于所述第二半导体构件308、所述第二源极311、所述第二漏极312的下方。
在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，沿垂直于所述基板301所在的平面并且自所述基板301指向所述像素单元组合的方向，所述第一源极309和所述第一漏极310均位于所述第一半导体构件307的下方，所述第一栅极303位于所述第一半导体构件307的上方，所述第二源极311和所述第二漏极312均位于所述第二半导体构件308的下方，所述第二栅极304位于所述第二半导体构件308的上方。
所述第一数据线102是通过在所述基板301上设置第一金属层，并对所述第一金属层实施第一光罩制程和第一蚀刻制程来形成的。
所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103均处于同一层别。
所述第一像素电极314通过第三通孔与所述第一漏极310连接，所述第二像素电极315通过第四通孔与所述第二漏极312连接。其中，所述第三通孔和所述第四通孔均贯穿钝化层(第一钝化层313、第二钝化层403)。所述钝化层设置在所述第一薄膜晶体管开关和所述第二薄膜晶体管开关上，所述第一像素电极314和所述第二像素电极315均设置在所述钝化层上。
在本发明的薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，如图3所示，所述薄膜晶体管阵列基板还包括传导构件305。
所述传导构件305、所述第一栅极303和所述第二栅极304均设置在所述第一绝缘层302上，所述第一源极309和所述第一漏极310均与所述第一半导体构件307接触，所述第二源极311和所述第二漏极312均与所述第二半导体构件308接触，所述第一数据线102通过所述第一通孔与所述传导构件305连接，所述第二绝缘层306上设置有第二通孔，所述传导构件305通过所述第二通孔与所述第一源极309连接。即，所述第一数据线102和所述第一源极309通过所述传导构件305连接。
所述第二数据线103设置在所述第二绝缘层306上，所述第二数据线103与所述第二源极311连接。
所述第二绝缘层306设置在所述第一栅极303和所述第二栅极304上，所述第一半导体构件307和所述第二半导体构件308分别设置在所述第二绝缘层306上与所述第一栅极303和所述第二栅极304对应的位置处。
所述第一栅极303、所述第二栅极304、所述传导构件305均是通过在所述第一绝缘层302上设置第二金属层，并对所述第二金属层实施第二光罩制程和第二蚀刻制程来形成的。
所述第一半导体构件307和所述第二半导体构件308均是通过在所述第二绝缘层306上设置第一半导体材料层，并对所述第一半导体材料层实施第三光罩制程和第三蚀刻制程来形成的。
所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103均是通过在所述第二绝缘层306上设置第三金属层，并对所述第三金属层实施第四光罩制程和第四蚀刻制程来形成的。
所述第一像素电极314、所述第二像素电极315均是通过在所述第一钝化层313上设置第四金属层，并对所述第四金属层实施第五光罩制程和第五蚀刻制程来形成的。
在本发明的薄膜晶体管阵列基板中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，如图4所示，所述第一源极309、所述第一漏极310、所述第二源极311和所述第二漏极312均设置在所述第一绝缘层302上，所述第一半导体构件307与所述第一源极309和所述第一漏极310相接触，所述第二半导体构件308与所述第二源极311和所述第二漏极312相接触，所述第一数据线还包括延伸部401，所述第一源极309穿过所述第一通孔与所述延伸部401连接。
所述第二数据线103设置在所述第一绝缘层302上，所述第二数据线103与所述第二源极311连接。
所述第二绝缘层306设置在所述第一半导体构件307和所述第二半导体构件308上，所述第一栅极303、所述第二栅极304分别设置在所述第二绝缘层306上与所述第一半导体构件307、所述第二半导体构件308对应的位置处。
所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103均是通过在所述第一绝缘层302上设置第五金属层，并对所述第五金属层实施第六光罩制程和第六蚀刻制程来形成的。
所述第一半导体构件307和所述第二半导体构件308均是通过在所述第二绝缘层306上设置第二半导体材料层，并对所述第二半导体材料层实施第七光罩制程和第七蚀刻制程来形成的。
所述第一栅极303、所述第二栅极304均是通过在第三绝缘层402上设置第六金属层，并对所述第六金属层实施第八光罩制程和第八蚀刻制程来形成的。其中，所述第三绝缘层402设置在所述第二绝缘层306、所述第一半导体构件307和所述第二半导体构件308上。
所述第一像素电极314、所述第二像素电极315均是通过在所述第二钝化层403上设置第七金属层，并对所述第七金属层实施第九光罩制程和第九蚀刻制程来形成的。
参考图5，图5为本发明的薄膜晶体管阵列基板的制造方法的流程图。本发明的薄膜晶体管阵列基板的制造方法的实施对象为本发明的薄膜晶体管阵列基板。
本发明的薄膜晶体管阵列基板的制造方法包括以下步骤：
A(步骤501)、在基板301上设置第一数据线102。具体地，在所述基板301上设置第一金属层，并对所述第一金属层实施第一光罩制程和第一蚀刻制程，以形成所述第一数据线102。
B(步骤502)、在所述第一数据线102和所述基板301上设置第一绝缘层302。
C(步骤503)、在所述第一绝缘层302上设置第一通孔。
D(步骤504)、在所述第一绝缘层302上设置扫描线101、第二绝缘层306、第二数据线103、第一像素单元104和第二像素单元105，其中，所述第一像素单元104与所述第二像素单元105在与所述扫描线101平行的方向上相邻，所述第一数据线102通过所述第一通孔与所述第一像素单元104连接，所述第一像素单元104还与所述扫描线101连接，所述第二像素单元105与所述扫描线101和所述第二数据线103连接，所述第一数据线102与所述第二数据线103平行，在垂直于所述基板301所在的平面的方向上，所述第一数据线102和所述第二数据线103部分重叠或全部重叠。
在本发明的薄膜晶体管阵列基板的制造方法中，所述第一数据线102在所述基板301上的第一投影和所述第二数据线103在所述基板301上的第二投影均位于所述第一像素单元104在所述基板301上的第三投影和所述第二像素单元105在所述基板301上的第四投影之间。
在本发明的薄膜晶体管阵列基板的制造方法中，所述第一像素单元104包括一第一薄膜晶体管开关和一第一像素电极314，所述第二像素单元105包括一第二薄膜晶体管开关和一第二像素电极315，所述第一薄膜晶体管开关与所述第一像素电极314、所述扫描线101和所述第一数据线102连接，所述第二薄膜晶体管开关与所述第二像素电极315、所述扫描线101和所述第二数据线103连接。
所述第一薄膜晶体管开关包括第一栅极303、第一半导体构件307、第一源极309和第一漏极310，所述第二薄膜晶体管开关包括第二栅极304、第二半导体构件308、第二源极311和第二漏极312。
所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
参考图6，图6为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为底栅结构的情况下，在第一绝缘层302上设置扫描线101、第二绝缘层306、第二数据线103、第一像素单元104和第二像素单元105的步骤的流程图。
在本发明的薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括传导构件305，所述传导构件305设置在所述第一绝缘层302上，所述传导构件305通过所述第一通孔与所述第一数据线102连接。
所述步骤D包括：
d1(步骤601)、在所述第一绝缘层302上设置传导构件305、所述扫描线101、所述第一栅极303和所述第二栅极304，其中，所述扫描线101与所述第一栅极303和所述第二栅极304连接。具体地，在所述第一绝缘层302上设置第二金属层，并对所述第二金属层实施第二光罩制程和第二蚀刻制程，以形成所述第一栅极303、所述第二栅极304、所述传导构件305。
d2(步骤602)、在所述第一栅极303、所述第二栅极304上设置所述第二绝缘层306。
d3(步骤603)、在所述第二绝缘层306上与所述第一栅极303、所述第二栅极304对应的位置处分别设置第一半导体构件307和第二半导体构件308。具体地，在所述第二绝缘层306上设置第一半导体材料层，并对所述第一半导体材料层实施第三光罩制程和第三蚀刻制程，以形成所述第一半导体构件307和所述第二半导体构件308。
d4(步骤604)、在所述第二绝缘层306上设置第二通孔。
d5(步骤605)、在所述第二绝缘层306上设置所述第二数据线103、所述第一源极309、所述第一漏极310、所述第二源极311和所述第二漏极312，其中，所述第一源极309和所述第一漏极310均与所述第一半导体构件307接触，所述第二源极311和所述第二漏极312均与所述第二半导体构件308接触，所述第一源极309还通过所述第二通孔与所述传导构件305接触，所述第二源极311与所述第二数据线103连接。具体地，在所述第二绝缘层306上设置第三金属层，并对所述第三金属层实施第四光罩制程和第四蚀刻制程，以形成所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103。
d6(步骤606)、形成第一钝化层313。
d7(步骤607)、在所述第一钝化层313上设置所述第一像素电极314和所述第二像素电极315，其中，所述第一像素电极314与所述第一漏极310连接，所述第二像素电极315与所述第二漏极312连接。具体地，在所述第一钝化层313上设置第四金属层，并对所述第四金属层实施第五光罩制程和第五蚀刻制程，以形成所述第一像素电极314、所述第二像素电极315。
在所述步骤d6之后，以及在所述步骤d7之前，所述步骤D还包括：
在所述第一钝化层313上设置所述第三通孔和所述第四通孔。
参考图7，图7为图5中在第一薄膜晶体管开关的结构和第二薄膜晶体管开关的结构均为顶栅结构的情况下，在第一绝缘层302上设置扫描线101、第二绝缘层306、第二数据线103、第一像素单元104和第二像素单元105的步骤的流程图。
在本发明的薄膜晶体管阵列基板的制造方法中，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述步骤D包括：
d8(步骤701)、在所述第一绝缘层302上设置所述第二数据线103、所述第一源极309、所述第一漏极310、所述第二源极311和所述第二漏极312，其中，所述第一源极309通过所述第一通孔与所述第一数据线102连接，所述第二源极311与所述第二数据线103连接。具体地，通过在所述第一绝缘层302上设置第五金属层，并对所述第五金属层实施第六光罩制程和第六蚀刻制程，以形成所述第一源极309、所述第一漏极310、所述第二源极311、所述第二漏极312、所述第二数据线103。
d9(步骤702)、形成所述第一半导体构件307和所述第二半导体构件308，其中，所述第一半导体构件307与所述第一源极309和所述第一漏极310接触，所述第二半导体构件308与所述第二源极311和所述第二漏极312接触。具体地，在所述第二绝缘层306上设置第二半导体材料层，并对所述第二半导体材料层实施第七光罩制程和第七蚀刻制程，以形成所述第一半导体构件307和所述第二半导体构件308。
d10(步骤703)、在所述第一半导体构件307和所述第二半导体构件308上设置第二绝缘层306。
d11(步骤704)、在所述第二绝缘层306上与所述第一半导体构件307和所述第二半导体构件308对应的位置处分别设置所述第一栅极303、所述第二栅极304和所述扫描线101，所述扫描线101与所述第一栅极303和所述第二栅极304连接。具体地，在第三绝缘层402上设置第六金属层，并对所述第六金属层实施第八光罩制程和第八蚀刻制程，以形成所述第一栅极303、所述第二栅极304。
d12(步骤705)、形成第二钝化层403。
d13(步骤706)、在所述第二钝化层403和所述第二绝缘层306上设置所述第三通孔和所述第四通孔。所述第三通孔和所述第四通孔还贯穿所述第二绝缘层306。
d14(步骤707)、在所述第二钝化层403上设置所述第一像素电极314和所述第二像素电极315，其中，所述第一像素电极314通过所述第三通孔与所述第一漏极310连接，所述第二像素电极315通过所述第四通孔与所述第二漏极312连接。具体地，在所述第二钝化层403上设置第七金属层，并对所述第七金属层实施第九光罩制程和第九蚀刻制程，以形成所述第一像素电极314、所述第二像素电极315。
通过上述技术方案，由于与相邻两像素单元连接的两数据线在垂直于所述基板301所在的平面的方向上部分重叠或全部重叠，因此，在本发明的技术方案中，相邻两像素单元所对应的区域仅需要预留(布局)一数据线所对应的空间，而传统的技术方案中相邻两像素单元所对应的区域仅需要预留(布局)两数据线所对应的空间，因此，本发明的技术方案可以节省一半数量的数据线所占据的空间，有利于提高薄膜晶体管阵列基板中的像素单元的开口率，进而提高显示效果。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括：
一基板；
至少一第一数据线，所述第一数据线设置在所述基板上；
一第一绝缘层，所述第一绝缘层设置在所述第一数据线和所述基板上；
至少一扫描线；
一第二绝缘层；
至少一第二数据线；
至少一像素单元组合，所述像素单元组合包括一第一像素单元和一第二像素单元，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻；
其中，所述第一绝缘层上设置有第一通孔，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接；
所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
2.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
3.根据权利要求1或2所述的薄膜晶体管阵列基板，其特征在于，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；
所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；
所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
4.根据权利要求3所述的薄膜晶体管阵列基板，其特征在于，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：
一传导构件；
其中，所述传导构件、所述第一栅极和所述第二栅极均设置在所述第一绝缘层上，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一数据线通过所述第一通孔与所述传导构件连接，所述第二绝缘层上设置有第二通孔，所述传导构件通过所述第二通孔与所述第一源极连接。
5.根据权利要求3所述的薄膜晶体管阵列基板，其特征在于，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极均设置在所述第一绝缘层上，所述第一半导体构件与所述第一源极和所述第一漏极相接触，所述第二半导体构件与所述第二源极和所述第二漏极相接触，所述第一数据线的至少一部分穿过所述第一通孔与所述第一源极连接。
6.一种如权利要求1所述的薄膜晶体管阵列基板的制造方法，其特征在于，所述方法包括以下步骤：
A、在基板上设置第一数据线；
B、在所述第一数据线和所述基板上设置第一绝缘层；
C、在所述第一绝缘层上设置第一通孔；
D、在所述第一绝缘层上设置扫描线、第二绝缘层、第二数据线、第一像素单元和第二像素单元，其中，所述第一像素单元与所述第二像素单元在与所述扫描线平行的方向上相邻，所述第一数据线通过所述第一通孔与所述第一像素单元连接，所述第一像素单元还与所述扫描线连接，所述第二像素单元与所述扫描线和所述第二数据线连接，所述第一数据线与所述第二数据线平行，在垂直于所述基板所在的平面的方向上，所述第一数据线和所述第二数据线部分重叠或全部重叠。
7.根据权利要求6所述的薄膜晶体管阵列基板的制造方法，其特征在于，所述第一数据线在所述基板上的第一投影和所述第二数据线在所述基板上的第二投影均位于所述第一像素单元在所述基板上的第三投影和所述第二像素单元在所述基板上的第四投影之间。
8.根据权利要求6或7所述的薄膜晶体管阵列基板的制造方法，其特征在于，所述第一像素单元包括一第一薄膜晶体管开关和一第一像素电极，所述第二像素单元包括一第二薄膜晶体管开关和一第二像素电极，所述第一薄膜晶体管开关与所述第一像素电极、所述扫描线和所述第一数据线连接，所述第二薄膜晶体管开关与所述第二像素电极、所述扫描线和所述第二数据线连接；
所述第一薄膜晶体管开关包括第一栅极、第一半导体构件、第一源极和第一漏极，所述第二薄膜晶体管开关包括第二栅极、第二半导体构件、第二源极和第二漏极；
所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构或顶栅结构。
9.根据权利要求8所述的薄膜晶体管阵列基板的制造方法，其特征在于，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为底栅结构的情况下，所述薄膜晶体管阵列基板还包括：
一传导构件，所述传导构件设置在所述第一绝缘层上，所述传导构件通过所述第一通孔与所述第一数据线连接；
所述步骤D包括：
d1、在所述第一绝缘层上设置传导构件、所述扫描线、所述第一栅极和所述第二栅极，其中，所述扫描线与所述第一栅极和所述第二栅极连接；
d2、在所述第一栅极、所述第二栅极上设置所述第二绝缘层；
d3、在所述第二绝缘层上与所述第一栅极、所述第二栅极对应的位置处分别设置第一半导体构件和第二半导体构件；
d4、在所述第二绝缘层上设置第二通孔；
d5、在所述第二绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极和所述第一漏极均与所述第一半导体构件接触，所述第二源极和所述第二漏极均与所述第二半导体构件接触，所述第一源极还通过所述第二通孔与所述传导构件接触，所述第二源极与所述第二数据线连接；
d6、形成第一钝化层；
d7、在所述第一钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极与所述第一漏极连接，所述第二像素电极与所述第二漏极连接。
10.根据权利要求8所述的薄膜晶体管阵列基板的制造方法，其特征在于，在所述第一薄膜晶体管开关的结构和所述第二薄膜晶体管开关的结构均为顶栅结构的情况下，所述步骤D包括：
d8、在所述第一绝缘层上设置所述第二数据线、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，其中，所述第一源极通过所述第一通孔与所述第一数据线连接，所述第二源极与所述第二数据线连接；
d9、形成所述第一半导体构件和所述第二半导体构件，其中，所述第一半导体构件与所述第一源极和所述第一漏极接触，所述第二半导体构件与所述第二源极和所述第二漏极接触；
d10、在所述第一半导体构件和所述第二半导体构件上设置第二绝缘层；
d11、在所述第二绝缘层上与所述第一半导体构件和所述第二半导体构件对应的位置处分别设置所述第一栅极、所述第二栅极和所述扫描线，所述扫描线与所述第一栅极和所述第二栅极连接；
d12、形成第二钝化层；
d13、在所述第二钝化层和所述第二绝缘层上设置第三通孔和第四通孔；
d14、在所述第二钝化层上设置所述第一像素电极和所述第二像素电极，其中，所述第一像素电极通过所述第三通孔与所述第一漏极连接，所述第二像素电极通过所述第四通孔与所述第二漏极连接。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710134392.4A CN106847831A (zh) | 2017-03-08 | 2017-03-08 | 薄膜晶体管阵列基板及其制造方法 |
| PCT/CN2017/080933 WO2018161411A1 (zh) | 2017-03-08 | 2017-04-18 | 薄膜晶体管阵列基板及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710134392.4A CN106847831A (zh) | 2017-03-08 | 2017-03-08 | 薄膜晶体管阵列基板及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106847831A true CN106847831A (zh) | 2017-06-13 |
Family
ID=59138163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710134392.4A Pending CN106847831A (zh) | 2017-03-08 | 2017-03-08 | 薄膜晶体管阵列基板及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106847831A (zh) |
| WO (1) | WO2018161411A1 (zh) |
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| CN108538853A (zh) * | 2018-03-29 | 2018-09-14 | 武汉华星光电技术有限公司 | 显示装置及其阵列基板 |
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| CN102116986A (zh) * | 2009-12-31 | 2011-07-06 | 上海天马微电子有限公司 | 电子纸显示装置及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090129805A (ko) * | 2008-06-13 | 2009-12-17 | 엘지디스플레이 주식회사 | 횡전계형 액정표시장치용 어레이 기판 |
-
2017
- 2017-03-08 CN CN201710134392.4A patent/CN106847831A/zh active Pending
- 2017-04-18 WO PCT/CN2017/080933 patent/WO2018161411A1/zh active Application Filing
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| CN111312066A (zh) * | 2018-12-12 | 2020-06-19 | 三星显示有限公司 | 包括非晶硅导电层的显示装置 |
| CN111312066B (zh) * | 2018-12-12 | 2022-12-16 | 三星显示有限公司 | 包括非晶硅导电层的显示装置 |
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| Publication number | Publication date |
|---|---|
| WO2018161411A1 (zh) | 2018-09-13 |
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| SE01 | Entry into force of request for substantive examination | ||
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| TA01 | Transfer of patent application right | ||
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Effective date of registration: 20171026 Address after: 518132 No. 9-2 Ming Avenue, Gongming street, Guangming District, Guangdong, Shenzhen Applicant after: Shenzhen Huaxing photoelectric semiconductor display technology Co., Ltd. Address before: 518132 9-2, Guangming Road, Guangming New District, Guangdong, Shenzhen Applicant before: Shenzhen Huaxing Optoelectronic Technology Co., Ltd. |
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20170613 |