CN104009043B - 像素结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种像素结构，包括一薄膜晶体管元件。薄膜晶体管元件包括一氧化物半导体层、一栅极绝缘层、一栅极、一第一连接电极、一第二连接电极、一介电层、一源极与一漏极。氧化物半导体层具有一通道区，以及一第一接触区与一第二接触区分别位于通道区的两相对侧。第一连接电极覆盖第一接触区的上表面，且第二连接电极覆盖第二接触区的上表面，其中第一连接电极与第二连接电极未与栅极绝缘层在垂直投影方向上重叠。源极经由第一连接电极与氧化物半导体层的第一接触区电性连接，而漏极经由第二连接电极与氧化物半导体层的第二接触区电性连接。
Description
技术领域
本发明是关于一种像素结构及其制作方法，尤指一种利用连接电极连接源极/漏极与氧化物半导体层的像素结构及其制作方法。
背景技术
薄膜晶体管(thin film transistor,TFT)元件是一种广泛应用于显示面板的半导体元件，例如应用在液晶显示面板(liquid crystal display panel,LCD panel)、有机发光二极管显示器(organic light emitting diode display panel,OLED displaypanel)及电子纸(electronic paper,E-paper)等显示面板。薄膜晶体管元件的电子迁移率(mobility)直接影响到薄膜晶体管元件的切换速度，因此对于显示画面质量有很大的影响。
目前显示面板的薄膜晶体管元件根据使用的半导体层材料的不同，主要可以区分成非晶硅薄膜晶体管(amorphous silicon TFT,a-Si TFT)元件、多晶硅薄膜晶体管(polysilicon TFT)元件以及氧化物半导体薄膜晶体管(oxide semiconductor TFT)元件。非晶硅薄膜晶体管元件受限于使用非晶硅半导体材料，因此其电子迁移率较低(目前非晶硅薄膜晶体管元件的电子迁移率约在1cm2/Vs以内)，故无法满足目前可见的未来更高规格显示器的需求。多晶硅薄膜晶体管受惠于其多晶硅材料的特性，于电子迁移率上有大幅的改善(多晶硅薄膜晶体管的电子迁移率最佳约可达100cm2/Vs)。然而多晶硅薄膜晶体管元件的工艺复杂(相对地成本提升)，且于大尺寸面板应用时会有结晶程度均匀性不佳的问题存在，故目前多晶硅薄膜晶体管元件仍以小尺寸面板应用为主。氧化物半导体薄膜晶体管元件则是应用近年来新崛起的氧化物半导体材料，此类材料一般为非晶相(amorphous)晶格结构，没有应用于大尺寸面板上均匀性不佳的问题，且可利用多种方式成膜，例如溅镀(sputter)、旋涂(spin-on)以及印刷(printing)等方式，因此在工艺上较非晶硅薄膜晶体管元件更有工艺简化的弹性。氧化物半导体薄膜晶体管元件的电子迁移率一般可较非晶硅薄膜晶体管高10倍以上(氧化物半导体薄膜晶体管的电子迁移率大体上介于10cm2/Vs到50cm2/Vs之间)，此程度已可满足目前可见的未来高规格显示面板的需求。
然而，在氧化物半导体薄膜晶体管元件中，源极/漏极与氧化物半导体层间的接触阻抗若过大，将使得薄膜晶体管元件的效能降低且无法有效发挥其高电子迁移率的特性，故有必要降低氧化物半导体层与源极电极/漏极电极间的接触阻抗，以使得氧化物半导体薄膜晶体管元件展现高电子迁移率的特性。
发明内容
本发明的目的之一在于提供一种像素结构及其制作方法，以提升像素结构的薄膜晶体管元件的元件特性。
本发明的一实施例提供一种像素结构，包括一基板、一薄膜晶体管元件、一第一保护层以及一第一像素电极。薄膜晶体管元件设置于基板上，且薄膜晶体管元件包括一氧化物半导体层、一栅极绝缘层、一栅极、一第一连接电极、一第二连接电极、一介电层、一源极与一漏极。氧化物半导体层设置于基板上，且氧化物半导体层具有一通道区，以及一第一接触区与一第二接触区分别位于通道区的两相对侧。栅极绝缘层设置于氧化物半导体层上，且栅极绝缘层覆盖通道区的一上表面并暴露出第一接触区的一上表面以及第二接触区的一上表面。栅极设置于栅极绝缘层上。第一连接电极与第二连接电极分别设置于栅极绝缘层的两侧，第一连接电极覆盖第一接触区的上表面并与第一接触区的上表面接触，且第二连接电极覆盖第二接触区的上表面并与第二接触区的上表面接触，其中第一连接电极与第二连接电极未与栅极绝缘层在一垂直投影方向上重叠。介电层设置于栅极、第一连接电极与第二连接电极上，其中介电层具有一第一接触洞至少部分暴露出第一连接电极的一上表面，以及一第二接触洞至少部分暴露出第二连接电极的一上表面。源极与漏极设置于介电层上，其中源极经由第一接触洞与第一连接电极电性连接，且漏极经由第二接触洞与第二连接电极电性连接。第一保护层设置于介电层上，其中第一保护层具有一第三接触洞，至少部分暴露出漏极。第一像素电极设置于第一保护层上，其中第一像素电极经由第三接触洞与薄膜晶体管元件的漏极电性连接。
本发明的另一实施例提供一种制作像素结构的方法，包括下列步骤。提供一基板，并于基板上形成一图案化氧化物半导体层，其中图案化氧化物半导体层包括一氧化物半导体层，且氧化物半导体层具有一通道区，以及一第一接触区与一第二接触区分别位于通道区的两相对侧。于基板与图案化氧化物半导体层上依序形成一绝缘层以及一第一导电层。于第一导电层上形成一图案化遮蔽层，其中图案化遮蔽层部分覆盖第一导电层。去除图案化遮蔽层所暴露出的第一导电层以形成一第一图案化导电层，以及去除图案化遮蔽层所暴露出的绝缘层以形成一图案化绝缘层，其中图案化绝缘层包括一栅极绝缘层，栅极绝缘层覆盖通道区的一上表面并暴露出第一接触区的一上表面以及第二接触区的一上表面，以及第一图案化导电层包括一栅极位于栅极绝缘层上。于图案化遮蔽层所暴露出的基板上、氧化物半导体层的第一接触区的上表面上以及第二接触区的上表面上形成一第二导电层。进行一掀离工艺，同时移除图案化遮蔽层以及位于图案化遮蔽层上的第二导电层以形成一第二图案化导电层，其中第二图案化导电层包括一第一连接电极与一第二连接电极，以自行对准方式分别形成于第一接触区的上表面上以及第二接触区的上表面上，且第一连接电极与第二连接电极未与栅极绝缘层在一垂直投影方向上重叠。于栅极、第一连接电极与第二连接电极上形成一介电层，其中介电层具有一第一接触洞至少部分暴露出第一连接电极的一上表面，以及一第二接触洞至少部分暴露出第二连接电极的一上表面。于介电层上形成一第三图案化导电层，其中第三图案化导电层包括一源极与一漏极，源极经由第一接触洞与第一连接电极电性连接，且漏极经由第二接触洞与第二连接电极电性连接。于介电层上形成一第一保护层，其中第一保护层具有一第三接触洞，至少部分暴露出漏极。于第一保护层上形成一第一像素电极。
附图说明
图1至图8绘示了本发明的第一实施例的制作像素结构的方法的示意图；
图9与图10绘示了本发明的第二实施例的制作像素结构的示意图；
图11绘示了本发明的一对照实施例的像素结构的示意图；
图12绘示了本发明的对照实施例的像素结构的薄膜晶体管元件的栅极电压VG与漏极电流ID的关系图；
图13绘示了本发明的像素结构的薄膜晶体管元件的栅极电压VG与漏极电流ID的关系图；
附图标识说明：
10 基板
10S 开关元件区
10C 储存电容区
10P 像素区
12 缓冲层
14 图案化氧化物半导体层
14S 氧化物半导体层
14C 通道区
141 第一接触区
142 第二接触区
14B 储存电容下电极
16 绝缘层
161 第一绝缘薄膜
162 第二绝缘薄膜
18 第一导电层
20 图案化遮蔽层
201 第一遮蔽层
202 第二遮蔽层
22 第一图案化导电层
24 图案化绝缘层
GI 栅极绝缘层
CD 电容介电层
14X 上表面
14Y 上表面
14Z 上表面
G 栅极
22T 储存电容上电极
Cst 储存电容元件
26 第二导电层
28 第二图案化导电层
281 第一连接电极
282 第二连接电极
Z 垂直投影方向
283 导电图案
30 介电层
TH1 第一接触洞
TH2 第二接触洞
32 第三图案化导电层
S 源极
D 漏极
TFT 薄膜晶体管元件
34 第一保护层
TH3 第三接触洞
36 第一像素电极
50 像素结构
38 第二保护层
38A 开口
40 显示介质层
42 第二像素电极
44 显示元件
60 像素结构
70 像素结构
A 曲线
A’ 曲线
B 曲线
B’ 曲线
C 曲线
C’ 曲线
D 曲线
D’ 曲线
E 曲线
E’ 曲线
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
请参考图1至图8。图1至图8绘示了本发明的第一实施例的制作像素结构的方法的示意图。如图1所示，首先提供一基板10。基板10可为透明基板，且其可为硬质基板或可挠式基板例如玻璃基板、石英基板或塑料基板，但不以此为限。基板10可具有一开关元件区10S、一储存电容区10C以及一像素区10P。接着，可选择性地于基板10上形成一缓冲层12。缓冲层12可具有绝缘特性，且其材料可为无机绝缘材料例如氧化硅、氮化硅或氮氧化硅，但不以此为限，缓冲层12的材料亦可为有机绝缘材料。此外，缓冲层12可为单层结构或复合层结构。随后，于基板10上形成一图案化氧化物半导体层14，若缓冲层12存在，则图案化氧化物半导体层14形成于缓冲层12上。图案化氧化物半导体层14的材料可包括例如氧化铟镓锌(indium gallium zinc oxide,IGZO)、氧化铟镓(indium gallium oxide,IGO)、氧化铟锌(indium zinc oxide,IZO)、氧化铟锡(indium tin oxide,ITO)、氧化锌(zinc oxide,ZnO)、氧化铟(indium oxide,InO)、(indium tin zinc oxide,ITZO)、氧化镓(galliumoxide,GaO)或其它合适的氧化物半导体材料。图案化氧化物半导体层14可具有非晶相(amorphous)结构，且其可利用例如溅镀、旋涂、印刷或其它适合的方式形成。图案化氧化物半导体层14包括一氧化物半导体层14S，设置于开关元件区10S内，其中氧化物半导体层14S具有一通道区14C，以及一第一接触区141与一第二接触区142分别位于通道区14C的两相对侧。在本实施例中，通道区14C、第一接触区141以及第二接触区142位于同一平面上，且通道区14C的两端分别与第一接触区141以及第二接触区142在结构上连接，亦即通道区14C、第一接触区141以及第二接触区142三者分别为氧化物半导体层14S的一部分。此外，图案化氧化物半导体层14更可包括一储存电容下电极14B，设置于基板10的储存电容区10C内。
如图2所示，接着于基板10与图案化氧化物半导体层14上依序形成一绝缘层16以及一第一导电层18。绝缘层16的材料可为无机绝缘材料例如氧化硅、氮化硅或氮氧化硅，但不以此为限。在本实施例中，绝缘层16可为一复合层绝缘层，其可包括一第一绝缘薄膜161与一第二绝缘薄膜162，其中第一绝缘薄膜161形成于图案化氧化物半导体层14上，而第二绝缘薄膜162则形成于第一绝缘薄膜161上。第一绝缘薄膜161与第二绝缘薄膜162可以由相同材料构成，其中第一绝缘薄膜161可利用低温工艺形成，藉此可避免图案化氧化物半导体层14被高温破坏，而第二绝缘薄膜162可利用高温工艺形成，藉此可具有较佳的绝缘特性及结构强度。在一变化实施例中，绝缘层16亦可为一单层绝缘层。此外，第一导电层18的材料可包括透明导电材料，例如：金属氧化物导电材料(例如氧化铟锡)、不透明导电材料，例如：金属例如铝、钛/铝/钛、钼、钼/铝/钼、上述金属组成的合金或其它适合的金属或合金，但不以此为限。第一导电层18可为单层结构或复合层结构。
如3图所示，接着于第一导电层18上形成一图案化遮蔽层20，部分覆盖第一导电层18。图案化遮蔽层20可为例如一光阻层，其可利用曝光暨显影工艺加以图案化，但不以此为限。图案化遮蔽层20可包括一第一遮蔽层201与一第二遮蔽层202，其中第一遮蔽层201位于基板10的开关元件区10S内并覆盖了对应于图案化氧化物半导体层14的通道区14C上方的第一导电层18，而第二遮蔽层202位于基板10的储存电容区10C内并覆盖了对应于储存电容下电极14B上方的第一导电层18。在本实施例中，第一遮蔽层201的尺寸实质上等于图案化氧化物半导体层14的通道区14C的尺寸，而第二遮蔽层202的尺寸略小于储存电容下电极14B的尺寸，但不以此为限。例如在一变化实施例中，第二遮蔽层202的尺寸可等于储存电容下电极14B的尺寸。随后，去除图案化遮蔽层20所暴露出的第一导电层18以形成一第一图案化导电层22，以及去除图案化遮蔽层20所暴露出的绝缘层16以形成一图案化绝缘层24。图案化绝缘层24包括一栅极绝缘层GI以及一电容介电层CD，其中栅极绝缘层GI位于开关元件区10S内，且覆盖通道区14C的上表面14X并暴露出第一接触区141的上表面14Y以及第二接触区142的上表面14Z；电容介电层CD位于储存电容区10C内并部分覆盖储存电容下电极14B。在本实施例中，栅极绝缘层GI与电容介电层CD均分别由第一绝缘薄膜161与第二绝缘薄膜162所堆栈而成，但不以此为限。第一图案化导电层22包括一栅极G以及一储存电容上电极22T，其中栅极G位于开关元件区10S内并位于栅极绝缘层GI上；储存电容上电极22T位于储存电容区10C内并位于储存电容下电极14B上。储存电容下电极14B、储存电容上电极22T及夹设于储存电容下电极14B与储存电容上电极22T之间的电容介电层CD构成一储存电容元件Cst。此外，第一图案化导电层22更可包括一栅极线(图未示)与栅极G电性连接，或其它必要的导线例如共通线(图未示)。在本实施例中，去除图案化遮蔽层20所暴露出的第一导电层18以形成第一图案化导电层22与去除图案化遮蔽层20所暴露出的绝缘层16以形成图案化绝缘层24的步骤利用图案化遮蔽层20作为蚀刻屏蔽并利用蚀刻工艺加以实现。例如，蚀刻工艺可选用非等向蚀刻工艺例如干蚀刻工艺，因此栅极G的图案与栅极绝缘层GI的图案实质上会相等，也就是说，栅极G的侧壁与栅极绝缘层GI的侧壁实质上会切齐，但不以此为限。
如4图所示，随后于图案化遮蔽层20所暴露出的基板10上、氧化物半导体层14的第一接触区141的上表面14Y上以及第二接触区142的上表面14Z上形成一第二导电层26。也就是说，第一遮蔽层201所暴露出的氧化物半导体层14的第一接触区141的上表面14Y上以及第二接触区142的上表面14Z上、第二遮蔽层202所暴露出的储存电容下电极14B的一部分的上表面上，以及基板10(或是缓冲层12)上会形成第二导电层26。第二导电层26的材料可包括透明导电材料，例如：金属氧化物导电材料(例如氧化铟锡)、不透明导电材料，例如：金属例如铝、钛/铝/钛、钼、钼/铝/钼、上述金属组成的合金或其它适合的金属或合金，但不以此为限。第二导电层26可为单层结构或复合层结构。第二导电层26的厚度可视材料不同加以调整。举例而言，若第二导电层26的材料选用金属例如钼，则其厚度实质上可介于50埃(angstrom)与200埃之间，但不以此为限；若第二导电层26的材料选用透明导电材料，例如氧化铟锡，则其厚度可较金属为厚，例如大于200埃，但不以此为限。
如图5所示，接着进行一掀离(lift-off)工艺，同时移除图案化遮蔽层20以及位于图案化遮蔽层20上的第二导电层26以形成一第二图案化导电层28。第二图案化导电层28包括一第一连接电极281与一第二连接电极282，以自行对准(self-align)方式分别形成于第一接触区141的上表面14Y上以及第二接触区142的上表面14Z上，且第一连接电极281与第二连接电极282未与栅极绝缘层GI在垂直投影方向Z上重叠。精确地说，第一连接电极281的侧壁与第二连接电极282的侧壁实质上可分别与栅极绝缘层GI的侧壁切齐并分别完全覆盖第一接触区141的上表面14Y上以及第二接触区142的上表面14Z。此外，第二图案化导电层28另包括一导电图案283，设置于电容介电层CD的至少一侧(例如两侧并)并部分覆盖储存电容下电极14B，藉此可减少储存电容下电极14B的电阻。当第二导电层26的材料选用金属氧化物例如氧化铟锡时，则第一连接电极281与第二连接电极282为金属氧化物导电电极例如氧化铟物电极；当第二导电层26的材料选用金属或合金时，则第一连接电极281与第二连接电极282为金属电极例如铝电极、钛/铝/钛电极、钼电极或钼/铝/钼电极。由上述可知，由于第一连接电极281与第二连接电极282利用掀离(lift-off)工艺同时移除图案化遮蔽层20以及位于图案化遮蔽层20上的第二导电层26所形成，而图案化遮蔽层20本身也具有定义栅极G与栅极绝缘层GI的图案与位置的作用，因此，本实施例的作法具有自行对准的效果，亦即栅极G与栅极绝缘层GI以及第一连接电极281与第二连接电极282的相对位置是固定的，并可以确保第一连接电极281会完全覆盖第一接触区141的上表面14Y，第二连接电极282会完全覆盖第二接触区142的上表面14Z，且第一连接电极281与第二连接电极282不会与栅极绝缘层GI或门极G在垂直投影方向Z上重叠。
如图6所示，保留第一连接电极281、第二连接电极282与导电图案283的后，并移除第二图案化导电层28的其它不需要部分，例如位于基板10或缓冲层12上的第二图案化导电层28。随后，于栅极G、第一连接电极281与第二连接电极282上形成一介电层30，并于介电层30中形成一第一接触洞TH1至少部分暴露出第一连接电极281的上表面281S，以及一第二接触洞TH2至少部分暴露出第二连接电极282的上表面282S。介电层30可具有一平坦化表面，以利后续膜层的形成。介电层30的材料可为有机介电材料或无机介电材料，且介电层30可为单层结构或复合层结构。
如图7所示，随后于介电层30上形成一第三图案化导电层32。第三图案化导电层30包括一源极S与一漏极D，其中源极S经由第一接触洞TH1与第一连接电极281接触并电性连接，且漏极D经由第二接触洞TH2与第二连接电极282接触并电性连接，以制作出本实施例的薄膜晶体管元件TFT。第三图案化导电层32的材料可包括透明导电材料，例如：金属氧化物导电材料(例如氧化铟锡)、不透明导电材料，例如：金属例如铝、钛/铝/钛、钼、钼/铝/钼、上述金属组成的合金或其它适合的金属或合金，但不以此为限。此外，第三图案化导电层32可为单层结构或复合层结构。此外，第三图案化导电层32更可包括数据线(图未示)与源极S电性连接，或其它必要的导线。随后于介电层30上形成一第一保护层34，其中第一保护层34具有一第三接触洞TH3，至少部分暴露出漏极D。第一保护层34可具有一平坦化表面，以利后续膜层的形成。第一保护层34的材料可为有机绝缘材料或无机绝缘材料，且第一保护层34可为单层结构或复合层结构。
如图8所示，于第一保护层34上形成一第一像素电极36以形成本实施例的像素结构50，其中第一像素电极36位于像素区10P内并延伸至开关元件区10S内而经由第三接触洞TH3与薄膜晶体管元件TFT的漏极D接触并电性连接。在本实施例中，像素结构50应用于有机电激发光显示面板，因此更可进一步包括下列步骤。于第一保护层34上形成一第二保护层38，其中第二保护层38具有一开口38A，位于像素区10P内并至少部分暴露出第一像素电极36。第二保护层38的材料可为有机绝缘材料或无机绝缘材料，且第二保护层38可为单层结构或复合层结构。的后，于第二保护层38的开口38A内形成一显示介质层40，其中显示介质层40为一有机电激发光层。最后，于显示介质层40上形成一第二像素电极42。第一像素电极36与第二像素电极42可分别作为例如阳极与阴极，并与显示介质层40形成显示元件44，其中显示元件44为有机电激发光元件例如有机发光二极管元件。第一像素电极36与第二像素电极42的其中一者为穿透电极，而另一者可为反射电极或穿透电极。例如，若显示元件44是上发光型显示元件，则第一像素电极36为反射电极，而第二像素电极42为穿透电极；若显示元件44是底发光型显示元件，则第一像素电极36为穿透电极，而第二像素电极42为反射电极；若显示元件44是双面发光型显示元件，则第一像素电极36与第二像素电极42可均为穿透电极。此外，第一像素电极36与第二像素电极42之间另可视需要选择性地形成电洞注入层、电洞传输层、电子注入层与电子传输层等膜层。
本实施例的像素结构50并不限定于应用在有机电激发光显示面板上而可应用于其它各式自发光型或非自发光型显示面板上，例如液晶显示面板、电泳显示面板、电湿润显示面板或其它各式适合的显示面板上。若像素结构50欲应用在其它类型的显示面板上，则可选择其它对应的固态或液态膜层例如液晶层、电泳层或亲水/疏水混合液体。其中，当显示介质层40为非发光型材料或其它自发光型材料时，第二保护层38与第二像素电极42的其中至少一者，可选择性不设置。
本发明的像素结构及其制作方法并不以上述实施例为限。下文将依序介绍本发明的其它较佳实施例的像素结构及其制作方法，且为了便于比较各实施例的相异处并简化说明，在下文的各实施例中使用相同的符号标注相同的元件，且主要针对各实施例的相异处进行说明，而不再对重复部分进行赘述。
请参考图9与图10。图9与图10绘示了本发明的第二实施例的制作像素结构的示意图。不同于第一实施例，在本实施例中，栅极G的侧壁内缩于栅极绝缘层GI的侧壁。请接续图2后参考图9，如图9所示，在本实施例中，形成第一图案化导电层22与形成图案化绝缘层24的步骤利用图案化遮蔽层20作为蚀刻屏蔽并利用等向性蚀刻工艺例如湿蚀刻工艺加以实现。因此尽管栅极G的图案与栅极绝缘层GI两者均是使用图案化遮蔽层20作为蚀刻屏蔽，但栅极G的图案与栅极绝缘层GI的图案会有所不同。也就是说，由于栅极G位于栅极绝缘层GI的上，故栅极G的蚀刻时间较栅极绝缘层GI的蚀刻时间为长，因此栅极G的一部分侧壁会在蚀刻栅极绝缘层GI的继续被蚀刻掉，而在蚀刻的后栅极G的侧壁会内缩于栅极绝缘层GI的侧壁。同理，储存电容上电极22T的侧壁也会内缩于电容介电层CD的侧壁。接着依序进行第4图至图8所揭示的步骤，即可形成本实施例的像素结构60，如图10所示。值得说明的是，由于第一连接电极281与第二连接电极282利用掀离工艺同时移除图案化遮蔽层20以及位于图案化遮蔽层20上的第二导电层26所形成，因此栅极G的内缩侧壁可以更有效地确保在掀举工艺后栅极G与第一连接电极281/第二连接电极282之间不会产生短路。
本发明的制作像素结构的方法具有下列优点：
1.源极S与漏极D分别经由第一连接电极281与第二连接电极282与图案化氧化物半导体层14的第一接触区141与第二接触区142接触，因此可选用与图案化氧化物半导体层14具有较佳接触的材料，以减少阻值，进而增加薄膜晶体管元件TFT的电子迁移率。
2.由于第一连接电极281与第二连接电极282是利用掀举工艺形成，故具有自行对准效果而不会产生对位误差，且源极S与漏极D分别经由第一连接电极281与第二连接电极282与图案化氧化物半导体层14的第一接触区141与第二接触区142接触，因此即使第一接触洞TH1与第二接触洞TH2产生工艺偏移，亦不会因为源极S/漏极D与图案化氧化物半导体层14的第一接触区141与第二接触区142的接触位置的不对称而影响元件特性。
3.由于第一接触洞TH1与第二接触洞TH2是暴露第一连接电极281与第二连接电极282，而不是暴露图案化氧化物半导体层14，因此图案化氧化物半导体层14不会在蚀刻介电层30的过程中受到损伤，且介电层30的材料选择上不会受限于其与图案化氧化物半导体层14的蚀刻选择比而具有较大的弹性。
4.本发明的制作方法使用三层图案化导电层(包括第一图案化导电层22、第二图案化导电层28与第三图案化导电层32)的作法相较于习知制作方法使用两层图案化导电层的作法具有较大的设计弹性。
请参考图11。图11绘示了本发明的一对照实施例的像素结构的示意图。如图11所示，在本对照实施例的像素结构70中，第一接触洞TH1与第二接触洞TH2直接暴露出图案化氧化物半导体层14，而源极S与漏极D分别经由第一接触洞TH1与第二接触洞TH2和第一接触区141与第二接触区142直接接触。本对照实施例的像素结构70具有下列缺点：
1.源极S/漏极D是直接与图案化氧化物半导体层14接触，因此源极S/漏极D与图案化氧化物半导体层14的接触较差。
2.在蚀刻介电层30以形成第一接触洞TH1与第二接触洞TH2时，无法使用干蚀刻，否则会造成图案化氧化物半导体层14的损伤，且在使用湿蚀刻的情况下也对介电层30在材料上的选择造成限制，例如无法使用利用氢氟酸蚀刻的材料。
3.当第一接触洞TH1与第二接触洞TH2的位置因为工艺偏差而有所偏移时，源极S/漏极D相对应栅极G会形成不对称结构，对于薄膜晶体管元件的元件特性影响很。
请再参考图12与图13。图12绘示了本发明的对照实施例的像素结构的薄膜晶体管元件的栅极电压VG与漏极电流ID的关系图，图13绘示了本发明的像素结构的薄膜晶体管元件的栅极电压VG与漏极电流ID的关系图。图12显示了对照实施例的三个相同尺寸的薄膜晶体管元件的样本的栅极电压VG与漏极电流ID的关系，其中曲线A为样本1在漏极电压VD＝0.1V所量测的结果，曲线A’为样本1在漏极电压VD＝10V所量测的结果，曲线B为样本2在漏极电压VD＝0.1V所量测的结果，曲线B’为样本2在漏极电压VD＝10V所量测的结果，曲线C为样本3在漏极电压VD＝0.1V所量测的结果，曲线C’为样本3在漏极电压VD＝10V所量测的结果。如图12所示，由曲线A-C可以明显的看出，即使在相同的漏极电压VD＝0.1V下，样本1-3的薄膜晶体管元件的栅极电压VG与漏极电流ID的关系具有明显的差异。同样地，由曲线A’-C’可以明显的看出，即使在相同的漏极电压VD＝10V下，样本1-3的薄膜晶体管元件的栅极电压VG与漏极电流ID的关系也具有明显的差异。另外，样本1-3的薄膜晶体管元件的临界电压(threshold voltage)也具有明显的差异。因此，由图12的量测结果可以证实对照实施例的的薄膜晶体管元件在没有设置连接电极的状况下，其元件均匀性与元件特性均不佳。图13显示了本实施例的两个薄膜晶体管元件的样本的栅极电压VG与漏极电流ID的关系，其中样本4使用膜厚＝50埃(angstrom)的钼作为连接电极，而样本5使用膜厚＝100埃的钼作为连接电极，曲线D为样本4在漏极电压VD＝0.1V所量测的结果，曲线D’为样本4在漏极电压VD＝5V所量测的结果，曲线E为样本5在漏极电压VD＝0.1V所量测的结果，曲线E’为样本5在漏极电压VD＝5V所量测的结果。如图13所示，在不同的漏极电压(VD)下(例如VD＝5V或VD＝0.1V)，样本4-5的薄膜晶体管元件的临界电压(threshold voltage)几乎一致，证实了本实施例的薄膜晶体管元件具有良好的元件均匀性与元件特性。此外，由于样本5的连接电极的膜厚大于样本4的连接电极的膜厚，因此样本5的连接电极的电阻低于样本4的连接电极的电阻，而由图13也可以看出在相同的栅极电压VG与漏极电压VD下，样本5(曲线E或曲线E’)的漏极电流ID的明显地高于样本4(曲线E或曲线E’)的漏极电流ID。证实了连接电极的设置可以改变薄膜晶体管元件的元件特性，且连接电极的电阻愈小，漏极电流ID愈大。值得说明的是，在选择连接电极的膜厚时，除了其对薄膜晶体管元件的漏极电流ID的影响的外，应一并考虑第二导电层在掀离工艺中是否容易被移除。
综上所述，本发明的像素结构利用连接电极连接源极/漏极与氧化物半导体层，可以有效避免源极/漏极直接与氧化物半导体层接触的缺点，有效提升薄膜晶体管元件的元件特性。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (15)
1.一种像素结构，包括：
一基板；
一薄膜晶体管元件，设置于该基板上，该薄膜晶体管元件包括：
一氧化物半导体层，设置于该基板上，该氧化物半导体层具有一通道区，以及一第一接触区与一第二接触区分别位于该通道区的两相对侧；
一栅极绝缘层，设置于该氧化物半导体层上，该栅极绝缘层设置于该通道区的一上表面并且未覆盖该第一接触区的一上表面以及该第二接触区的一上表面；
一栅极，设置于该栅极绝缘层上；
一第一连接电极与一第二连接电极，分别设置于该栅极绝缘层的两侧，该第一连接电极覆盖该第一接触区的该上表面并与该第一接触区的该上表面接触，且该第二连接电极覆盖该第二接触区的该上表面并与该第二接触区的该上表面接触，其中该第一连接电极与该第二连接电极未与该栅极绝缘层在一垂直投影方向上重叠；
一介电层，设置于该栅极、该第一连接电极与该第二连接电极上，其中该介电层具有一第一接触洞未覆盖至少部分的该第一连接电极的一上表面，以及一第二接触洞未覆盖至少部分的该第二连接电极的一上表面；以及
一源极与一漏极，设置于该介电层上，其中该源极经由该第一接触洞与该第一连接电极电性连接，且该漏极经由该第二接触洞与该第二连接电极电性连接；
一第一保护层，设置于该介电层上，其中该第一保护层具有一第三接触洞，未覆盖至少部分的该漏极；
一第一像素电极，设置于该第一保护层上，其中该第一像素电极经由该第三接触洞与该薄膜晶体管元件的该漏极电性连接；以及
一储存电容元件设置于该基板上，其中该储存电容元件包括：
一储存电容下电极，设置于该基板上；
一电容介电层，设置于该储存电容下电极上并部分覆盖该储存电容下电极的一上表面；
一储存电容上电极，设置于该电容介电层上；以及
一导电图案，设置于该电容介电层的至少一侧并部分覆盖该储存电容下电极的该上表面；
其中，该导电图案、该第一连接电极与该第二连接电极由同一层图案化导电层所构成且结构上彼此分离，该导电图案、该第一连接电极与该第二连接电极包括金属电极；以及该储存电容下电极与该氧化物半导体层是由同一层图案化氧化物半导体层所构成。
2.如权利要求1所述的像素结构，其特征在于，该第一连接电极与该第二连接电极未与该栅极在该垂直投影方向上重叠。
3.如权利要求1所述的像素结构，其特征在于，该栅极的一侧壁内缩于该栅极绝缘层的一侧壁。
4.如权利要求1所述的像素结构，更包括：
一显示介质层，设置于该第一像素电极上；以及
一第二像素电极，设置于该显示介质层上。
5.如权利要求4所述的像素结构，其特征在于，该显示介质层为一有机电激发光层。
6.如权利要求4所述的像素结构，其特征在于，另包括一第二保护层，设置于该第一保护层上，其中该第二保护层具有一开口，至少部分未覆盖该第一像素电极，且该显示介质层设置于该第二保护层的该开口内。
7.如权利要求1所述的像素结构，其特征在于，该电容介电层与该栅极绝缘层由同一层图案化绝缘层所构成，以及该储存电容上电极与该栅极由同一层图案化导电层所构成。
8.一种制作像素结构的方法，其特征在于，包括：
提供一基板；
于该基板上形成一图案化氧化物半导体层，其中该图案化氧化物半导体层包括一氧化物半导体层，且该氧化物半导体层具有一通道区，以及一第一接触区与一第二接触区分别位于该通道区的两相对侧；
于该基板与该图案化氧化物半导体层上依序形成一绝缘层以及一第一导电层；
于该第一导电层上形成一图案化遮蔽层，其中该图案化遮蔽层部分覆盖该第一导电层；
去除该图案化遮蔽层所暴露出的该第一导电层以形成一第一图案化导电层，以及去除该图案化遮蔽层所暴露出的该绝缘层以形成一图案化绝缘层，其中该图案化绝缘层包括一栅极绝缘层，该栅极绝缘层覆盖该通道区的一上表面并暴露出该第一接触区的一上表面以及该第二接触区的一上表面，以及该第一图案化导电层包括一栅极位于该栅极绝缘层上；
于该图案化遮蔽层所暴露出的该基板上、该氧化物半导体层的该第一接触区的该上表面上以及该第二接触区的该上表面上形成一第二导电层；
进行一掀离(lift-off)工艺，同时移除该图案化遮蔽层以及位于该图案化遮蔽层上的该第二导电层以形成一第二图案化导电层，其中该第二图案化导电层包括一第一连接电极与一第二连接电极，以自行对准(self-align)方式分别形成于该第一接触区的该上表面上以及该第二接触区的该上表面上，且该第一连接电极与该第二连接电极未与该栅极绝缘层在一垂直投影方向上重叠；
于该栅极、该第一连接电极与该第二连接电极上形成一介电层，其中该介电层具有一第一接触洞至少部分暴露出该第一连接电极的一上表面，以及一第二接触洞至少部分暴露出该第二连接电极的一上表面；以及
于该介电层上形成一第三图案化导电层，其中该第三图案化导电层包括一源极与一漏极，该源极经由该第一接触洞与该第一连接电极电性连接，且该漏极经由该第二接触洞与该第二连接电极电性连接；
于该介电层上形成一第一保护层，其中该第一保护层具有一第三接触洞，至少部分暴露出该漏极；以及
于该第一保护层上形成一第一像素电极。
9.如权利要求8所述的制作像素结构的方法，其特征在于，该第一连接电极与该第二连接电极与该栅极在该垂直投影方向上未重叠。
10.如权利要求8所述的制作像素结构的方法，其特征在于，去除该图案化遮蔽层所暴露出的该第一导电层以形成该第一图案化导电层的步骤包括利用一等向性蚀刻使该栅极的一侧壁内缩于该栅极绝缘层的一侧壁。
11.如权利要求8所述的制作像素结构的方法，其特征在于，该第一连接电极与该第二连接电极包括金属电极。
12.如权利要求8所述的制作像素结构的方法，其特征在于，该第一连接电极与该第二连接电极包括金属氧化物导电电极。
13.如权利要求8所述的制作像素结构的方法，其特征在于，更包括：
于该第一保护层上形成一第二保护层，其中该第二保护层具有一开口，至少部分暴露出该第一像素电极；
于该第二保护层的该开口内形成一显示介质层；以及
于该显示介质层上形成一第二像素电极。
14.如权利要求13所述的制作像素结构的方法，其特征在于，该显示介质层为一有机电激发光层。
15.如权利要求8所述的制作像素结构的方法，其特征在于，该图案化氧化物半导体层另包括一储存电容下电极、该图案化绝缘层另包括一电容介电层设置于该储存电容下电极上、该第一图案化导电层另包括一储存电容上电极设置于该电容介电层上，且该第二图案化导电层另包括一导电图案，设置于该电容介电层的至少一侧并部分覆盖该储存电容下电极。
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