JP3265301B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

Info

Publication number
JP3265301B2
JP3265301B2 JP2000167878A JP2000167878A JP3265301B2 JP 3265301 B2 JP3265301 B2 JP 3265301B2 JP 2000167878 A JP2000167878 A JP 2000167878A JP 2000167878 A JP2000167878 A JP 2000167878A JP 3265301 B2 JP3265301 B2 JP 3265301B2
Authority
JP
Japan
Prior art keywords
semiconductor
mounting substrate
mounting
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000167878A
Other languages
English (en)
Other versions
JP2001352032A (ja
Inventor
泰弘 山地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000167878A priority Critical patent/JP3265301B2/ja
Priority to US09/871,671 priority patent/US6707160B2/en
Publication of JP2001352032A publication Critical patent/JP2001352032A/ja
Application granted granted Critical
Publication of JP3265301B2 publication Critical patent/JP3265301B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば複数の半導
体チップを三次元に実装した半導体モジュールに係わ
り、特に、小型化が要求される半導体メモリモジュール
とその製造方法に関する。
【０００２】
【従来の技術】例えばパーソナルコンピュータや携帯端
末装置等に実装される半導体モジュールは、大容量化及
び小型化が要求される。
【０００３】図１６乃至図１８は、従来の半導体モジュ
ールを示すものである。図１６は複数の半導体チップを
二次元に実装した場合を示している。すなわち、図１６
において、複数の半導体チップ（又はＣＳＰ（Chip Sca
le Package））１ａ，１ｂ、１ｃ、１ｄは、平板状の印
刷基板２の同一面に実装されている。
【０００４】また、図１７は、複数の半導体チップを例
えば三次元に実装する例を示している。図１７におい
て、複数の半導体チップ３ａ，３ｂ、３ｃ、３ｄは、Ｔ
ＣＰ（Tape Carrier Package）等の薄型のパッケージ４
ａ、４ｂ、４ｃ、４ｄに装着されている。これらパッケ
ージ４ａ、４ｂ、４ｃ、４ｄは順次積層され、積層体と
される。この積層体は、平板上の印刷基板５に実装され
ている。
【０００５】さらに、図１８は、三次元実装の他の例を
示すものであり、複数のベアチップを積層した場合を示
している。すなわち、複数の半導体チップ６ａ，６ｂ，
６ｃは直接積層され、積層体とされる。この積層体は、
平板状の印刷基板７に実装されている。
【０００６】
【発明が解決しようとする課題】ところで、図１６に示
すように、半導体チップを二次元に実装する場合、チッ
プ数の増加に比例して印刷基板２の面積が増大する。こ
のため、印刷基板に複数の半導体チップが配置された半
導体モジュール全体の実装面積が増大し、十分な小型化
を図ることが困難である。
【０００７】また、図１７、図１８に示す三次元実装の
場合、複数の半導体チップを三次元実装することによ
り、図１６に示す二次元実装に比べて実装密度の向上を
図ることができる。しかし、図１７に示す三次元実装の
場合、実装面積がパッケージ４ａ、４ｂ、４ｃ、４ｄの
サイズに依存し、パッケージの積層数に応じて半導体モ
ジュールの体積が増大する。このため、半導体モジュー
ルのサイズをパッケージのサイズ以下とすることは困難
である。また、図１８に示す三次元実装の場合、実装面
積がベアチップのサイズに依存するため、半導体モジュ
ールのサイズをチップのサイズ以下とすることは困難で
ある。
【０００８】このように、従来の半導体モジュールは、
パッケージやチップのサイズにより、モジュールのサイ
ズが制約され、十分に小型化することが困難であった。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、半導体モジ
ュールのサイズをチップのサイズより小型化することが
可能な半導体装置とその製造方法を提供しようとするも
のである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、円筒状の実装基板と、前記実
装基板の表面に沿って湾曲され、前記実装基板の周面部
に設けられた少なくとも１つの半導体チップとを具備す
ることを特徴とする。
【００１１】本発明の半導体装置の製造方法は、少なく
とも１つの半導体チップを湾曲させる工程と、前記湾曲
された半導体チップを円筒状の実装基板の表面に装着す
る工程とを具備している。
【００１２】本発明の半導体装置の製造方法は、少なく
とも１つの半導体チップをフレキシブルな実装基板の表
面に装着する工程と、前記実装基板を円筒状に湾曲させ
る工程とを具備している。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００１４】（第1の実施例）図１（ａ）（ｂ）は、本
発明の第１の実施例に係る半導体装置を示している。こ
の半導体装置は、複数の半導体チップと印刷基板を三次
元に実装することにより、半導体モジュールを構成して
いる。
【００１５】図１（ａ）（ｂ）において、例えば半導体
チップ１１、１２は、一方面に例えば複数のバンプＢＰ
を有している。これら半導体チップ１１、１２は、バン
プＢＰが配置されている面が内側となるように湾曲され
ている。この湾曲された半導体チップ１１、１２は、円
筒状の実装基板１３の外面部に円周方向に所定間隔離間
して装着されている。この実装基板１３の表面には、図
示せぬ印刷配線及びこれら配線に接続された複数の接続
用パッド１６が設けられている。これらパッド１６には
前記半導体チップ１１、１２の複数のバンプＢＰが電気
的に接続される。前記実装基板１３の内部には例えば絶
縁材からなる補強用の基材１４が収容されている。この
基材１４と実装基板１３の相互間には図示せぬ接着剤が
設けられており、この接着剤により基材１４と実装基板
１３とが接着されている。この基材１４は、実装基板１
３が十分な強度を有する場合省略可能である。
【００１６】また、図１（ａ）に示すように、実装基板
１３の長手方向一端部で実装基板１３の外面部には、例
えば複数の接続用端子１５が設けられている。これら接
続用端子１５の配設位置は、実装基板１３の外面部に限
らず、実装基板１３の内面部に設けることも可能であ
る。すなわち、接続用端子１５の配設位置は、これら接
続用端子１５と接続される図示せぬコネクタの形状に応
じて設定される。例えばコネクタが雌型のコネクタであ
る場合、図１（ａ）に示すように、接続用端子１５を実
装基板１３の外面部に配置し、コネクタが雄型のコネク
タである場合、接続用端子１５を実装基板１３の内面部
に配置すればよい。
【００１７】このようにして、複数の半導体チップ１
１、１２からなる半導体モジュール１７を形成すること
ができる。ここで、半導体チップ１１、１２が例えば半
導体メモリにより構成されている場合、半導体メモリモ
ジュールを構成できる。
【００１８】前記半導体チップ１１、１２は、厚さが例
えばほぼ１０μｍ〜５０μｍとされている。このような
厚みの場合、本来剛性を有するシリコン材料もフレキシ
ブルな特性を有し、容易に湾曲させることができる。半
導体チップの厚みを上記のように薄く加工する方法とし
ては、例えばウェハに半導体デバイスを作り込んだ後、
ウェハの裏面を研磨する所謂バックサイド・グラインデ
ィング工程により加工できる。なお、半導体チップを湾
曲させる方法については後述する。
【００１９】一般に、半導体チップの回路特性は、応力
により影響を受ける。このため、半導体チップの厚みを
薄くし、且つ、半導体チップを湾曲することにより、半
導体チップの特性が劣化することが懸念される。この特
性劣化の度合いは、半導体の種類にも依存するため一概
には言えないが、半導体メモリの場合、半導体チップの
厚みがほぼ１０μｍ〜５０μｍの範囲に設定されている
場合、湾曲しても特性劣化を防ぐことができる。
【００２０】また、例えば１０ｍｍ□の半導体チップ
は、直径が１／３以下の例えば３ｍｍ程度の円筒形に沿
って湾曲させた場合においても、半導体チップに対する
応力の影響は見られなかった。
【００２１】上記第１の実施例によれば、半導体チップ
１１、１２を湾曲させ、この湾曲された半導体チップ１
１、１２を円筒状の実装基板１３の外側面に実装してい
る。このため、湾曲された半導体チップ１１、１２の曲
率半径を小さくすることにより、半導体モジュールのサ
イズをチップのサイズより小型化することができる。し
たがって、この半導体モジュールが装着される装置の実
装スペースを削減することができる。
【００２２】なお、第１の実施例は、半導体チップ１
１、１２を湾曲して実装基板１３に配置した。しかし、
これに限定されるものではなく、例えば半導体チップが
装着されたフィルム状パッケージを湾曲して実装基板１
３に配置しても同様の効果を得ることができる。
【００２３】（第２の実施例）図２は、本発明の第２の
実施例を示すものであり、第１の実施例と同一部分には
同一符号を付し、異なる部分についてのみ説明する。図
２は、図１（ａ）に示す構成を変形したものである。図
２において、実装基板１３の外面部には、湾曲された半
導体チップ２１、２２がさらに設けられている。これら
半導体チップ２１、２２は、前記半導体チップ１１、１
２から実装基板１３の長手方向に所定間隔離間して配置
されている。
【００２４】第２の実施例によれば、実装基板１３の長
手方向に複数の半導体チップを配置している。このた
め、実装基板１３に多くの半導体チップを装着すること
ができる。
【００２５】（第３の実施例）図３は、本発明の第３の
実施例を示しており、第１の実施例と同一部分には同一
符号を付し異なる部分についてのみ説明する。
【００２６】図３において、積層体３１は複数の半導体
チップ３１ａ、３１ｂ、３１ｃが積層された状態で湾曲
され、積層体３２は複数の半導体チップ３２ａ、３２
ｂ、３２ｃが積層された状態で湾曲されている。これら
積層体３１、３２は実装基板１３の外面部にその円周方
向に所定間隔離間して装着されている。
【００２７】上記第３の実施例によれば、複数の半導体
チップを積層して積層体を構成し、この積層体を湾曲し
て実装基板１３に配置している。このため、第１の実施
例に比べて一層、実装密度を向上できる利点を有してい
る。
【００２８】なお、第３の実施例において、前記積層体
３１、３２は半導体チップに代えて例えば半導体チップ
が装着された複数のフィルム状パッケージを積層するこ
とにより構成し、この積層されたフィルム状パッケージ
を湾曲して実装基板１３に配置しても同様の効果を得る
ことができる。
【００２９】（第４の実施例）図４は、本発明の第４の
実施例を示しており、第１の実施例と同一部分には同一
符号を付し異なる部分についてのみ説明する。この実施
例は、複数の半導体チップ積層して湾曲し、実装基板１
３のほぼ全周に装着するようにしている。
【００３０】すなわち、図４において、積層体４１は、
複数の半導体チップ４１ａ、４１ｂ、４１ｃが積層され
た状態で湾曲されている。この積層体４１は、実装基板
１３の外面部のほぼ全周に亘って装着されている。
【００３１】上記第４の実施例によれば、半導体チップ
４１ａ、４１ｂ、４１ｃを実装基板１３のほぼ全外周に
装着するようにしている。これら半導体チップ４１ａ、
４１ｂ、４１ｃの一辺の長さが、上記第３の実施例の半
導体チップ３１ａ、３１ｂ、３１ｃの一辺の長さと同一
であると仮定した場合、半導体チップ４１ａ、４１ｂ、
４１ｃの曲率半径は半導体チップ３１ａ、３１ｂ、３１
ｃの曲率半径に比べて小さくなる。したがって、実装基
板１３の直径を第３の実施例に比べて短縮することがで
きるため、半導体モジュールのサイズを一層小型化する
ことができる。
【００３２】（第５の実施例）図５、図６、図７は、本
発明の第５の実施例を示しており、第１、第３、第４の
実施例と同一部分には同一符号を付し異なる部分につい
てのみ説明する。第５の実施例は、半導体チップを湾曲
して、実装基板１３の内面部に装着している。
【００３３】図５は、第１の実施例に対応している。第
１の実施例と異なり、半導体チップ５１、５２は、バン
プＢＰが形成された面が外側となるように湾曲される。
また、円筒状の実装基板１３の内面部には、例えば図示
せぬ配線及びこれら配線に接続された接続用パッドが設
けられている。前記湾曲された半導体チップ５１、５２
は、実装基板１３の内面部に配置され、そのバンプＢＰ
が接続パッドに接続される。また、この場合、図１に示
す複数の接続用端子１５は、実装基板１３の内面部に配
置される。
【００３４】図６は、前記第３の実施例に対応してい
る。第３の実施例と異なり、半導体チップ６１ａ、６１
ｂ、６１ｃを含む積層体６１、及び半導体チップ６２
ａ、６２ｂ、６２ｃを含む積層体６２は、バンプＢＰが
形成された面が外側となるように湾曲される。このよう
に湾曲された積層体６１、６２は、図５と同様に、実装
基板１３の内面部に装着される。
【００３５】図７は、前記第４の実施例に対応してい
る。第４の実施例と異なり、半導体チップ７１ａ、７１
ｂ、７１ｃを含む積層体７１は、バンプＢＰが形成され
た面が外側となるように湾曲される。このように湾曲さ
れた積層体７１は、図５と同様に、実装基板１３の内面
部に装着される。
【００３６】上記第５の実施例によっても、第１、第３
の実施例と同様の効果を得ることができる。しかも、半
導体チップ１１、１２、積層体３１、３２、４１を実装
基板１３の内面部に装着しているため、実装基板１３を
ケースとして利用することが可能である。
【００３７】なお、第５の実施例において、実装基板１
３の内部に基材１４を設けることも可能である。
【００３８】（第６の実施例）図８、図９は、本発明の
第６の実施例を示している。第６の実施例は、湾曲され
た半導体チップを実装基板１３の外面部及び内面部の両
面に装着している。
【００３９】図８は、図１と図５に示す例を組み合わせ
た構成であり、図１、図５と同一部分には同一符号を付
している。この場合、実装基板１３の外面部及び内面部
の両方に複数の配線及びこれら配線に接続された接続用
パッドが設けられている。また、図１に示す接続用端子
１５は実装基板１３の外面部及び内面部のいずれに設け
られていてもよい。
【００４０】図９は、図４に示す例において、実装基板
１３の内面部に湾曲された半導体チップ９１をさらに設
けた構成を示している。図９において、図４と同一部分
には同一符号を付す。
【００４１】上記第６の実施例によれば、実装基板１３
の外面部及び内面部の両方に半導体チップを設けてい
る。したがって、一層実装密度を向上させることができ
る。
【００４２】（第７の実施例）図１０は、本発明の第７
の実施例を示している。この実施例は第１の実施例を変
形したものである。すなわち、図１０に示すように、実
装基板１３の外面部は例えば樹脂材１００により封止さ
れている。
【００４３】このように、実装基板１３の外面部を樹脂
材１００によって覆うことにより、半導体チップ１１、
１２の劣化を防止できるとともに、半導体モジュールの
取り扱いを容易化できる。
【００４４】第７の実施例は、第２乃至第６の実施例に
適用することも可能である。
【００４５】（製造方法）次に、本発明の製造方法につ
いて説明する。
【００４６】図１１は、本発明の第１の製造方法を示し
ている。第１の製造方法を用いて例えば図３に示すモジ
ュールを製造する場合について説明する。
【００４７】この場合、先ず、複数の半導体チップ３１
ａ、３１ｂ、３１ｃが積層され、積層体３１が形成され
る。また、図示せぬ積層体３２も同様に製造される。積
層体３１は、例えばバキュームチャックを有するピック
アップツール１１１に吸着される。このピックアップツ
ール１１１の吸着面１１１ａは、湾曲されている。この
ため、積層体３１はピックアップツール１１１により吸
着されると、吸着面１１１ａに沿って湾曲される。この
状態において、予め円筒状に形成された例えばフィルム
状の実装基板１３の外面部に積層体３１が装着され、積
層体３１のバンプＢＰと実装基板１３の外面部に設けら
れた接続用パッドとが接続される。この後、ピックアッ
プツール１１１のバキュームを解除することにより、ピ
ックアップツール１１１から積層体３１が外される。こ
のようにして、積層体３１が実装基板１３の外面部に設
けられる。次いで、図示せぬ積層体３２も同様にして実
装基板１３の外面部に設けられる。このようにして、図
３に示す半導体モジュールが完成される。
【００４８】上記第１の製造方法は、図１に示す実施例
にも適用できる。
【００４９】図１２は、本発明の第２の製造方法を示し
ている。第２の製造方法を用いて例えば図３に示すモジ
ュールを製造する場合について説明する。
【００５０】この場合、先ず、複数の半導体チップ３１
ａ、３１ｂ、３１ｃが積層された積層体３１と、複数の
半導体チップ３２ａ、３２ｂ、３２ｃが積層された積層
体３２とが形成される。これら積層体３１、３２は、例
えば平板フィルム状の実装基板１３の表面に装着され、
積層体３１、３２のバンプＢＰと実装基板１３の表面に
設けられた接続用パッドとが接続される。この後、実装
基板１３が図示矢印で示すように、積層体３１、３２が
設けられた面が外側となるように湾曲され、実装基板１
３の両端部が接続されて円筒状とされる。次いで、実装
基板１３の内部に基材１４が設けられる。あるいは、実
装基板１３を湾曲する工程において、円柱状の基材１４
の周囲に実装基板１３を巻き付けるようにしてもよい。
このようにして、図３に示す半導体モジュールが完成さ
れる。
【００５１】図１３は、上記第２の製造方法を用いて、
図４に示す半導体モジュールを製造する場合を示してい
る。この場合も、図１２に示すように、先ず、積層体４
１が平板フィルム状の実装基板１３に装着され、積層体
４１のバンプＢＰが実装基板１３の図示せぬパッドに接
続される。この状態において、実装基板１３が図示矢印
で示すように湾曲され、実装基板１３の両端が接続され
る。このとき、実装基板１３を基材１４に巻き付けても
よい。このようにして、図４に示す半導体モジュールが
完成される。
【００５２】上記第２の製造方法は、図１、図５乃至図
９に示す半導体モジュールの製造に適用することができ
る。
【００５３】図１４、図１５は、上記第１乃至第７の実
施例に示す半導体モジュールの応用例を示している。
【００５４】図１４は、本発明の半導体モジュール１１
４を例えばパーソナルコンピュータ１１５の外部メモリ
に適用した場合を示している。この場合、パーソナルコ
ンピュータ１１５の内部には、コネクタ１１６が設けら
れており、このコネクタ１１６に対して半導体モジュー
ル１１４が装着される。
【００５５】図１５は、本発明の半導体モジュール１１
４を例えばパーソナルコンピュータの内部メモリに適用
した場合を示している。この場合、例えばマザーボード
１１１７にコネクタ１１８が設けられ、このコネクタ１
１８に対して半導体モジュール１１４が装着される。
【００５６】上記のように、本発明の半導体モジュール
１１４はチップのサイズに比べて小型化することができ
る。このため、パーソナルコンピュータや携帯端末装置
の外部メモリ、あるいはパーソナルコンピュータ等の内
部メモリに適用した場合、これら電子機器の小型化に貢
献することができる。
【００５７】尚、本発明は、上記第１乃至第７の実施例
に限定されるものではなく、第１乃至第７の実施例を上
述した以外の組み合わせで実施することも可能である。
【００５８】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
【００５９】
【発明の効果】以上、詳述したように本発明によれば、
モジュールのサイズをチップのサイズより小型化するこ
とが可能な半導体装置とその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１の実施例を示す斜視
図、図１（ｂ）は図１（ａ）の１ｂ−１ｂ線に沿った断
面図。
【図２】本発明の第２の実施例を示す斜視図。
【図３】本発明の第３の実施例を示す断面図。
【図４】本発明の第４の実施例を示す断面図。
【図５】本発明の第５の実施例を示す断面図。
【図６】本発明の第５の実施例を示す断面図。
【図７】本発明の第５の実施例を示す断面図。
【図８】本発明の第６の実施例を示す断面図。
【図９】本発明の第６の実施例を示す断面図。
【図１０】本発明の第７の実施例を示す断面図。
【図１１】本発明の第１の製造方法を示す工程図。
【図１２】本発明の第２の製造方法を示す工程図。
【図１３】本発明の第３の製造方法を示す工程図。
【図１４】本発明の応用例を示す斜視図。
【図１５】本発明の他の応用例を示す斜視図。
【図１６】従来の半導体モジュールの一例を示す側面
図。
【図１７】従来の半導体モジュールの他の例を示す側面
図。
【図１８】従来の半導体モジュールの他の例を示す側面
図。
【符号の説明】
１１、１２…半導体チップ、 １３…実装基板、 １４…基材、 １５…接続用端子、 １６…パッド、 １７…半導体モジュール、 ＢＰ…バンプ、 ２１、２２…半導体チップ、 ３１、３２…積層体、 ３１ａ、３１ｂ、３１ｃ、３２ａ、３２ｂ、３２ｃ…半
導体チップ、 ４１…積層体、 ４１ａ、４１ｂ、４１ｃ…半導体チップ、 ５１、５２…半導体チップ、 ６１、６２…積層体、 ７１…積層体、 ７１ａ、７１ｂ、７１ｃ…半導体チップ、 １００…樹脂材、 １１１…ピックアップツール、 １１４…半導体モジュール、 １１５…パーソナルコンピュータ、 １１６、１１８…コネクタ。

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 円筒状の実装基板と、 前記実装基板の表面に沿って湾曲され、前記実装基板の
    周面部に設けられた少なくとも１つの半導体チップとを
    具備することを特徴とする半導体装置。
  2. 【請求項２】 前記半導体チップは、前記実装基板の周
    面に沿って所定間隔離間して配置されていることを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 前記半導体チップは、前記実装基板の長
    手方向に沿って所定間隔離間して配置されていることを
    特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記半導体チップは、前記実装基板の全
    周囲に亘って配置されていることを特徴とする請求項１
    記載の半導体装置。
  5. 【請求項５】 前記半導体チップは、前記実装基板の内
    面部に配置されていることを特徴とする請求項１乃至４
    のいずれかに記載の半導体装置。
  6. 【請求項６】 前記半導体チップは、前記実装基板の外
    面部と内面部の両方に配置されていることを特徴とする
    請求項１乃至４のいずれかに記載の半導体装置。
  7. 【請求項７】 前記半導体チップは、複数個が積層され
    て積層体を構成することを特徴とする請求項１乃至４の
    いずれかに記載の半導体装置。
  8. 【請求項８】 前記実装基板の外面部は樹脂材により封
    止されていることを特徴とする請求項１乃至４のいずれ
    かに記載の半導体装置。
  9. 【請求項９】 前記円筒状実装基板の内部には補強用の
    基材が設けられていることを特徴とする請求項１乃至４
    のいずれかに記載の半導体装置。
  10. 【請求項１０】 少なくとも１つの半導体チップを湾曲
    させる工程と、 前記湾曲された半導体チップを円筒状の実装基板の表面
    に装着する工程とを具備することを特徴とする半導体装
    置の製造方法。
  11. 【請求項１１】 少なくとも１つの半導体チップをフレ
    キシブルな実装基板の表面に装着する工程と、 前記実装基板を円筒状に湾曲させる工程とを具備するこ
    とを特徴とする半導体装置の製造方法。
JP2000167878A 2000-06-05 2000-06-05 半導体装置とその製造方法 Expired - Fee Related JP3265301B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000167878A JP3265301B2 (ja) 2000-06-05 2000-06-05 半導体装置とその製造方法
US09/871,671 US6707160B2 (en) 2000-06-05 2001-06-04 Semiconductor device using substrate having cubic structure and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000167878A JP3265301B2 (ja) 2000-06-05 2000-06-05 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2001352032A JP2001352032A (ja) 2001-12-21
JP3265301B2 true JP3265301B2 (ja) 2002-03-11

Family

ID=18670974

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000167878A Expired - Fee Related JP3265301B2 (ja) 2000-06-05 2000-06-05 半導体装置とその製造方法

Country Status (2)

Country Link
US (1) US6707160B2 (ja)
JP (1) JP3265301B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10105102B2 (en) 2014-08-20 2018-10-23 Samsung Electronics Co., Ltd. Package for processing sensed-data, sensed-data processor, and system for processing sensed-data

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
DE10106836B4 (de) * 2001-02-14 2009-01-22 Infineon Technologies Ag Integrierte Schaltungsanordnung aus einem flächigen Substrat
JP5057619B2 (ja) * 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI264121B (en) 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
US6953735B2 (en) * 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
EP1528593B1 (en) 2002-08-09 2009-07-22 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
JP2005183498A (ja) * 2003-12-17 2005-07-07 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置および該半導体装置の製造方法
DE102004007690B3 (de) * 2004-02-16 2005-10-13 Infineon Technologies Ag Integrierte Schaltungsanordnung
KR100655218B1 (ko) 2005-07-01 2006-12-08 삼성전자주식회사 다각기둥 형상의 접지 블록을 갖는 3차원 반도체 모듈
DE102005051332B4 (de) * 2005-10-25 2007-08-30 Infineon Technologies Ag Halbleitersubstrat, Halbleiterchip, Halbleiterbauteil und Verfahren zur Herstellung eines Halbleiterbauteils
TWM315956U (en) * 2006-12-29 2007-07-21 Bothhand Entpr Inc Improved structure of composite circuit substrate
KR102309244B1 (ko) 2013-02-20 2021-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9153518B2 (en) * 2013-08-30 2015-10-06 Infineon Technologies Ag Molded semiconductor package with pluggable lead
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
JP6167375B2 (ja) * 2013-12-19 2017-07-26 インテル・コーポレーション 集積回路ダイデバイス、柔軟性を伴って包まれた集積回路ダイデバイス、及び、柔軟性を伴って包まれた集積回路ダイを基板に実装する方法
KR20170060372A (ko) * 2015-11-24 2017-06-01 에스케이하이닉스 주식회사 휘어진 칩을 이용한 플렉서블 패키지
JP6825594B2 (ja) * 2018-03-09 2021-02-03 オムロン株式会社 電子装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3755891A (en) * 1971-06-03 1973-09-04 S Hawkins Three dimensional circuit modules for thick-film circuits and the like and methods for making same
US4528748A (en) * 1982-11-29 1985-07-16 General Electric Company Method for fabricating a printed circuit board of desired shape
US4810917A (en) * 1985-05-28 1989-03-07 Autotech Corporation Digital resolver/encoder assembly
JPS6384056A (ja) * 1986-09-29 1988-04-14 Toshiba Corp リ−ド成形装置
US4962495A (en) * 1988-10-03 1990-10-09 Lucas Aerospace Power Transmission Corp. Apparatus and method for transmitting condition data from a rotating member to a stationary device
JPH02106821A (ja) * 1988-10-14 1990-04-18 Showa Electric Wire & Cable Co Ltd ケーブル導体製造方法
JPH02275376A (ja) * 1989-04-18 1990-11-09 Seiko Epson Corp バーンイン方法
US5673131A (en) * 1991-12-31 1997-09-30 Sarcos Group High density, three-dimensional, intercoupled circuit structure
US5203721A (en) * 1992-09-01 1993-04-20 W. L. Gore & Associates, Inc. Molded plastic coaxial cable side tap connector
JPH09107129A (ja) * 1995-10-09 1997-04-22 Sharp Corp 半導体素子及びその製造方法
JP2001510944A (ja) * 1997-07-21 2001-08-07 アギラ テクノロジーズ インコーポレイテッド 半導体フリップチップ・パッケージおよびその製造方法
US6137164A (en) * 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
US5907106A (en) * 1998-05-22 1999-05-25 Chrysler Corporation Method and apparatus for measuring strain and load on rotating shafts
US6492725B1 (en) * 2000-02-04 2002-12-10 Lumileds Lighting, U.S., Llc Concentrically leaded power semiconductor device package
US6515346B1 (en) * 2002-01-02 2003-02-04 Zoltan A. Kemeny Microbar and method of its making

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10105102B2 (en) 2014-08-20 2018-10-23 Samsung Electronics Co., Ltd. Package for processing sensed-data, sensed-data processor, and system for processing sensed-data

Also Published As

Publication number Publication date
JP2001352032A (ja) 2001-12-21
US20010049155A1 (en) 2001-12-06
US6707160B2 (en) 2004-03-16

Similar Documents

Publication Publication Date Title
JP3265301B2 (ja) 半導体装置とその製造方法
US6927478B2 (en) Reduced size semiconductor package with stacked dies
JP4441328B2 (ja) 半導体装置及びその製造方法
JP5418918B2 (ja) 積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法
TW544902B (en) Semiconductor device and manufacture the same
US7476975B2 (en) Semiconductor device and resin structure therefor
JP4633971B2 (ja) 半導体装置
JP2001144218A (ja) 半導体装置及び半導体装置の製造方法
US20100140801A1 (en) Device
US8164189B2 (en) Multi-chip semiconductor device
TW202201713A (zh) 具有鏡像電路系統的堆疊式晶粒的積體電路裝置
US20030015803A1 (en) High-density multichip module and method for manufacturing the same
US20080087995A1 (en) Flexible film semiconductor package and method for manufacturing the same
US20220149013A1 (en) Semiconductor devices and methods for manufacturing the same
TWI357119B (en) Stacked type chip package structure and method of
US20080308913A1 (en) Stacked semiconductor package and method of manufacturing the same
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same
WO2001026146A1 (en) Semiconductor device and method of manufacture thereof
US20090057916A1 (en) Semiconductor package and apparatus using the same
JP3490041B2 (ja) 半導体装置及びその製造方法
US20230395538A1 (en) Chip package with higher bearing capacity in wire bonding
JP4740555B2 (ja) 半導体装置及びその製造方法
JP2008130075A (ja) メモリカードパッケージ構造、及び、その製作方法
JP2003086734A (ja) Ｃｓｐのチップスタック構造
KR100566780B1 (ko) 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071228

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081228

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091228

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091228

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101228

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees