JP5533104B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置の温度を推定した結果に基づいて動作を制御する半導体装置に関する。
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された技術では、半導体チップ内にポリシリコンのＰＮ接合ダイオードを形成し、このダイオードに一定電流を流したときの順方向電圧降下を半導体チップとは別体に設けた温度検出回路で測定する。この測定値に基づいて半導体チップの温度を推定し、その推定温度に基づいてゲート駆動回路を制御している。
特許第３１９４３５３号
上記従来技術においては、温度検出回路と半導体チップ上のダイオードとを接続するために、半導体チップ上に一定面積の電極接合部を設ける必要があった。この電極接合部は所定の面積が必要であるため、チップサイズの大型化を招き、チップサイズの縮小化の障害になっていた。
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、構成の小型化を図った半導体装置を提供することにある。
上記目的を達成するために、本発明は、トランジスタが形成された半導体基体上のドリフト領域に形成された第２導電型の半導体領域からなるアノードと、第２導電型の半導体領域内に形成された第１導電型の半導体領域からなるカソードとでダイオードが構成され、カソードはトランジスタのゲート電極に接続され、前記トランジスタの許容最大動作温度を超えたときの前記ダイオードの逆方向電流は、ゲート駆動回路が前記ゲート電極に供給できる上限のゲート上限電流よりも大きくなるように設定されていることを特徴とする。
本発明によれば、トランジスタのゲート電極とダイオードのカソードとが接続されることにより、半導体装置内にダイオードと温度検出用回路とを接続する際に要す接合部の面積が不要になる。これにより、半導体装置を小型化することができる。
本発明の実施形態１に係る半導体装置の構成を示す断面図である。 本発明の実施形態１に係る半導体装置に含まれるダイオードの特性を示す図である。 本発明の実施形態１に係る装置の製造方法を示す工程断面図である。 本発明の実施形態１に係る装置の製造方法を示す工程断面図である。 本発明の実施形態１に係る装置の製造方法を示す工程断面図である。 本発明の実施形態１に係る装置の製造方法を示す工程断面図である。 本発明の実施形態１に係る装置の製造方法を示す工程断面図である。 本発明の実施形態１に係る装置の製造方法を示す工程断面図である。 本発明の実施形態２に係る半導体装置の構成を示す断面図である。 本発明の実施形態３に係る半導体装置の構成を示す断面図である。 本発明の実施形態４に係る半導体装置の構成を示す断面図である。 本発明の実施形態４に係る半導体装置に含まれるダイオードの特性を示す図である。 本発明の実施形態５に係る半導体装置の構成を示す断面図である。 本発明の実施形態５に係る装置の製造方法を示す工程断面図である。 本発明の実施形態５に係る装置の製造方法を示す工程断面図である。 本発明の実施形態５に係る装置の製造方法を示す工程断面図である。 本発明の実施形態５に係る装置の製造方法を示す工程断面図である。 本発明の実施形態５に係る装置の製造方法を示す工程断面図である。 本発明の実施形態５に係る装置の製造方法を示す工程断面図である。 本発明の実施形態６に係る半導体装置の構成を示す断面図である。 本発明の実施形態７に係る半導体装置の構成を示す断面図である。 本発明の実施形態８に係る半導体装置の構成を示す断面図である。 本発明の実施形態９に係る半導体装置の構成を示す断面図である。 本発明の実施形態１０に係る半導体装置の構成を示す断面図である。
以下、図面を用いて本発明を実施するための実施形態を説明する。
（実施形態１）
図１は本発明の実施形態１に係る半導体装置の構成を示す断面図である。図１において、この半導体装置は、炭化珪素基体１上にＭＯＳＦＥＴ型のトランジスタとＰＮ接合型のダイオードを備えて構成されている。
Ｎ型高濃度（Ｎ+ 型）の炭化珪素基体１の一方の主面上には、Ｎ型低濃度（Ｎ- 型）のドリフト領域２が形成されている。Ｎ-型のドリフト領域２の一方の主面側には、Ｐ型のウェル領域３が選択的に形成され、ウェル領域３内にはＮ型のソース領域４が形成されている。トランジスタのチャネルとなるウェル領域３の主表面に接するように、ゲート絶縁膜５が形成され、このゲート絶縁膜５を介して多結晶シリコン（ポリシリコン）のゲート電極６が形成されている。ウェル領域３およびソース領域４には、電気的に低抵抗でオーミック接続するようにソース電極７が形成されている。ソース電極７とゲート電極６は、層間絶縁膜８で絶縁されている。炭化珪素基体１の裏面には、ドレイン電極９が電気的に低抵抗でオーミック接続されて形成されている。トランジスタは、上記ドリフト領域２、ソース領域４ならびにゲート電極６を備え、所謂縦型のＭＯＳＦＥＴとして構成されている。
ドリフト領域２の一方の主面側には、Ｐ型の拡散領域１０が選択的に形成されている。Ｐ型の拡散領域１０は、Ｐ型のウェル領域３とは電気的に接続されていない。拡散領域１０内には、Ｎ型の拡散領域１１が形成されている。拡散領域１１上には、ゲート電極６が形成され、拡散領域１１とゲート電極６とは電気的にオーミック接続されている。これにより、Ｐ型の拡散領域１０をアノード、Ｎ型の拡散領域１１をカソードとしたＰＮ接合型のダイオード１２を構成している。さらに、Ｐ型の拡散領域１０をアノード、Ｎ- 型のドリフト領域２をカソードとするダイオード１３を構成している。
符号１０１で示す部分がＭＯＳＦＥＴの所謂単位セルに相当し、図１に示した範囲外の部分においては、単位セル１０１が紙面横方向に繰り返されて配置構成されている。
次に、図１に示す構成のトランジスタにおける基本的な動作について説明する。トランジスタは、ソース電極７の電位を基準として、ドレイン電極９に所定の正の電位を印加した状態でゲート電極６の電位を制御することで、トランジスタとして機能する。すなわち、ゲート電極６とソース電極７間の電圧を所定の閾値電圧以上にするとゲート電極６下のウェル領域３のチャネル部に反転層が形成されるためオン状態となり、ドレイン電極９からソース電極７へ電流が流れる。一方、ゲート電極６とソース電極７間の電圧を所定の閾値電圧以下にすると、反転層が消滅しオフ状態となり、電流が遮断される。
オン状態の場合には、主にソース−ドレイン間電圧Ｖｄｓと、ドレイン電流Ｉｄにより、次式（１）で表される電力Ｗがトランジスタ内で消費される。
（数１）
Ｗ＝Ｖｄｓ×Ｉｄ …（１）
この電力Ｗによりトランジスタが発熱して、炭化珪素基体１の温度が上昇する。
図２はダイオード１２の逆方向電流電圧特性を示している。ダイオードに逆方向電圧を印加した場合には、逆方向電流が流れる。この逆方向電流は、温度が上昇すると指数関数的に増加する。図２においては、２５℃、７５℃、１２５℃、１５０℃の場合の逆方向電流電圧特性を模式的に示している。ここでは、トランジスタの許容最大動作温度を１５０℃とする。トタンジスタのゲート電極６にはゲート駆動回路（図示せず）から電圧が印加される。ゲート駆動回路は、ゲート電極６にトランジスタをスイッチング制御する電圧、電流を印加制御する。トランジスタはオフ状態からオン状態に移行する際にゲート容量を充電するため、ゲート駆動回路の電流供給能力に所定の上限を設けている。
図２に示すように、トランジスタがオン状態のゲート電圧をＶＧ１とすると、このゲート電圧はダイオード１２のカソードにも印加され、２５℃ではダイオード１２の逆方向電流は十分に低い。トランジスタはオン状態が続くと、上記の電力Ｗによりトランジスタの温度が上昇する。その結果、７５℃まで上昇したとしても、まだダイオード１２の逆方向電流は十分に低い。さらに温度が上昇して１２５℃に達すると、ダイオード１２の逆方向
電流は、ゲート駆動回路の電流供給能力の上限（ゲート上限電流）に一致する。この場合でも、トランジスタはオン状態である。さらに温度が上昇して許容最大動作温度の１５０℃に達すると、ゲート電圧ＶＧ１におけるダイオード１２の逆方向電流は、ゲート駆動回路の電流供給能力の上限を超える。すなわち、トランジスタの許容最大動作温度を超えたときのダイオード１２の逆方向電流は、ゲート駆動回路がゲート電極に供給できる上限のゲート上限電流よりも大きくなるように設定する。その結果、ダイオード１２の逆方向電流は、図２に示すように１５０℃におけるゲート駆動回路の電流供給能力の上限値まで低下し、ゲート電圧はＶＧ２まで低下する。このゲート電圧ＶＧ２をトランジスタのゲート閾値電圧以下に設定することで、トランジスタをオン状態からオフ状態に移行することができる。これにより、トランジスタでの熱の発生を停止することができる。
ダイオード１２の逆方向電流の温度依存性は、ダイオード１２を構成するＰ型の拡散領域１０ならびにＮ型の拡散領域１１の不純物濃度を制御することで、容易に調整することができる。例えば、６００Ｖ程度の耐圧のパワーＭＯＳＦＥＴでは、ゲート電圧ＶＧ１を１５Ｖ程度、ＶＧ２を５Ｖ以下程度に設定することで、トランジスタが最大動作温度以上の温度になるのを抑制することが可能となる。
なお、ダイオード１２で発生したリーク電流は、ダイオード１３を介してドレイン電極９へと流れる。ダイオード１３における順方向電圧降下は、炭化珪素の場合３Ｖ程度以下であり、ダイオード１２の逆方向電圧よりも小さいので上記動作には影響を与えない。また、基体の材料がシリコンの場合であっても、ダイオード１３の順方向電圧降下は０．６Ｖ程度であり同様に上記動作には影響を与えない。
次に、図３−Ａ〜同図−Ｆを用いて図１に示す構成の半導体装置の製造方法を説明する。
まず、図３−Ａに示す工程においては、Ｎ+ 型の炭化珪素基体１上にＮ- 型の炭化珪素エピタキシャル層からなるドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。炭化珪素基体１は数十から数百μｍ程度の厚みを持つ。ドリフト領域２は、例えば不純物濃度が１０14〜
１０18ｃｍ-3、厚さが数μｍ〜数十μｍとして形成される。
次に、図３−Ｂに示す工程においては、ドリフト領域２上に絶縁膜１４を堆積する。絶縁膜１４としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
続いて、絶縁膜１４上に形成されたレジスト（図示せず）をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、絶縁膜１４を選択的にエッチング除去する。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
引き続いて、レジストを酸素プラズマや硫酸等で除去する。その後、絶縁膜１４をマスクにして、Ｐ型の不純物１５を選択的にイオン注入し、ウェル領域３およびＰ型の拡散領域１０を形成する。Ｐ型の不純物１５としては、アルミやボロンを用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。この実施形態１では、ウェル領域３とＰ型の拡散領域１０を同じイオン注入で形成する方法について説明したが、別々のイオン注入により形成してもよい。特に、Ｐ型の拡散領域１０の不純物濃度を調整することで、図２に示したダイオード１２の逆方向電流電圧特性を所望の特性に設定することができる。イオン注入後、絶縁膜１４を例えばフッ酸を用いたウエッチエッチングによって除去する。
次に、図３−Ｃの工程においては、先の同図−Ｂに示す工程と同様に、絶縁膜１４を形成する。この絶縁膜１４をマスクとして、Ｎ型の不純物１６をイオン注入する。これにより、ソース領域４とＮ型の拡散領域１１を形成する。Ｎ型の不純物１６としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。この実施形態１では、ソース領域４とＮ型の拡散領域１１を同じイオン注入で形成する方法について説明したが、別々のイオン注入により形成してもよい。特に、Ｎ型の拡散領域１１の不純物濃度を調整することで、図２に示したダイオード１２の逆方向電流電圧特性を所望の特性に設定することができる。イオン注入後、絶縁膜１４を例えばフッ酸を用いたウエッチエッチングによって除去する。
その後、図３−Ｂおよび同図−Ｃに示す工程でイオン注入した不純物を熱処理することで活性化させる。熱処理温度としては１７００℃程度の温度を用いることができる。熱処理の雰囲気としてはアルゴンや窒素を好適に用いることができる。
次に、図３−Ｄに示す工程においては、ゲート絶縁膜５を例えば１０００Å程度堆積する。ゲート絶縁膜５としてはシリコン酸化膜が好適に用いられ、堆積方法としては熱酸化法、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。続いて、レジストをマスクとしたウエットエッチングやドライエッチングを用いて、ゲート絶縁膜５をパターニングして選択的に除去し、Ｎ型の拡散領域１１上にコンタクトホールを形成する。
次に、図３−Ｅに示す工程においては、ゲート電極６を形成する。ゲート電極６としては、不純物を導入した多結晶シリコンを好適に用いることができ、堆積方法としては一般的な低圧ＣＶＤ法を用いることができる。この際、拡散領域１１の表面の不純物濃度を高濃度にしておくことで、ゲート電極６は拡散領域１１とオーミック接続する。全面に堆積形成された多結晶シリコン上にレジストパターンを形成し、このレジスタパターンをマスクとして例えばドライエッチングを用いて多結晶シリコンをパターニングする。これにより、多結晶シリコンを選択的に除去し、トランジスタのゲート電極６ならびにダイオード１２のカソード電極としても機能するゲート電極６を形成する。
最後に、図３−Ｆの工程においては、層間絶縁膜８を堆積する。層間絶縁膜８としては、シリコン酸化膜が好適に用いられ、堆積方法としては熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。層間絶縁膜８上にレジストパターンを形成し、このレジストパターンをマスクにして層間絶縁膜８を選択的に除去してコンタクトホールを形成する。コンタクトホール内にソース電極７を形成する。ソース電極７としては、チタンとアルミを積層した金属電極を用いることができる。その後、炭化珪素基体１の裏面にドレイン電極９を形成し、図１に示す半導体装置が完成する。
なお、図１においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図２で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
また、図１においては、Ｎ型の拡散領域１１とソース領域４が同程度の深さで形成されているが、図２で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１１の接合の深さや不純物濃度をソース領域４とは独立して調整することができる。
以上説明したように、この実施形態１においては、炭化珪素基体１の温度上昇に伴い、ダイオード１２の機能によりゲート電圧が低下してトランジスタがオフ状態となる。すなわち トランジスタの許容最大動作温度を超えたときのダイオード１２の逆方向電流は、ゲート駆動回路がゲート電極６に供給できる上限のゲート上限電流よりも大きくなるように設定する。これにより、トランジスタの温度が低下するため、所定の許容最大温度を越えないようにトランジスタを制御することができる。
図１に示す構成を採用することで、従来と比べて半導体チップと温度測定回路を接続する必要がなく、半導体チップ上に半導体チップと温度測定回路を接続する接続用パッドが不要となる。したがって、接続用パッドを形成する部分の面積を削減することができる。これにより、チップ面積が縮小されて半導体装置の構成の小型化を達成することができる。さらに、温度測定回路が不要となり、低コストな半導体装置を提供することができる。
（実施形態２）
図４は本発明の実施形態２に係る半導体装置の構成を示す断面図である。
この実施形態２において、先の実施形態１と異なる点は、図４に示すようにＰ型の拡散領域１０がウェル領域３を介してソース電極７にオーミック接続されている点である。このような構成にすることによって、ダイオード１２で発生した逆方向電流は、ソース電極７に流れる。したがって、ダイオード１２の逆方向電流電圧特性に対してダイオード１３の順方向電圧降下を考慮する必要がなくなり、先の実施形態１に比べてより安定してチップ温度を制御することができる。また、ダイオード１２に印加される電圧はドレインの電位によらずゲート−ソース間電圧とほぼ一致する。したがって、ダイオード１２に印加される電圧によりトランジスタのオン／オフ状態を直接制御することができ、より安定して温度を制御することができる。
図４に示す構成における基本的な動作は、ダイオード１２の逆方向電流がソース電極７に流れる点を除いて先の実施形態１と同様であるので、その説明は省略する。
図４に示す半導体装置の製造方法は、先の実施形態１で説明した製造方法のウェル領域３およびＰ型の拡散領域１０のマスクパターンを変更する点以外はほぼ同様であるので、その説明は省略する。
なお、図４においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図２で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
また、図４においては、Ｎ型の拡散領域１１とソース領域４が同程度の深さで形成されているが、図２で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１１の接合の深さや不純物濃度をソース領域４とは独立して調整することができる。
以上説明したように、この実施形態２においては、先の実施形態１で得られる効果に加えて、ダイオード１２の逆方向電流がソースに流れるため、ダイオード１２に印加される電圧とゲート−ソース間電圧がほぼ一致する。これにより、トランジスタのオン／オフ状態を直接制御することができ、より安定して温度を制御することができる。
（実施形態３）
図５は本発明の実施形態３に係る半導体装置の構成を示す断面図である。
この実施形態３において、先の実施形態２と異なる点は、図５に示すようにドレイン電極９に接続された基体をＮ+ 型の炭化珪素基体１に代えてＰ+ 型の炭化珪素基体１８で構成し、所謂ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）構造となっている点である。なお、本実施形態３では、ＩＧＢＴのエミッタ、コレクタに相当する部分をそれぞれソース、ドレインと呼ぶこととする。
図５に示す構成における基本的な動作は、先の実施形態２と同様であるので、その説明は省略する。
図５に示す半導体装置の製造方法は、先の実施形態１で説明した製造方法のＮ+ 型の炭化珪素基体１をＰ+ 型の炭化珪素基体１８に変更する点と、ウェル領域３および拡散領域１０のマスクパターンを変更する点以外はほぼ同様であるので、その説明は省略する。
なお、図５においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図２で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
また、図５においては、Ｎ型の拡散領域１１とソース領域４が同程度の深さで形成されているが、図２で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１１の接合の深さや不純物濃度をソース領域４とは独立して調整することができる。
この実施形態３においては、Ｐ+ 型の炭化珪素基体１８を用いて説明したが、Ｎ型の炭化珪素基体を用い、このＮ型の炭化珪素基体にＰ+ 型の拡散領域を形成する方法でも同様の構造を得ることができる。
以上説明したように、この実施形態３においては、先の実施形態２で得られる効果に加えて、Ｐ+ 型の炭化珪素基体１８からＮ- 型のドリフト領域２に注入された正孔により伝導度変調が起きるＩＧＢＴ構造となるので、ドリフト領域２の抵抗を低減することができる。これにより、低損失な半導体装置を提供することができる。
（実施形態４）
図６は本発明の実施形態４に係る半導体装置の構成を示す断面図である。
この実施形態４において、先の実施形態１と異なる点は、図６に示すようにＰ型の拡散領域１０内にＮ型の拡散領域１１を形成せず、ゲート電極６を金属で形成し、このゲート電極６を拡散領域１０に直接接合した点である。これにより、ダイオード１２は、Ｐ型の拡散領域１０とゲート電極６がショットキー接合したショットキー型のダイオードで構成される。
ショットキーダイオードの逆方向電流電圧特性を図７に示す。ショットキーダイオードの電流電圧特性において、逆方向電流に対する逆方向電圧の変化率は、一般的に図２に示すＰＮ接合型のダイオードに比べて大きくなる。すなわち、ＰＮダイオードでは逆方向電流が温度上昇によって少し上昇した場合でもダイオード逆方向電圧が急激に変化する。これに対して、ショットキーダイオードでは逆方向電流の上昇に対して逆方向電圧の変化が緩やかである。したがって、トランジスタのオン／オフを制御するダイオード１２の特性を図７に示すような特性とすることによって、先の実施形態１に比べてより安定して温度を制御することができる。
ゲート電極６としては、チタンやアルミ、モリブデンなどの単体金属、チタンシリサイドやニッケルシリサイドなどのシリサイド、もしくは下層チタンで上層アルミのような積層構造金属を用いることができる。ダイオード１２の逆方向電流電圧特性は、Ｐ型の拡散領域１０の不純物濃度と拡散領域１０に接合している金属の種類によって決まる。したがって、拡散領域１０の不純物濃度と拡散領域１０に接合している金属を適切に選択することで、図７に示すような所望の逆方向電流電圧特性を得ることができる。
図６に示す構成における基本的な動作は、ダイオード１２の逆方向電流電圧特性が先の実施形態１と異なる点を除き実施形態１と同様であるので、その説明は省略する。
図６に示す半導体装置の製造方法は、先の実施形態１で説明した製造方法に対して、図３−Ｃに示す工程でマスクパターンを変更してＮ型の拡散領域１１が形成されないようにする点と、ゲート電極６の材料を変更する点以外はほぼ同様であるので、その説明は省略する。
なお、図６においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図７で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
以上説明したように、この実施形態４においては、先の実施形態１で得られる効果に加えて、ダイオード１２をショットキーダイオードにすることで逆方向電流の上昇に対して逆方向電圧の変化を緩やかにすることができる。これにより、安定してチップ温度を制御することができる。
（実施形態５）
図８は本実施形態５に係る半導体装置の構成を示す断面図である。
この実施形態５において、先の実施形態４と異なる点は、トランジスタのチャネルが形成される領域におけるゲート電極６とは材料の種類が異なる異種体で、ショットキー型のダイオード１２のカソード１７を構成した点である。カソード１７は、ゲート電極６に接合して電気的に接続されている。実施形態５においては、ゲート電極６を多結晶シリコン、ダイオード１２のカソード１７を金属として説明する。
ダイオード１２のカソード１７は、チタンやアルミ、モリブデンなどの単体金属、チタンシリサイドやニッケルシリサイドなどのシリサイド、もしくは下層チタンで上層アルミのような積層構造金属を用いることができる。一方、トランジスタのチャネル部に反転層を形成する部分のゲート電極６には多結晶シリコンを用いている。したがって、この実施形態５は、実施形態４と比べてチャネル部分への金属原子の拡散によるキャリア移動度の劣化が生じる可能性がなく、低オン抵抗で低損失な半導体装置を提供することができる。
ダイオード１２の特性については、先の実施形態４と同様である。
図８では一例としてトタンジスタのチャネルが形成される部分と、ダイオード１２が同一断面に形成されている場合について図示しているが、奥行き方向で異なる断面で形成されていても構わない。
次に、図９−Ａ〜同図−Ｆを用いて図８に示す半導体装置の製造方法を説明する。
まず、図９−Ａに示す工程においては、Ｎ+ 型の炭化珪素基体１上にＮ- 型の炭化珪素エピタキシャル層からなるドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。炭化珪素基体１は数十から数百μｍ程度の厚みを持つ。ドリフト領域２は、例えば不純物濃度が１０14〜
１０18ｃｍ-3、厚さが数μｍ〜数十μｍとして形成される。
次に、図９−Ｂに示す工程においては、ドリフト領域２上に絶縁膜１４を堆積する。絶縁膜１４としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
続いて、絶縁膜１４上形成されたレジスト（図示せず）をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、絶縁膜１４を選択的にエッチング除去する。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
引き続いて、レジストを酸素プラズマや硫酸等で除去する。絶縁膜１４をマスクにして、Ｐ型の不純物１５を選択的にイオン注入し、ウェル領域３およびＰ型の拡散領域１０を形成する。Ｐ型の不純物１５としては、アルミやボロンを用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。この実施形態５では、ウェル領域３とＰ型の拡散領域１０を同じイオン注入で形成する方法について説明したが、別々のイオン注入により形成してもよい。特に、Ｐ型の拡散領域１０の不純物濃度を調整することで、図７に示したダイオード１２の逆方向電流電圧特性を所望の特性に設定することができる。イオン注入後、絶縁膜１４を例えばフッ酸を用いたウエッチエッチングによって除去する。
次に、図９−Ｃの工程においては、先の同図−Ｂに示す工程と同様に、絶縁膜１４を形成する。この絶縁膜１４をマスクとして、Ｎ型の不純物１６をイオン注入し、ソース領域４を形成する。Ｎ型の不純物１６としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、絶縁膜１４を例えばフッ酸を用いたウエッチエッチングによって除去する。
その後、図９−Ｂおよび同図−Ｃに示す工程でイオン注入した不純物を熱処理することで活性化させる。熱処理温度としては１７００℃程度の温度を用いることができる。熱処理の雰囲気としてはアルゴンや窒素を好適に用いることができる。
次に、図９−Ｄに示す工程においては、ゲート絶縁膜５を例えば１０００Å程度堆積する。ゲート絶縁膜５としてはシリコン酸化膜が好適に用いられ、堆積方法としては熱酸化法、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。
次に、図９−Ｅに示す工程においては、ゲート電極６を形成する。ゲート電極６としては、不純物を導入した多結晶シリコンを好適に用いることができ、堆積方法としては一般的な低圧ＣＶＤ法を用いることができる。全面に堆積形成された多結晶シリコン上にレジストパターンを形成し、このレジスタパターンをマスクとして例えばドライエッチングを用いて多結晶シリコンをパターニングする。これにより、多結晶シリコンを選択的に除去し、トランジスタのゲート電極６を形成する。
最後に、図９−Ｆの工程においては、層間絶縁膜８を堆積する。層間絶縁膜８としては、シリコン酸化膜が好適に用いられ、堆積方法としては熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。その後、層間絶縁膜８上に、ダイオード１２のカソード１７を形成する領域が開口されたレジストパターンを形成する。このレジストパターンをマスクにして層間絶縁膜８、ゲート電極６ならびにゲート絶縁膜５を選択的に除去し、拡散領域１０に至るコンタクトホールを形成する。
続いて、カソード１７を構成する金属をＣＶＤ法等により形成した後、その上にレジストパターンを形成する。このレジストパターンをマスクにして金属を選択的に除去してコンタクトホール内にカソード１７を形成する。
引き続いて、層間絶縁膜８ならびにカソード１７上にレジストパターンを形成し、このレジストパターンをマスクにして層間絶縁膜８を選択的に除去してコンタクトホールを形成する。このコンタクトホール内にソース電極７を形成する。ソース電極７としては、チタンとアルミを積層した金属電極を用いることができる。その後、炭化珪素基体１の裏面にドレイン電極９を形成し、図８に示す半導体装置が完成する。
なお、図８においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図７で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
以上説明したように、この実施形態５においては、先の実施形態４で得られる効果に加えて、トランジスタのゲート電極６に多結晶シリコンを用いているので、チャネル部分への金属原子の拡散によるキャリア移動度の劣化が生じるおそれがなくなる。これにより、低オン抵抗で低損失な半導体装置を提供することができる。
（実施形態６）
図１０は本発明の実施形態６に係る半導体装置の構成を示す断面図である。
この実施形態６において、先の実施形態４と異なる点は、図１０に示すようにＰ型の拡散領域１０がウェル領域３を介してソース電極７にオーミック接続されている点である。このような構成にすることによって、ダイオード１２で発生した逆方向電流は、ソース電極７に流れる。したがって、ダイオード１２の逆方向電流電圧特性に対して先の実施形態４に示すダイオード１３の順方向電圧降下を考慮する必要がなくなり、先の実施形態４に比べてより安定してチップ温度を制御することができる。また、ダイオード１２に印加される電圧はドレインの電位によらずゲート−ソース間電圧とほぼ一致する。したがって、ダイオード１２に印加される電圧によりトランジスタのオン／オフ状態を直接制御することができ、より安定して温度を制御することができる。
図１０に示す構成における基本的な動作は、ダイオード１２の逆方向電流がソース電極７に流れる点を除いて先の実施形態４と同様であるので、その説明は省略する。
図１０に示す半導体装置の製造方法は、先の実施形態４で説明した製造方法のウェル領域３およびＰ型の拡散領域１０のマスクパターンを変更する点以外はほぼ同様であるので、その説明は省略する。
なお、図１０においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図７で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
以上説明したように、この実施形態６においては、先の実施形態４で得られる効果に加えて、ダイオード１２の逆方向電流がソースに流れるため、ダイオード１２に印加される電圧とゲート−ソース間電圧がほぼ一致する。これにより、トランジスタのオン／オフ状態を直接制御することができ、より安定して温度を制御することができる。
（実施形態７）
図１１は本発明の実施形態７に係る半導体装置の構成を示す断面図である。
この実施形態７において、先の実施形態６と異なる点は、図１１に示すようにドレイン電極９に接続された基体をＮ+ 型の炭化珪素基体１に代えてＰ+ 型の炭化珪素基体１８で構成し、所謂ＩＧＢＴ構造となっている点である。なお、本実施形態７では、ＩＧＢＴのエミッタ、コレクタに相当する部分をそれぞれソース、ドレインと呼ぶこととする。
図１１に示す構成における基本的な動作は、先の実施形態６と同様であるので、その説明は省略する。
図１１に示す半導体装置の製造方法は、先の実施形態４で説明した製造方法のＮ+ 型の炭化珪素基体１をＰ+ 型の炭化珪素基体１８に変更する点と、ウェル領域３および拡散領域１０のマスクパターンを変更する点以外はほぼ同様であるので、その説明は省略する。
なお、図１１においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図７で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
この実施形態７においては、Ｐ+ 型の炭化珪素基体１８を用いて説明したが、Ｎ型の炭化珪素基体を用い、このＮ型の炭化珪素基体の裏面にＰ+ 型の拡散領域を形成する方法でも同様の構造を得ることができる。
以上説明したように、この実施形態７においては、先の実施形態６で得られる効果に加えて、Ｐ+ 型の炭化珪素基体１８からＮ- 型のドリフト領域２に注入された正孔により伝導度変調が起きるＩＧＢＴ構造となるので、ドリフト領域２の抵抗を低減することができる。これにより、低損失な半導体装置を提供することができる。
（実施形態８）
図１２は本実施形態に係る半導体装置の構成を示す断面図である。
この実施形態８において、先の実施形態４と異なる点は、ゲート電極６を金属に代えて多結晶シリコンで形成した点である。これにより、ダイオード１２は、Ｐ型の拡散領域１０と多結晶シリコンのゲート電極６とがヘテロ接合して構成される。このダイオード１２の特性は、先の図７に示す電流電圧特性に近い特性となる。
図１２に示す構成における基本的な動作は、ダイオード１２の逆方向電流電圧特性が先の実施形態１と異なる点を除き、実施形態１と同様であるため、その説明は省略する。
図１２においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図７で示したダイオード１２の逆方向電流電圧特性に近い特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
図１２に示す半導体装置の製造方法は、先の実施形態１で説明した製造方法に対して、図３−Ｃに示す工程でマスクパターンを変更してＮ型の拡散領域１１が形成されないようにする点と、ゲート電極６の材料を変更する点以外はほぼ同様であるので、その説明は省略する。
以上説明したように、この実施形態８においては、先の実施形態４で得られる効果に加えて、実施形態４の構成に比べて金属からなるゲート電極６から金属原子が拡散し、隣接するチャネル部分のキャリア移動度の劣化を引き起こす可能性がなくなり、低損失な半導体装置を提供することができる。また、先の実施形態５の構成に比べて、金属からなるカソード１７をＰ型の拡散領域１０に接合するためのコンタクトホールを別途形成する必要がない。これにより、製造工程数を削減することが可能となり、より安価な半導体装置を提供することができる。
多結晶シリコンからなるゲート電極６の不純物の種類や濃度を調整することで、ダイオード１２の順方向電圧降下や逆方向電流電圧特性を容易に調整できることが実験的に確かめられている。したがって、ダイオード１２の逆方向電流電圧特性を所望の特性に設定することが可能となる。例えば、Ｐ型の拡散領域１０と接合する場合には、多結晶シリコンをＰ型もしくはＮ型にした場合とでは、多結晶シリコンをＰ型にした方がダイオード１２の順方向電圧降下は小さくなり、逆方向リーク電流は大きくなる。
チャネル領域上のゲート電極６の不純物濃度と、ダイオード１２を形成するヘテロ接合部のゲート電極６の不純物濃度とを変えることで、トランジスタとダイオード１２の特性をそれぞれ独立して所望の特性に設定することができる。
（実施形態９）
図１３は本発明の実施形態９に係る半導体装置の構成を示す断面図である。
この実施形態９において、先の実施形態８と異なる点は、図１３に示すようにＰ型の拡散領域１０がウェル領域３を介してソース電極７にオーミック接続されている点である。このような構成にすることによって、ダイオード１２で発生した逆方向電流は、ソース電極７に流れる。したがって、ダイオード１２の逆方向電流電圧特性に対して先の実施形態４に示すダイオード１３の順方向電圧降下を考慮する必要がなくなり、先の実施形態８に比べてより安定してチップ温度を制御することができる。また、ダイオード１２に印加される電圧はドレインの電位によらずゲート−ソース間電圧とほぼ一致する。したがって、ダイオード１２に印加される電圧によりトランジスタのオン／オフ状態を直接制御することができ、より安定して温度を制御することができる。
図１３に示す構成における基本的な動作は、ダイオード１２の逆方向電流がソース電極７に流れる点を除いて先の実施形態８と同様であるので、その説明は省略する。
図１３に示す半導体装置の製造方法は、先の実施形態８で説明した製造方法のウェル領域３およびＰ型の拡散領域１０のマスクパターンを変更する点以外はほぼ同様であるので、その説明は省略する。
なお、図１３においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図７で示したダイオード１２の逆方向電流電圧特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
以上説明したように、この実施形態９においては、先の実施形態８で得られる効果に加えて、ダイオード１２の逆方向電流がソースに流れるため、ダイオード１２に印加される電圧とゲート−ソース間電圧がほぼ一致する。これにより、トランジスタのオン／オフ状態を直接制御することができ、より安定して温度を制御することができる。
（実施形態１０）
図１４は本発明の実施形態１０に係る半導体装置の構成を示す断面図である。
この実施形態１０において、先の実施形態９と異なる点は、図１４に示すようにドレイン電極９に接続された基体をＮ+ 型の炭化珪素基体１に代えてＰ+ 型の炭化珪素基体１８で構成し、所謂ＩＧＢＴ構造となっている点である。なお、本実施形態１０では、ＩＧＢＴのエミッタ、コレクタに相当する部分をそれぞれソース、ドレインと呼ぶこととする。
図１４に示す構成における基本的な動作は、先の実施形態９と同様であるので、その説明は省略する。
図１４に示す半導体装置の製造方法は、先の実施形態８で説明した製造方法のＮ+ 型の炭化珪素基体１をＰ+ 型の炭化珪素基体１８に変更する点と、ウェル領域３および拡散領域１０のマスクパターンを変更する点以外はほぼ同様であるので、その説明は省略する。
なお、図１４においては、Ｐ型の拡散領域１０とウェル領域３が同程度の深さに形成されているが、図７で示したダイオード１２の逆方向電流電圧特性に近い特性を所望の特性に設定するために、拡散領域１０の接合の深さや不純物濃度をウェル領域３とは独立して設定することができる。
この実施形態１０においては、Ｐ+ 型の炭化珪素基体１８を用いて説明したが、Ｎ型の炭化珪素基体を用い、このＮ型の炭化珪素基体にＰ+ 型の拡散領域を形成する方法でも同様の構造を得ることができる。
以上説明したように、この実施形態１０においては、先の実施形態９で得られる効果に加えて、Ｐ+ 型の炭化珪素基体１８からＮ- 型のドリフト領域２に注入された正孔により伝導度変調が起きるＩＧＢＴ構造となるので、ドリフト領域２の抵抗を低減することができる。これにより、低損失な半導体装置を提供することができる。
次に、上記実施形態１〜１０で説明したダイオード１２の炭化珪素基体の平面方向における配置について説明する。炭化珪素基体が金属基板等にハンダを介して実装されている場合に、炭化珪素基体平面の外周部は中心部に比べて熱が横方向に拡散する。その結果、炭化珪素基体平面の中心部が最も高温になる傾向がある。したがって、ダイオード１２を少なくとも炭化珪素基体平面の中心部に配置することにより、炭化珪素基体内の最高温度を検知して温度を低下させる制御を行うことができる。
また、ドレイン電流の偏りによって炭化珪素基体平面において温度のばらつきが発生する場合がある。したがって、ダイオード１２を炭化珪素基体平面に複数個形成することで、基体のさまざまな箇所の最高温度に対して、温度を低下させる制御を行うことができる。
上記実施形態１〜１０の基本構造における断面構造について、単位セル１０１が複数並列接続された半導体チップの最外周部では、ガードリングなどの終端構造（図示せず）が採用される。このガードリングは、トランジスタのオフ時における周辺での電界集中を緩和して高耐圧を実現する終端構造であるが、パワーデバイス分野で用いられている一般的な終端構造が適用可能である。
上記実施形態１〜１０においては、基体の一方の主面（表面）をソース（エミッタ）、他方の主面（裏面）をドレイン（コレクタ）とする所謂縦型のＭＯＳＦＥＴ構造もしくはＩＧＢＴ構造について説明したが、ドレイン（コレクタ）が基体表面に形成される所謂横型のＭＯＳＦＥＴ構造もしくはＩＧＢＴ構造であってもかまわない。
上記実施形態１〜１０においては、半導体基体を炭化珪素として説明したが、シリコンやガリウムヒ素、窒化ガリウム、ダイヤモンドなどの他の半導体基体を用いても構わない。
１，１８…炭化珪素基体
２…ドリフト領域
３…ウェル領域
４…ソース領域
５…ゲート絶縁膜
６…ゲート電極
７…ソース電極
８…層間絶縁膜
９…ドレイン電極
１０，１１…拡散領域
１２，１３…ダイオード
１４…絶縁膜
１５，１６…不純物
１７…カソード
１０１…単位セル

Claims (10)

  1. 半導体基体と、
    前記半導体基体上に形成された第１導電型のドリフト領域と、
    前記ドリフト領域の主面に接するように前記ドリフト領域内に形成された第２導電型のウェル領域と、
    前記ドリフト領域の主面に接するように前記ウェル領域内に形成された第１導電型のソース領域と、
    前記ドリフト領域と前記ソース領域に挟まれた前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ウェル領域と前記ソース領域に接続されたソース電極と、
    前記半導体基体に接続されたドレイン電極と
    を備えたトランジスタと、
    前記ドリフト領域に形成された第２導電型の半導体領域からなるアノードと、
    前記第２導電型の半導体領域内に形成された第１導電型の半導体領域からなるカソードとを備え、
    前記カソードは、前記ゲート電極に接続されて構成されたダイオードと、
    前記ゲート電極に前記トランジスタをスイッチング制御する電圧を印加制御するゲート駆動回路と、
    を有し、
    前記トランジスタの許容最大動作温度を超えたときの前記ダイオードの逆方向電流は、前記ゲート駆動回路が前記ゲート電極に供給できる上限のゲート上限電流よりも大きくなるように設定されている
    ことを特徴とする半導体装置。
  2. 半導体基体と、
    前記半導体基体上に形成された第１導電型のドリフト領域と、
    前記ドリフト領域の主面に接するように前記ドリフト領域内に形成された第２導電型のウェル領域と、
    前記ドリフト領域の主面に接するように前記ウェル領域内に形成された第１導電型のソース領域と、
    前記ドリフト領域と前記ソース領域に挟まれた前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ウェル領域と前記ソース領域に接続されたソース電極と、
    前記半導体基体に接続されたドレイン電極と
    を備えたトランジスタと、
    前記ドリフト領域に形成された第２導電型の半導体領域からなるアノードと、
    前記第２導電型の半導体領域に接して形成されたカソードとを備え、
    前記カソードは、前記ゲート電極と一体化されて形成されているダイオードと、
    前記ゲート電極に前記トランジスタをスイッチング制御する電圧を印加制御するゲート駆動回路と、
    を有し、
    前記トランジスタの許容最大動作温度を超えたときの前記ダイオードの逆方向電流は、前記ゲート駆動回路が前記ゲート電極に供給できる上限のゲート上限電流よりも大きくなるように設定されている
    ことを特徴とする半導体装置。
  3. 半導体基体と、
    前記半導体基体上に形成された第１導電型のドリフト領域と、
    前記ドリフト領域の主面に接するように前記ドリフト領域内に形成された第２導電型のウェル領域と、
    前記ドリフト領域の主面に接するように前記ウェル領域内に形成された第１導電型のソース領域と、
    前記ドリフト領域と前記ソース領域に挟まれた前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ウェル領域と前記ソース領域に接続されたソース電極と、
    前記半導体基体に接続されたドレイン電極と
    を備えたトランジスタと、
    前記ドリフト領域に形成された第２導電型の半導体領域からなるアノードと、
    前記第２導電型の半導体領域に接して形成されたカソードとを備え、
    前記カソードは、前記ゲート電極と異種体で形成されて前記ゲート電極と接続されて構成されたダイオードと、
    前記ゲート電極に前記トランジスタをスイッチング制御する電圧を印加制御するゲート駆動回路と、
    を有し、
    前記トランジスタの許容最大動作温度を超えたときの前記ダイオードの逆方向電流は、前記ゲート駆動回路が前記ゲート電極に供給できる上限のゲート上限電流よりも大きくなるように設定されている
    ことを特徴とする半導体装置。
  4. 前記ゲート電極またはカソードは、金属で形成され、
    前記ダイオードは、ショットキーダイオードを構成する
    ことを特徴とする請求項２または３に記載の半導体装置。
  5. 前記ゲート電極は、多結晶シリコンで形成され、
    前記ダイオードは、ヘテロ接合ダイオードを構成する
    ことを特徴とする請求項２に記載の半導体装置。
  6. 前記ドリフト領域に形成された第２導電型の半導体領域からなるアノードは、前記ソース電極とオーミック接続されている
    ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記トランジスタは、ＩＧＢＴ構造で構成されている
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記ダイオードは、少なくとも１つが前記半導体基体平面の中心部に形成されている
    ことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記ダイオードは、前記半導体基体に複数形成されている
    ことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記半導体基体は、炭化珪素で構成されている
    ことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734483B2 (en) 2018-09-14 2020-08-04 Kabushiki Kaisha Toshiba Semiconductor device
US10872974B2 (en) 2018-09-15 2020-12-22 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6098041B2 (ja) * 2012-04-02 2017-03-22 富士電機株式会社 半導体装置
US9123798B2 (en) * 2012-12-12 2015-09-01 General Electric Company Insulating gate field effect transistor device and method for providing the same
CN105556647B (zh) * 2013-07-19 2017-06-13 日产自动车株式会社 半导体装置及其制造方法
JP6256659B2 (ja) 2015-04-20 2018-01-10 富士電機株式会社 半導体装置
CN106716601B (zh) 2015-04-20 2019-08-06 富士电机株式会社 半导体装置
WO2018135146A1 (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109216464A (zh) * 2018-10-30 2019-01-15 派恩杰半导体（杭州）有限公司 一种带有异质结二极管的碳化硅mos器件
US11579645B2 (en) 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
EP3872847A1 (en) * 2020-02-28 2021-09-01 Infineon Technologies AG Semiconductor device with insulated gate transistor cell and rectifying junction

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59195840U (ja) * 1983-06-13 1984-12-26 日産自動車株式会社 負荷駆動回路
JP3204227B2 (ja) * 1985-11-29 2001-09-04 株式会社デンソー 半導体装置
JPS6451664A (en) * 1987-08-24 1989-02-27 Fujitsu Ltd Semiconductor device
JPS6461956A (en) * 1987-08-26 1989-03-08 Siliconix Inc Semiconductor device
JPH0456163A (ja) * 1990-06-21 1992-02-24 Fujitsu Ltd 半導体装置およびその製造方法
JP2000223705A (ja) * 1999-01-29 2000-08-11 Nissan Motor Co Ltd 半導体装置
JP3826828B2 (ja) * 2001-11-27 2006-09-27 日産自動車株式会社 炭化珪素半導体を用いた電界効果トランジスタ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734483B2 (en) 2018-09-14 2020-08-04 Kabushiki Kaisha Toshiba Semiconductor device
US10872974B2 (en) 2018-09-15 2020-12-22 Kabushiki Kaisha Toshiba Semiconductor device

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