CN106712473B - 驱动电路、对应的集成电路和器件 - Google Patents

驱动电路、对应的集成电路和器件 Download PDF

Info

Publication number
CN106712473B
CN106712473B CN201610350469.7A CN201610350469A CN106712473B CN 106712473 B CN106712473 B CN 106712473B CN 201610350469 A CN201610350469 A CN 201610350469A CN 106712473 B CN106712473 B CN 106712473B
Authority
CN
China
Prior art keywords
transistor
voltage
terminal
node
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610350469.7A
Other languages
English (en)
Other versions
CN106712473A (zh
Inventor
G·卡格吉
F·普尔维伦蒂
G·坎通
V·帕鲁姆博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN106712473A publication Critical patent/CN106712473A/zh
Application granted granted Critical
Publication of CN106712473B publication Critical patent/CN106712473B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K2017/066—Maximizing the OFF-resistance instead of minimizing the ON-resistance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)
  • Networks Using Active Elements (AREA)
  • Amplifiers (AREA)
  • Transmitters (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种电路在对供应电容器充电以驱动功率开关时在DC电压供应端子与自举端子之间提供高电压低电压降类二极管传导路径，其中电容器设置在低电压与高电压DC电压之间交替地可切换的输出端子与自举端子之间。在实施例中，电路包括第一晶体管和第二晶体管，诸如LDMOS耗尽晶体管，其中第一晶体管设置在自举端子与DC电压供应端子之间的共源共栅布置中，第二晶体管与感测比较器耦合，感测比较器用于将自举端子处的电压与上述DC电压供应端子处的电压相比较。第一晶体管和第二晶体管具有与DC电压供应端子耦合的公共控制端子以及耦合至自举端子的公共耦合端子。

Description

驱动电路、对应的集成电路和器件
技术领域
本说明书涉及驱动电路。
一个或多个实施例可以涉及用于例如在高电压半桥开关电路中使用的驱动电路。
背景技术
高电压(HV)半桥开关电路可以用在各种应用中，诸如例如电机驱动、用于荧光灯的电子镇流器和供应。这样的半桥电路可以采用跨HV电轨DC电压供应放置的成对的图腾式连接的开关元件(例如功率MOSFET、IGBT、FET和GaN器件)。
鉴于各种可能的应用，寻求一种驱动电路的持续改进。
发明内容
一个或多个实施例涉及具有以下公开内容中给出的特征的驱动电路。
一个或多个实施例还可以涉及对应的集成电路以及对应的器件(例如高电压半桥开关电路)。
权利要求形成本文中提供的一个或多个实施例的公开内容的组成部分。
一个或多个实施例可以包括用于借助于例如集成的高电压耗尽晶体管实现电容充电的电路，晶体管被控制为用作高电压和超低(前向)电压降二极管。
一个或多个实施例可以包括MOS耗尽晶体管(诸如例如横向扩散的金属氧化物半导体或LDMOS)作为这类晶体管。
在一个或多个实施例中，这类晶体管可以集成在隔离阱口袋中，该隔离阱口袋在高电压供应与集成电路接地电势之间维持高电压应力。
在一个或多个实施例中，等同的自举(bootstrap)二极管电路可以包括第一(例如高电压LDMOS耗尽)晶体管和第二(例如高电压LDMOS耗尽)晶体管，第一晶体管可以用作高电压共源共栅器件，第二晶体管可以用作用于低电压感测比较器的区耦合晶体管，两个晶体管具有公共的漏极、本体和栅极，但是具有不同的源极端子。
在一个或多个实施例中，晶体管漏极可以与高侧供应节点耦合，而栅极可以直接与低侧供应节点耦合；与晶体管的本体耦合的本体极化电路可以用于例如在各种应用条件下避免LDMOS的本征双极型晶体管的接通。
在一个或多个实施例中，第一晶体管的源极可以借助于低电压开关连接至低侧供应节点，其中这样的开关通过在其中低侧栅极驱动信号为高并且第二晶体管的漏极与低侧电压供应相比为低的阶段期间活动的逻辑信号来控制。
附图说明
现在参考附图仅作为示例来描述一个或多个实施例，在附图中：
图1是半桥开关电路的示意性表示；
图2是根据本公开的一个或多个实施例的驱动电路的框图；
图3是根据本公开的一个或多个实施例的驱动电路的示例性电路图；以及
图4和图5是集成半导体器件中的一个或多个实施例的可能集成的例示。
具体实施方式
在随后的描述中，说明一个或多个具体细节，目的是提供对实施例的示例的深度理解。可以在没有这些具体细节中的一个或多个的情况下或者在其他方法、组成、材料等的情况下来获得这些实施例。在其他情况下，没有详细说明或描述已知的结构、材料或操作，以免模糊示例的某些方面。
本描述的框架中对“实施例”或“一个实施例”的提及意图表示关于该示例描述的特定的配置、结构或特性被包括在至少一个实施例中。因此，可能在本描述的一个或多个地方出现的诸如“在示例中”或者“在一个实施例中”等短语不一定指代同一个实施例。另外，在一个或多个实施例中，可以按照任何适当的顺序对特定的构造、结构或特性进行组合。
本文中所使用的附图标记仅出于方便的目的而提供，因此没有定义保护范围或者实施例的范围。
高电压半桥开关电路可以用在各种应用中，诸如电机驱动、用于荧光灯的电子镇流器和功率供应。
诸如例如US5883547(EP 0743752B1与其对应)、US6031412 A、US6060948A、US6075391A和WO94/27370A1等文档通常是现有技术的例示。
半桥电路可以采用跨高电压(HV)电轨DC电压功率供应放置的成对的图腾式连接的开关元件(例如功率MOSFET、IGBT、FET和GaN器件)。
例如，传统的半桥开关电路可以包括：
第一功率晶体管和第二功率晶体管，在图腾式配置中在负载节点处彼此耦合，例如其中第一晶体管的源极和第二晶体管的漏极在负载节点处互连；
HV电轨DC电压源，电连接至第一晶体管的漏极和第二晶体管的源极；
栅极驱动缓冲器，电耦合至晶体管的栅极，以便供应控制信号从而导通和关断晶体管；以及
DC电压供应，以便向功率器件提供电功率。
在操作条件下，成对中的晶体管被“正相反地”控制(即交替地接通和断开)，使得它们在不在同一时间导通。以此方式，负载节点处的电压(也就是连接至负载的输出节点)不固定，而是可以变为HV电轨DC电压源的电压电平或零伏特，这取决于两个晶体管中的哪个在给定时刻导通。
可以使用自举技术来推导关于HV电轨DC电压源浮动的DC电压供应。
图1的框图是这样的方法的例示。
在图1的框图中，半桥布置HB可以包括在图腾式配置中耦合的第一功率开关PW1和第二功率开关PW2(例如功率晶体管，诸如功率MOSFET)，其中第一晶体管PW1的源极和第二晶体管PW2的漏极在负载节点OUT处互连并且HV电轨DC电压源电连接至第一晶体管的漏极和第二晶体管的源极。被相应高侧和低侧控制信号HIN和LIN驱动的栅极驱动缓冲器HS-DRV(高侧)和LS_DRV(低侧)耦合(例如在HVG和LVG处)至晶体管PW1、PW2的栅极(控制电极)，以便供应控制信号从而将晶体管导通和关断。
在一个或多个实施例中，高电压二极管DB可以连接在DC电压供应VCC与BOOT电压引脚之间。二极管DB和电容器CB因此可以用于根据LS_DRV电压供应(VCC)推导关于HV电轨DC电压源浮动的HS_DRV电压供应(VBO)。
当第二晶体管PW2导通时，负载节点OUT有效地连接至低压(例如零伏特——接地GND)并且高电压节点DB使得电流能够从DC电源(VCC)流向电容器CB，从而将电容器充电至大致DC电源的电压电平。当第二晶体管PW2关断并且第一晶体管PW1导通时，负载节点OUT处的电压呈现大致HV电轨DC电压供应的电压电平，这引起二极管DB被反向偏置，而没有电流从DC电源流向电容器CB。当二极管DB保持反向偏置时，电容器中存储的电荷向缓冲器供应HS-DRV。然而，电容器CB出于仅在有限的时间内供应这样的电压的位置，使得第一晶体管PW1关断并且第二晶体管PW2导通以便在电容器CB上重新存储电荷。
在包括用于驱动离散功率器件的输出级的集成电路中或者在集成在包含驱动电路装置和控制电路装置二者的同一芯片中的集成电路中，可以采用自举功能，以便促进提供功率器件的驱动级的适当的供应。
这些类型的***可以使用高电压LDMOS晶体管，而非PN结，用于实现自举二极管以便促进OUT端子的快速切换行为。
在某些实现中，集成的LDMOS晶体管可以提供自举二极管行为。例如，LDMOS栅极和源极端子对于外部电压供应而言可以是公共的(即彼此短路)并且连接到该外部电压供应。这样的拓扑结构促进从LDMOS的源极端子到漏极端子获取单向电流路径，其中VGS保持在零V并且其中提供复杂的本体端子极化电路装置以避免在漏极端子的快速摆动期间触发集成在LDMOS结构中的本征的双极型晶体管。
这一方法的缺点可以在于VCC引脚与BOOT引脚之间的等同二极管的前向电压降。其可以高于1V，因为等同二极管的前向电压降可以等于LDMOS的门限电压，LDMOS的门限电压取决于工艺参数以及LDMOS源极和本体端子之间的正电压降。US6075391A(已经引用)中提出的结构可以被适配以便控制高电压LDMOS，从而避免本征的双极型晶体管的触发以及减小等同二极管的正向电压降。
在这种情况下，可以借助于充电泵从VCC源电压获取集成LDMOS的栅极的驱动电压，以便在低侧功率器件导通并且因此OUT引脚(输出端子)为大约零伏特时导通LDMOS。在各种条件下，设置在源极端子与外部低侧电压供应之间的齐纳二极管可以保护LDMOS本体源极结并且抑制从集成的LDMOS晶体管漏极到供应节点VCC的电流路径。这一反向电流可能破坏器件或者在任何情况下对自举电容器放电。最终，可以使用用于本体端子的适当的极化电路以避免触发集成在LDMOS结构中的本征的双极型晶体管。
这一方法的缺点可以在于LDMOS关断电路的复杂性以及由于相当笨重的电荷泵电容器的存在而导致的LDMOS栅极端子控制电路的高的面积消耗。例如，这样的架构可以仅在低侧控制信号为高时在VCC与自举引脚之间呈现大约700mV(理想二极管)的等同二极管前向电压降并且由于电荷泵栅极控制电路限制而持续有限的时间。
观察到，在例如5V或更低的驱动级的最小电压供应方面SiC和GaN功率器件技术和严格的约束的连续改进可以极大地减小连接在VCC与(BOOT)引脚之间的等同的集成二极管的正向电压降。
如图2中例示的一个或多个实施例可以通过节省面积占用来解决VCC与VBO(稳定状态条件下二极管DB上的电压)之间的适当的电压差的问题，以便克服对高电压栅极驱动IC研究的限制。
图2中使用相同的附图标记以便表示已经结合图1介绍的部分或元素。在此为了简洁而不重复对应的描述；这可以适用于以下事实：两个开关(例如晶体管)PW1、PW2可以被“正好相反地”控制(也就是交替地接通和断开)使得它们不同时导通以导电。
在图2中例示的一个或多个实施例中，可以用经由两个高电压、例如下面详述的耗尽LDMOS晶体管LD1、LD2提供的类二极管传导路径来取代IC的VCC与BOOT引脚之间的图1的自举二极管DB。在一个或多个实施例中，这些晶体管可以集成在隔离的阱口袋中，隔离的阱口袋可以维持高电压供应与例如集成电路的接地电势之间的高电压应力。
图2因此是用于在对供应电容器CB充电以驱动(例如在HS_DRV)功率开关(诸如PW1)时在DC电压供应端子VCC与自举端子BOOT之间提供高电压、低(前向电压)降的类二极管传导路径的电路的一个或多个实施例的例示，其中电容器CB设置在自举端子BOOT与输出端子OUT之间，其中输出端子OUT在低压(诸如GND)与高电压DC电压(诸如HV电轨)之间交替地可切换(例如经由PW1和PW2)。
在图2中例示的一个或多个实施例中，等同的自举二极管电路可以包括高电压(例如LDMOS耗尽晶体管LD1，其可以用作高电压共源共栅器件)以及第二高电压(例如LDMOS耗尽晶体管LD2，其可以用作高电压BOOT端子与低压感测比较器CMP之间的去耦合晶体管)。
在一个或多个实施例中，晶体管LD1和LD2可以具有公共栅极G(控制端子)、本体B和漏极D(也就是与自举端子BOOT的公共耦合端子)。
在一个或多个实施例中，两个晶体管LD1和LD2可以具有不同的源极(也就是电流发射极)端子。
在一个或多个实施例中，LD1和LD2的漏极可以与高侧供应节点BOOT耦合，而栅极可以与低侧供应节点VCC耦合。
在一个或多个实施例中，可以设置与晶体管的本体耦合的本体极化电路，例如以在各种应用条件下避免LDMOS本征的双极型晶体管的不期望的接通。
在一个或多个实施例中，LD1的源极可以借助于设置在DC电压供应VCC与LD1的源极端子之间的低压开关SW来与低侧供应节点VCC耦合。
在一个或多个实施例中，LD2的源极可以与低电压比较器CMP的非反相输入耦合，低电压比较器CMP的反相输入与VCC耦合。
在一个或多个实施例中，控制逻辑CL可以(仅)在低侧功率器件(图1中的PW2)导通时并且在BOOT电压低于低电压比较器CMP通过高电压耗尽LDMOS晶体管LD2感测的VCC电压供应时导通低压开关SW，高电压耗尽LDMOS晶体管LD2具有从高电压去耦合的功能。
在一个或多个实施例中，控制逻辑CL的输入可以包括低侧控制信号LIN(也参见图1)和启用信号EN，其中目的是在安全条件下放置二极管。
在一个或多个实施例中，第一晶体管LD1和第二晶体管LD2的本体B可以与本体极化电路Vb耦合，以对抗其中的本征的双极型晶体管的接通。
在一个或多个实施例中，钳位元件CP可以设置在LD1的本体(与LD2公共)与接地GND之间。
图3的图示出了用于提供LD2源电压端子和VCC电压供应比较器CMP的可能的实现的各种低压晶体管M1-M6，其中使用相同的附图标记以便表示已经结合图1和图2介绍的部分和元素。
在可能的实现中，图2的比较器CMP可以借助于公共栅极差分对(M1和M2)来实现，其中电流生成器(M4、M5和M6-电流IB)和启用开关M3由低侧控制信号LIN来驱动以便减小BOOT引脚与GND引脚之间的电流消耗。
在一个或多个实施例中，当低侧控制信号LIN(也参见图1)为高(信号EN与LIN进行AND)时，比较器CMP被启用(例如信号EN和信号LIN进行AND组合)，并且M2和M3的漏极之间的VSNS信号将仅在BOOT电压端子以及LD2源电压端子低于VCC电压供应时变低。
在一个或多个实施例中，在LIN为低并且VSNS为低的情况下，开关SW可以激活VCC引脚与BOOT引脚之间的双向电流路径，从而产生VCC＝VBOOT。在这些操作条件下，VCC与BOOT之间的等同结构基本上是电阻器。
否则，可以打开开关SW，其中自动抑制BOOT与VCC之间的电流路径，这可以促进避免对IC的损坏并且保留自举电容器CB中存储的电荷。
在开关SW打开的情况下，仍然可以借助于开关SW的本征二极管来提供VCC引脚与BOOT引脚之间的单向电流路径，即使低侧功率器件(图1中的PW2)关断。在这种情况下，VCC引脚与BOOT引脚之间的等同二极管的前向电压降为大约700mV。
在一个或多个实施例中，在各种操作条件下，本文中例示的电路架构可以在VCC引脚与BOOT引脚之间具有低的(前向)电压降二极管行为。
在一个或多个实施例中，在同一隔离阱口袋中集成高电压耗尽LDMOS以感测BOOT引脚的可能性可以使得能够在自举电容CB的充电阶段的结束将VCC与VBO之间的电压降降为零。
在一个或多个实施例中，高电压耗尽MOS可以集成在HV浮动口袋的相同的隔离环中，如图4和图5中示意性地图示的那样。
图4包括两个部分，其被表示为高电压(HV)浮动阱和集成的高电压耗尽MOS的可能实现的a)和b)示例。
图5是沿着图4的线V-V'(两个部分)的横截面视图。
在图4的两个部分中，以下附图标记适用：
10：浮动口袋
12：高电压隔离
14：电平移位器
16：耗尽MOS
18：感测耗尽MOS
在图5中，以下附图标记适用：
20：P衬底
22：N外延
24：高电压N阱
26：P+隔离
28：P阱
30：浮动阱
32：衬底
34：N耗尽
S：源极
D：漏极
G：栅极
B：本体
在一个或多个实施例中，N耗尽注入34可以在漏极D(N+/HVWELL)与源极S(N+)之间建立用于电子的传导路径。这一传导路径可以通过栅极G的、低于源极S的正确极化来被抑制。
可以集成对自举电容器CB充电的耗尽MOS 16以及用作BOOT电压和低压感测电路装置之间的去耦合晶体管的感测耗尽MOS 18二者。这两个耗尽MOS的漏极可以共享并且物理连接至浮动口袋10。两个耗尽MOS 16、18的门限电压可以通过构造来对准。
一个或多个实施例因此可以在二极管(例如图1中的DB)的放置时使用，以便在对供应电容器充电以驱动功率开关时在DC电压供应端子与自举端子之间提供高电压低压降的类二极管传导路径，其中电容器设置在自举端子与输出端子之间，输出端子在低压(例如GND)与高电压DC电压(例如HV电轨)之间交替地可切换。
在一个或多个实施例中，电路可以包括第一晶体管和第二晶体管(例如LD1、LD2)，其中第一晶体管设置在自举端子与DC电压供应端子之间的共源共栅布置中，并且第二晶体管耦合在BOOT端子与(低压)感测比较器(例如CMP)之间，其中上述感测比较器设置在第二晶体管(LD2)与上述DC电压供应端子(VCC)之间。
在一个或多个实施例中，第一晶体管和第二晶体管可以具有与DC电压供应端子耦合的公共控制端子(例如栅极G)以及耦合至自举端子的公共耦合端子(例如漏极D)。
在一个或多个实施例中，第一晶体管和第二晶体管可以具有公共本体。
在一个或多个实施例中，第一晶体管可以具有经由开关与低压DC电压供应端子耦合的源极(也就是电流发射极)端子，当耦合至自举端子的第一晶体管的端子(例如漏极)与DC电压供应端子相比较低时，开关可激活。
在一个或多个实施例中，可以设置比较器，用于借助于第二晶体管将自举端子处的电压与DC低压供应端子处的电压相比较并且根据比较激活开关。
在一个或多个实施例中，第一晶体管和第二晶体管可以包括耗尽晶体管。
在一个或多个实施例中，第一晶体管和第二晶体管可以包括MOS晶体管、可选地包括LDMOS晶体管。
在一个或多个实施例中，第一晶体管和第二晶体管可以包括LDMOS耗尽晶体管。
在一个或多个实施例中，第一晶体管和第二晶体管的本体(例如B)可以与本体极化电路耦合，以抵消本体极化电路中的本征双极型晶体管的接通。
在一个或多个实施例中，第一晶体管和第二晶体管可以集成在集成半导体电路的隔离阱口袋中。
在一个或多个实施例中，诸如例如半桥开关器件等器件可以包括：
用于驱动功率开关(例如PW1)的电容器，其中电容器设置在自举端子与输出端子之间，输出端子在低压(例如GND)与高电压DC电压(例如HV电轨)之间交替地可切换。
根据一个或多个实施例的用于在对供应电容器充电时在DC电压供应端子与自举端子之间提供高电压低压降的类二极管传导路径的驱动电路。
一个或多个实施例可以包括另外的功率开关(例如PW2)以在低压(例如GND)与高电压DC电压(例如HV电轨)之间切换输出端子，其中功率开关和另外的功率开关被配置成交替地接通和断开(也就是避免了它们可能同时导通)。
在没有偏离潜在原理的情况下，细节和实施例关于已经被描述仅作为示例的内容可以发生变化、甚至是很明显的变化，而没有偏离保护范围。
保护范围由所附权利要求来定义。
以上描述的各种实施例可以组合以提供另外的实施例。
可以鉴于以上详述的描述对实施例做出这些和其他变化。总之，在以下权利要求中，所使用的术语不应当被理解为将权利要求限于说明书和权利要求中公开的具体实施例，而是应当被理解为包括所有可能的实施例连同这样的权利要求有权享有的等同方案的整个范围。因此，权利要求不受本公开内容的限制。

Claims (20)

1.一种驱动电路，包括：
第一晶体管和第二晶体管，其中所述第一晶体管在自举端子与电压供应端子之间可耦合，并且所述第二晶体管在所述自举端子与感测节点之间可耦合；
所述第一晶体管和所述第二晶体管具有与所述电压供应端子耦合的公共控制端子以及耦合至所述自举端子的公共耦合端子；
所述第一晶体管和所述第二晶体管被配置为在对供应电容器充电以驱动高侧功率开关时在所述电压供应端子与所述自举端子之间提供传导路径，其中所述供应电容器被耦合在所述自举端子与输出端子之间，所述输出端子在低电压与高电压之间交替地可切换；以及
感测比较器，耦合在所述第二晶体管和所述感测节点之间，所述感测比较器被配置为响应于在所述自举端子上的自举电压低于在所述电压供应端子上的供应电压并且用于激活低侧功率开关的低侧控制信号是活跃的，控制所述第一晶体管耦合至所述电压供应端子，所述感测比较器包括：
共栅差分对的晶体管，包括第一差分晶体管和第二差分晶体管，所述第一差分晶体管与在所述感测节点和参考电压端子之间的第一电流生成晶体管串联耦合，并且所述第二差分晶体管与在所述电压供应端子和所述参考电压端子之间的第二电流生成晶体管串联地二极管耦合；以及
电流源，与在所述电压供应端子和所述参考电压端子之间的第三电流生成晶体管串联耦合，所述第三电流生成晶体管是二极管耦合的，并且所述第一电流生成晶体管、所述第二电流生成晶体管和所述第三电流生成晶体管中的每个电流生成晶体管的控制节点是耦合在一起的。
2.根据权利要求1所述的驱动电路，其中所述第一晶体管和所述第二晶体管具有公共的本体。
3.根据权利要求1所述的驱动电路，其中所述第一晶体管具有经由开关与所述电压供应端子耦合的电流源端子，所述开关响应于耦合至所述自举端子的所述第一晶体管的端子上的电压与所述电压供应端子相比为低是可激活的。
4.根据权利要求3所述的驱动电路，其中所述感测比较器被配置用于经由所述第二晶体管将所述自举端子处的电压与所述电压供应端子处的供应电压相比较并且根据所述比较激活所述开关。
5.根据权利要求1所述的驱动电路，其中所述第一晶体管和所述第二晶体管包括耗尽晶体管。
6.根据权利要求1所述的驱动电路，其中所述第一晶体管和所述第二晶体管包括MOS晶体管。
7.根据权利要求6所述的驱动电路，其中所述MOS晶体管中的每个MOS晶体管包括LDMOS晶体管。
8.根据权利要求6所述的驱动电路，其中所述第一晶体管和所述第二晶体管的本体与本体极化电路耦合，以抵消所述本体极化电路中的本征双极型晶体管的接通。
9.一种集成半导体驱动器电路，包括：
自举节点和输出节点，被配置为具有跨所述自举节点和输出节点耦合的供应电容器；
供应电压节点，被配置为接收供应电压；
高侧控制信号节点，被配置为接收高侧控制信号；
低侧控制信号节点，被配置为接收低侧控制信号；
高侧控制节点，被配置为耦合至高侧功率晶体管的控制节点；
低侧控制节点，被配置为耦合至低侧功率晶体管的控制节点；
负载节点，被配置为耦合至所述高侧功率晶体管和所述低侧功率晶体管的互连点；以及
电路，被配置成对所述供应电容器充电，所述驱动电路包括：
第一晶体管，具有第二信号节点以及耦合至所述自举节点的第一信号节点，所述第一晶体管具有耦合至所述供应电压节点的控制节点；
具有耦合在所述自举节点与感测节点之间的信号节点的第二晶体管，所述第二晶体管具有耦合至所述供应电压节点的控制节点；
具有耦合至所述感测节点的第一输入以及耦合至所述供应电压节点的第二输入的感测比较器，所述感测比较器被配置为基于所述自举节点上的自举电压低于所述供应电压节点上的供应电压并且所述低侧控制信号是活跃的，控制所述第一晶体管的第二信号节点耦合至所述供应电压节点；以及
隔离阱口袋，其中所述驱动电路的所述第一晶体管和所述第二晶体管被集成在所述隔离阱口袋中。
10.根据权利要求9所述的集成半导体驱动器电路，其中所述感测比较器包括：
被耦合作为共栅差分对的第一差分晶体管和第二差分晶体管，所述第一差分晶体管与启用晶体管以及在所述感测节点与参考电压节点之间的第一电流生成晶体管串联耦合，并且所述第二差分晶体管与在所述供应电压节点与所述参考电压节点之间的第二电流生成晶体管串联二极管耦合；以及
与在所述自举节点与所述参考电压节点之间的第三电流生成晶体管串联耦合的电流源，所述第三电流生成晶体管是二极管耦合的，并且所述第一电流生成晶体管、所述第二电流生成晶体管和所述第三电流生成晶体管中的每个电流生成晶体管的控制节点耦合在一起。
11.根据权利要求9所述的集成半导体驱动器电路，其中所述第一晶体管和第二晶体管中的每个晶体管包括LDMOS耗尽晶体管。
12.一种半导体器件，包括：
用于驱动功率开关的电容器，其中所述电容器被耦合在自举端子与在低电压DC电压与高电压DC电压之间交替地可切换的输出端子之间，
驱动电路，耦合至供应电压端子和所述自举端子并且被配置成对所述电容器充电，所述驱动电路包括：
具有耦合至所述自举端子的第一信号节点与被配置为耦合至所述供应电压端子的第二信号节点的第一晶体管，所述第一晶体管具有耦合至所述供应电压端子的控制节点；
具有耦合在所述自举端子与感测节点之间的信号节点的第二晶体管，所述第二晶体管具有耦合至所述供应电压端子的控制节点；
具有耦合至所述感测节点的第一输入以及耦合至所述供应电压端子的第二输入的感测比较器，所述感测比较器包括：
被耦合作为共栅差分对的第一差分晶体管和第二差
分晶体管，所述第一差分晶体管与启用晶体管以及在所述
感测节点与参考电压节点之间的第一电流生成晶体管串
联耦合，并且所述第二差分晶体管与在所述供应电压端子
与所述参考电压节点之间的第二电流生成晶体管串联二
极管耦合；以及
与在所述自举端子与所述参考电压节点之间的第三
电流生成晶体管串联耦合的电流源，所述第三电流生成晶
体管是二极管耦合的，并且所述第一电流生成晶体管、所
述第二电流生成晶体管和所述第三电流生成晶体管中的每个电流生成晶体管的控制节点耦合在一起；以及
半桥开关器件，耦合至所述驱动电路，所述半桥开关器件包括第一功率开关以及与所述第一功率开关串联耦合的第二功率开关。
13.根据权利要求12所述的半导体器件，其中所述第二功率开关被配置成在所述低电压DC电压与所述高电压DC电压之间切换所述输出端子，所述第一功率开关和所述第二功率开关被配置成交替地接通和断开。
14.根据权利要求12所述的半导体器件，其中所述第一功率开关和所述第二功率开关中的每个功率开关包括功率晶体管。
15.根据权利要求14所述的半导体器件，其中每个功率晶体管包括MOSFET、IGBT、FET和GaN类型晶体管中的一种。
16.根据权利要求15所述的半导体器件，其中每个功率晶体管包括功率MOS晶体管，并且所述功率MOS晶体管具有公共本体。
17.根据权利要求16所述的半导体器件，其中所述功率MOS晶体管中的每个功率MOS晶体管包括LDMOS晶体管。
18.根据权利要求17所述的半导体器件，其中所述LDMOS晶体管中的每个LDMOS晶体管包括LDMOS耗尽晶体管。
19.根据权利要求12所述的半导体器件，其中所述第一晶体管通过开关耦合至DC电压供应端子，所述感测比较器耦合至所述开关并且被配置成响应于所述自举端子上的电压相对于所述DC电压供应端子上的电压为低而激活所述开关。
20.根据权利要求12所述的半导体器件，其中所述第一晶体管和第二晶体管中的每个晶体管包括MOS晶体管，每个MOS晶体管具有本体并且所述本体耦合以抵消所述MOS晶体管的本征双极型晶体管的接通。
CN201610350469.7A 2015-11-18 2016-05-24 驱动电路、对应的集成电路和器件 Active CN106712473B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
ITUB2015A005707A ITUB20155707A1 (it) 2015-11-18 2015-11-18 Circuito di pilotaggio, circuito integrato e dispositivo corrispondenti
IT102015000073852 2015-11-18

Publications (2)

Publication Number Publication Date
CN106712473A CN106712473A (zh) 2017-05-24
CN106712473B true CN106712473B (zh) 2019-10-01

Family

ID=55359676

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610350469.7A Active CN106712473B (zh) 2015-11-18 2016-05-24 驱动电路、对应的集成电路和器件
CN201620481090.5U Withdrawn - After Issue CN206135703U (zh) 2015-11-18 2016-05-24 驱动电路、集成半导体电路和用于驱动电路的器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201620481090.5U Withdrawn - After Issue CN206135703U (zh) 2015-11-18 2016-05-24 驱动电路、集成半导体电路和用于驱动电路的器件

Country Status (4)

Country Link
US (1) US10084446B2 (zh)
CN (2) CN106712473B (zh)
DE (1) DE102016109333A1 (zh)
IT (1) ITUB20155707A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20155707A1 (it) * 2015-11-18 2017-05-18 St Microelectronics Srl Circuito di pilotaggio, circuito integrato e dispositivo corrispondenti
JP6984244B2 (ja) * 2017-09-04 2021-12-17 トヨタ自動車株式会社 電源システム
CN112005498B (zh) * 2018-04-02 2024-04-09 罗姆股份有限公司 开关驱动装置
US11251691B2 (en) * 2019-09-23 2022-02-15 Stmicroelectronics Asia Pacific Pte Ltd Floating power supply for a driver circuit configured to drive a high-side switching transistor
US10897251B1 (en) * 2020-04-20 2021-01-19 Infineon Technologies Austria Ag Isolation barrier communication system in a package for isolated gate driver communication
US11451130B2 (en) 2020-05-06 2022-09-20 Stmicroelectronics S.R.L. Circuit to transfer a signal between different voltage domains and corresponding method to transfer a signal
CN215835383U (zh) 2020-05-06 2022-02-15 意法半导体股份有限公司 电子电路
CN113179095B (zh) * 2021-04-23 2023-08-15 无锡安趋电子有限公司 一种基于氮化镓工艺集成电路的输出级电路及其级联应用
CN113193865B (zh) * 2021-05-07 2022-08-26 电子科技大学 一种适用于GaN半桥栅驱动的电平位移电路
CN113541249B (zh) * 2021-07-09 2023-08-01 旋智电子科技（上海）有限公司 基于预驱动模块实现充电路径控制的电路装置及电子设备
CN114967808B (zh) * 2022-05-24 2024-03-26 中国电子科技集团公司第二十四研究所 一种用于dcdc自举驱动电路的压差限制电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187951A (zh) * 2011-12-31 2013-07-03 意法半导体研发(深圳)有限公司 用于生成斜坡信号的全集成电路
KR101334115B1 (ko) * 2004-07-21 2013-11-28 페어차일드 세미컨덕터 코포레이션 고전압 ｐｍｏｓ 부트스트랩 다이오드 에뮬레이터를 갖는고전압 집적 회로 드라이버
CN206135703U (zh) * 2015-11-18 2017-04-26 意法半导体股份有限公司 驱动电路、集成半导体电路和用于驱动电路的器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204809A (en) * 1992-04-03 1993-04-20 International Business Machines Corporation H-driver DC-to-DC converter utilizing mutual inductance
US5373435A (en) 1993-05-07 1994-12-13 Philips Electronics North America Corporation High voltage integrated circuit driver for half-bridge circuit employing a bootstrap diode emulator
EP0743752B1 (en) 1995-05-17 2004-07-28 STMicroelectronics S.r.l. Charging of a bootstrap capacitance through an LDMOS transistor
EP0887933A1 (en) 1997-06-24 1998-12-30 STMicroelectronics S.r.l. Turn off circuit for an LDMOS in presence of a reverse current
EP0887931A1 (en) 1997-06-24 1998-12-30 STMicroelectronics S.r.l. Protection circuit for controlling the gate voltage of a high voltage LDMOS transistor
EP0887932A1 (en) 1997-06-24 1998-12-30 STMicroelectronics S.r.l. Control of the body voltage of a high voltage LDMOS
US6060943A (en) * 1998-04-14 2000-05-09 Nmb (Usa) Inc. Circuit simulating a diode
US6353345B1 (en) * 2000-04-04 2002-03-05 Philips Electronics North America Corporation Low cost half bridge driver integrated circuit with capability of using high threshold voltage DMOS
US7215189B2 (en) 2003-11-12 2007-05-08 International Rectifier Corporation Bootstrap diode emulator with dynamic back-gate biasing
TWI231093B (en) * 2004-05-14 2005-04-11 Quanta Comp Inc One-way conduction device
JP4849907B2 (ja) * 2006-02-22 2012-01-11 セイコーインスツル株式会社 チャージポンプ回路
US7456658B2 (en) * 2006-04-07 2008-11-25 International Rectifier Corporation Circuit to optimize charging of bootstrap capacitor with bootstrap diode emulator
US8154334B2 (en) * 2009-07-21 2012-04-10 Intersil America Inc. System and method for pre-charging a bootstrap capacitor in a switching regulator with high pre-bias voltage
US9263439B2 (en) * 2010-05-24 2016-02-16 Infineon Technologies Americas Corp. III-nitride switching device with an emulated diode
US8791723B2 (en) * 2012-08-17 2014-07-29 Alpha And Omega Semiconductor Incorporated Three-dimensional high voltage gate driver integrated circuit
US9484913B2 (en) * 2014-03-11 2016-11-01 Texas Instruments Incorporated Emulation of LED input characteristics in BICMOS process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101334115B1 (ko) * 2004-07-21 2013-11-28 페어차일드 세미컨덕터 코포레이션 고전압 ｐｍｏｓ 부트스트랩 다이오드 에뮬레이터를 갖는고전압 집적 회로 드라이버
CN103187951A (zh) * 2011-12-31 2013-07-03 意法半导体研发(深圳)有限公司 用于生成斜坡信号的全集成电路
CN206135703U (zh) * 2015-11-18 2017-04-26 意法半导体股份有限公司 驱动电路、集成半导体电路和用于驱动电路的器件

Also Published As

Publication number Publication date
US10084446B2 (en) 2018-09-25
CN206135703U (zh) 2017-04-26
US20170141775A1 (en) 2017-05-18
ITUB20155707A1 (it) 2017-05-18
CN106712473A (zh) 2017-05-24
DE102016109333A1 (de) 2017-05-18

Similar Documents

Publication Publication Date Title
CN106712473B (zh) 驱动电路、对应的集成电路和器件
US8723564B2 (en) Driving circuit
US10720913B1 (en) Integrated failsafe pulldown circuit for GaN switch
JP3604148B2 (ja) ブートストラップダイオードエミュレータを用いるブリッジ回路用ドライバ回路
JP5315026B2 (ja) 半導体装置
CN101465597B (zh) 为晶体管驱动器电路提供电压供给的电路装置
US8531212B2 (en) Drive circuit for voltage-control type of semiconductor switching device
CN102163912B (zh) 半导体装置
KR100854146B1 (ko) 동적 백게이트 바이어싱과 단락을 방지하는 부트스트랩다이오드 에뮬레이터
US7605495B2 (en) Dual supply circuit
CN113098469A (zh) 用于GaN开关的时间可编程失效安全下拉电路
JP2007513543A (ja) ダイナミックバックゲートバイアスを伴うブートストラップダイオードエミュレータ
CN1914576A (zh) 自举电容器更新电路
US8717086B2 (en) Adaptive cascode circuit using MOS transistors
CN103001616A (zh) 半导体装置
JP2007336694A (ja) 絶縁ゲート型半導体素子の駆動回路
US8030986B2 (en) Power transistor with turn off control and method for operating
US11711010B2 (en) Drive circuit and inverter device
US11476845B2 (en) Driver circuit, corresponding device and method of operation
CN111342641A (zh) 一种功率开关器件的驱动电路及驱动***
US9331478B2 (en) Methods and circuits for reverse battery protection
CN101326717A (zh) 发射极开关结构的驱动电路
US9318973B2 (en) Driving device
CN105991052B (zh) 具有减小的反向恢复时间的整流器电路
US11791815B2 (en) Driver circuit, corresponding device and method of operation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant