CN106684127A - 一种超势垒整流器件及其制造方法 - Google Patents

一种超势垒整流器件及其制造方法 Download PDF

Info

Publication number
CN106684127A
CN106684127A CN201611215401.4A CN201611215401A CN106684127A CN 106684127 A CN106684127 A CN 106684127A CN 201611215401 A CN201611215401 A CN 201611215401A CN 106684127 A CN106684127 A CN 106684127A
Authority
CN
China
Prior art keywords
well region
conduction type
type
epitaxial layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611215401.4A
Other languages
English (en)
Inventor
李风浪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Yizheng Technology Co., Ltd.
Original Assignee
Dongguan Lianzhou Intellectual Property Operation and Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongguan Lianzhou Intellectual Property Operation and Management Co Ltd filed Critical Dongguan Lianzhou Intellectual Property Operation and Management Co Ltd
Priority to CN201611215401.4A priority Critical patent/CN106684127A/zh
Publication of CN106684127A publication Critical patent/CN106684127A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及功率半导体器件，特别涉及一种超势垒整流器件及其制造方法，本发明制造的超势垒整流器件包括：第一导电类型衬底；第一导电类型外延层；第二导电类型一阱区；第一导电类型阱区；栅氧化层；多晶硅电极；金属电极，所述第一导电类型外延层中形成第二导电类型二阱区，所述第二导电类型二阱区位于第二导电类型一阱区下方，并且所述第二导电类型二阱区与第二导电类型一阱区相接触，第二导电类型一阱区中形成通孔，所述通孔中填充导电材料，所述导电材料电性连接第二导电类型二阱区和金属电极。本发明增加了超势垒整流器件的反向抗击电压能力。

Description

一种超势垒整流器件及其制造方法
技术领域
本发明涉及功率半导体器件，特别涉及一种超势垒整流器件及其制造方法。
技术背景
现有的功率半导体整流器件按势垒类型分为两种，一种是肖特基势垒整流器件，另一种为集成MOS沟道超势垒整流器件。其中，肖特基势垒整流器件以贵金属(如金、银、铂、钛、镍、钼等)与半导体接触，以形成异质结势垒而制成的半导体器件，为了满足不同器件正向导通压降的需求，通常会选择不同种类的金属，会相应增加制造工艺的复杂性，其反向漏电流较大导致反向耗散功率较高，并且需使用贵金属材料与半导体相接触，制造成本高，同时由于重金属存在污染，其制造工艺与CMOS标准工艺难以兼容。
超势垒整流器件具有正向导通压降低、开关速度快、关断漏电少以及反向恢复时间短等优点而被广泛用于车载电子，电脑适配器等领域。在正向偏压状态时，MOS结构的栅极与源极短接为等电位，栅极与漏极之间的电势差等同于源极与漏极之间的电势差，集成MOS管在较低正向偏压下开启，形成电流通路；反向偏压状态时，势垒MOS处于截止状态，而集成MOS的PN结快速耗尽承担反偏电压，器件的反向漏电流由PN结决定。现有技术(以N沟道为例)为了降低正向导通压降，即降低MOS管正向导通压降，通常制作的P阱深度较浅，这就限制了器件的反向抗击穿能力。
发明内容
本发明的目的是提供一种超势垒整流器件，增强反向抗击穿能力。
本发明的另一目的是上述超势垒整流器件的制造方法。
为实现上述目的，本发明采用如下技术方案：
一种超势垒整流器件，包括：第一导电类型衬底；所述第一导电类型衬底表面的第一导电类型外延层；所述第一导电类型外延层上表层中的第二导电类型一阱区；所述第二导电类型一阱区上表层中的第一导电类型阱区；所述第一导电类型外延层上的栅氧化层；所述栅氧化层上的多晶硅电极；覆盖所述多晶硅电极以及第二导电类型一阱区和第一导电类型阱区的金属电极，所述第一导电类型外延层中形成第二导电类型二阱区，所述第二导电类型二阱区位于第二导电类型一阱区下方，并且所述第二导电类型二阱区与第二导电类型一阱区相接触，第二导电类型一阱区中形成通孔，所述通孔中填充导电材料，所述导电材料电性连接第二导电类型二阱区和金属电极。
优选地，第二导电类型二阱区延伸至第一导电类型衬底处。
优选地，所述导电材料为导电多晶硅。
优选地，所述第一导电类型为N型，所述第二导电类型为P型。
优选地，所述第一导电类型衬底为单晶硅衬底。
一种超势垒整流器件的制造方法，包括以下步骤：
(1)提供第一导电类型衬底衬底，于其表面形成第一导电类型的第二外延层；
(2)在所述第二外延层上表层掺杂形成第二导电类型二阱区；
(3)在所述第二外延层以及第二导电类型二阱区上形成第一导电类型的第一外延层，所述第一外延层与第二外延层组成第一导电类型外延层：
(4)形成栅氧化层，并且在栅氧化层上形成多晶硅电极；
(5)在所述第一外延层上形成第二导电类型一阱区，并且在所述第二导电类型一阱区内掺杂形成第一导电类型阱区；
(6)在所述第二导电类型一阱区内形成通孔，通孔内填充导电材料；
(7)形成金属电极，覆盖多晶硅电极第二导电类型一阱区，第一导电类型阱区以及所述通孔内的导电材料。
优选地，所述第二导电类型二阱区、第二导电类型一阱区以及第一导电类型阱区掺杂方式为离子注入。
优选地，所述第一外延层掺杂浓度大于第二外延层掺杂浓度。
优选地，栅氧化层通过热氧化方法形成。
优选地，第二导电类型一阱区内的通孔延伸至第二导电类型二阱区内，但不贯穿第二导电类型二阱区。
相对于现有技术，本发明具有以下有益效果：
本发明所述第一导电类型外延层中形成第二导电类型二阱区和第二导电类型一阱区。所述第二导电类型一阱区深度浅，正向电压下，第二导电类型一阱区容易形成反型层，进而构成导电通道，使器件正向导通，保证器件低正向导通压降性能，第二导电类型二阱区在第二导电类型一阱区下侧，对导电沟道的形成不产生显著影响；所述第二导电类型二阱区位于第二导电类型一阱区下方，并且所述第二导电类型二阱区与第二导电类型一阱区相接触，反向电压下，第二导电类型二阱区与第二导电类型一阱区与第一导电类型外延层形成的PN结同时反偏，耗尽夹断第一导电类型外延层，使器件进入截止状态，所述第二导电类型二阱区增加了PN耗尽层厚度，增强了器件的反向抗击电压能力；导电材料电性连接第二导电类型二阱区和金属电极，增加进入第二导电类型一阱区内以及第二导电类型二阱区的电荷密度，反向电压下，使得PN结耗尽夹断第一导电类型外延层的速度更快，增加开关速度。
附图说明
图1为本发明实施例结构示意图；
图2-图8为本发明实施例制造过程示意图。
具体实施方式
下面结合附图以及实施例对本发明进行介绍，实施例仅用于对本发明进行解释，并不对本发明有任何限定作用。
如图1所示，本发明实施例一种超势垒整流器件，包括：第一导电类型衬底10；所述第一导电类型衬底10表面的第一导电类型外延层20；所述第一导电类型外延层20上表层中的第二导电类型一阱区30；所述第二导电类型一阱区30上表层中的第一导电类型阱区40；所述第一导电类型外延层20上的栅氧化层50；所述栅氧化层50上的多晶硅电极60；覆盖所述多晶硅电极60以及第二导电类型一阱区30和第一导电类型阱区40的金属电极70，所述第一导电类型外延层20中形成第二导电类型二阱区80，所述第二导电类型二阱区80位于第二导电类型一阱区30下方，并且所述第二导电类型二阱区80与第二导电类型一阱区30相接触，第二导电类型一阱区30中形成通孔90，所述通孔90中填充导电材料，所述导电材料电性连接第二导电类型二阱区80和金属电极70。
本发明实施例可以是第一导电类型为N型，第二导电类型为P型，也可以是第一导电类型为P型，第二导电类型为N型，本实施例以第一导电类型为N型为例进行介绍，那么第二导电类型为P型，所述第一导电类型衬底10为重掺杂N+衬底，第一导电类型外延层20为轻掺杂N-外延层，第一导电类型衬底10和第一导电类型外延层20材料可为硅材料，第二导电类型一阱区30与第二导电类型二阱区80通过掺杂硼等P型杂质实现，第一导电类型阱区40通过掺杂磷或砷等N型杂质实现。
本发明实施例所述第二导电类型一阱区30深度较浅，正向电压下，第二导电类型一阱区30容易形成反型层，进而构成导电通道，使器件正向导通，保证器件低正向导通压降性能，第二导电类型二阱区80在第二导电类型一阱区30下侧，对导电沟道的形成不产生显著影响；
同时，本发明实施例所述第二导电类型二阱区80位于第二导电类型一阱区30下方，并且所述第二导电类型二阱区80与第二导电类型一阱区30相接触，反向电压下，第二导电类型二阱区80与第二导电类型一阱区30与第一导电类型外延层20形成的PN结同时反偏，耗尽夹断第一导电类型外延层20，使器件进入截止状态，所述第二导电类型二阱区80增加了PN耗尽层厚度，增强了器件的反向抗击电压能力。本发明实施例第二导电类型二阱区80深度可以根据实际需求进行设定，也可以延伸至第一导电类型衬底10处，增加第二导电类型二阱区80深度，进一步增强反向抗电压能力。
此外，本发明实施例还用导电材料电性连接第二导电类型二阱区80和金属电极70，增加进入第二导电类型一阱区30内以及第二导电类型二阱区80的电荷密度，使得反向电压下，使得PN结耗尽夹断第一导电类型外延层20的速度更快，增加开关速度，所述导电材料可选用导电多晶硅，多晶硅具有良好的缝隙填充能力，使器件性能更可靠。
本发明实施例超势垒整流器件的制造方法可以有多种，下面介绍其中一种方法，但是制造方法并不限于该种方法。
本发明实施例超势垒整流器件的制造方法，包括以下步骤：
(1)如图2所示，提供第一导电类型衬底衬底10，于其表面形成第一导电类型的第二外延层22；
提供第一导电类型衬底衬底10，如重掺杂N+单晶硅衬底，在其上外延生长具有较低掺杂浓度的第一导电类型的第二外延层22，如N型第二外延层22。
(2)如图3所示，在所述第二外延层22上表层掺杂形成第二导电类型二阱区80；
在所述第二外延层22上表层通过离子注入掺杂，形成第二导电类型二阱区80。
(3)如图4所示，在所述第二外延层22以及第二导电类型二阱区80上形成第一导电类型的第一外延层21，所述第一外延层21与第二外延层22组成第一导电类型外延层20：
在所述第二外延层22以及第二导电类型二阱区80上外延生长，形成具有较低掺杂浓度的第一导电类型的第一外延层21，所述第一外延层21掺杂浓度可以适当大于第二外延层22掺杂浓度，所述第二外延层22掺杂浓度低易实现反向耗尽夹断，进而增加反向抗击穿能力，此时第一外延层21掺杂浓度可以适当增大，以增加正向导通电流。
(4)如图5所示，形成栅氧化层50，并且在栅氧化层50上形成多晶硅电极60；
通过热氧化第一导电类型外延层21所在的器件的上表面，在氧化层上沉积多晶硅层，刻蚀形成栅氧化层50以及多晶硅电极60。
(5)如图6所示，在所述第一外延层21上形成第二导电类型一阱区30，并且在所述第二导电类型一阱区30内掺杂形成第一导电类型阱区40；
在所述第一外延层21上离子注入掺杂形成第二导电类型一阱区30，在所述第二导电类型一阱区30内离子注入掺杂形成第一导电类型阱区40；
(6)如图7所示，在所述第二导电类型一阱区30内形成通孔90，通孔90内填充导电材料；
通过干法或湿法刻蚀在在所述第二导电类型一阱区30内形成通孔90，通孔90内沉积填充导电材料，如导电多晶硅等。
所述通孔90还可延伸至第二导电类型二阱区80内，但不贯穿第二导电类型二阱区80，使第二导电类型二阱区80电场更强，反向电压下，其形成的PN结耗尽速度更快。
(7)如图8所示，沉积形成金属电极70，覆盖多晶硅电极60第二导电类型一阱区30、第一导电类型阱区40以及所述通孔90内的导电材料。

Claims (10)

1.一种超势垒整流器件，包括：第一导电类型衬底；所述第一导电类型衬底表面的第一导电类型外延层；所述第一导电类型外延层上表层中的第二导电类型一阱区；所述第二导电类型一阱区上表层中的第一导电类型阱区；所述第一导电类型外延层上的栅氧化层；所述栅氧化层上的多晶硅电极；覆盖所述多晶硅电极以及第二导电类型一阱区和第一导电类型阱区的金属电极，其特征在于：所述第一导电类型外延层中形成第二导电类型二阱区，所述第二导电类型二阱区位于第二导电类型一阱区下方，并且所述第二导电类型二阱区与第二导电类型一阱区相接触，第二导电类型一阱区中形成通孔，所述通孔中填充导电材料，所述导电材料电性连接第二导电类型二阱区和金属电极。
2.根据权利要求1所述的超势垒整流器件，其特征在于：第二导电类型二阱区延伸至第一导电类型衬底处。
3.根据权利要求1所述的超势垒整流器件，其特征在于：所述导电材料为导电多晶硅。
4.根据权利要求1所述的超势垒整流器件，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型。
5.根据权利要求1所述的超势垒整流器件，其特征在于：所述第一导电类型衬底为单晶硅衬底。
6.一种超势垒整流器件的制造方法，其特征在于，包括以下步骤：
(1)提供第一导电类型衬底衬底，于其表面形成第一导电类型的第二外延层；
(2)在所述第二外延层上表层掺杂形成第二导电类型二阱区；
(3)在所述第二外延层以及第二导电类型二阱区上形成第一导电类型的第一外延层，所述第一外延层与第二外延层组成第一导电类型外延层：
(4)形成栅氧化层，并且在栅氧化层上形成多晶硅电极；
(5)在所述第一外延层上形成第二导电类型一阱区，并且在所述第二导电类型一阱区内掺杂形成第一导电类型阱区；
(6)在所述第二导电类型一阱区内形成通孔，通孔内填充导电材料；
(7)形成金属电极，覆盖多晶硅电极第二导电类型一阱区，第一导电类型阱区以及所述通孔内的导电材料。
7.根据权利要求6所述的超势垒整流器件的制造方法，其特征在于：所述第二导电类型二阱区、第二导电类型一阱区以及第一导电类型阱区掺杂方式为离子注入。
8.根据权利要求6所述的超势垒整流器件的制造方法，其特征在于：所述第一外延层掺杂浓度大于第二外延层掺杂浓度。
9.根据权利要求6所述的超势垒整流器件的制造方法，其特征在于：栅氧化层通过热氧化方法形成。
10.根据权利要求6所述的超势垒整流器件的制造方法，其特征在于：第二导电类型一阱区内的通孔延伸至第二导电类型二阱区内，但不贯穿第二导电类型二阱区。
CN201611215401.4A 2016-12-26 2016-12-26 一种超势垒整流器件及其制造方法 Pending CN106684127A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611215401.4A CN106684127A (zh) 2016-12-26 2016-12-26 一种超势垒整流器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611215401.4A CN106684127A (zh) 2016-12-26 2016-12-26 一种超势垒整流器件及其制造方法

Publications (1)

Publication Number Publication Date
CN106684127A true CN106684127A (zh) 2017-05-17

Family

ID=58871496

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611215401.4A Pending CN106684127A (zh) 2016-12-26 2016-12-26 一种超势垒整流器件及其制造方法

Country Status (1)

Country Link
CN (1) CN106684127A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312802A (zh) * 2020-02-27 2020-06-19 电子科技大学 低开启电压和低导通电阻的碳化硅二极管及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853850A (zh) * 2010-03-17 2010-10-06 无锡新洁能功率半导体有限公司 一种超势垒半导体整流器件及其制造方法
US20120211798A1 (en) * 2007-09-26 2012-08-23 Stmicroelectronics N.V. Adjustable field effect rectifier
CN103346155A (zh) * 2013-06-26 2013-10-09 张家港凯思半导体有限公司 一种超势垒整流器件及其制造方法
CN103904106A (zh) * 2014-04-11 2014-07-02 中航（重庆）微电子有限公司 一种超势垒整流器器件结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211798A1 (en) * 2007-09-26 2012-08-23 Stmicroelectronics N.V. Adjustable field effect rectifier
CN101853850A (zh) * 2010-03-17 2010-10-06 无锡新洁能功率半导体有限公司 一种超势垒半导体整流器件及其制造方法
CN103346155A (zh) * 2013-06-26 2013-10-09 张家港凯思半导体有限公司 一种超势垒整流器件及其制造方法
CN103904106A (zh) * 2014-04-11 2014-07-02 中航（重庆）微电子有限公司 一种超势垒整流器器件结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312802A (zh) * 2020-02-27 2020-06-19 电子科技大学 低开启电压和低导通电阻的碳化硅二极管及制备方法

Similar Documents

Publication Publication Date Title
CN101645448B (zh) 用于在沟槽下形成pn嵌位区的结构和方法
US9082815B2 (en) Semiconductor device having carrier extraction in electric field alleviating layer
US10861965B2 (en) Power MOSFET with an integrated pseudo-Schottky diode in source contact trench
US11728421B2 (en) Split trench gate super junction power device
CN103456788A (zh) 垂直功率mosfet及其形成方法
CN106057905A (zh) 沟槽栅场效应晶体管及制造方法
CN105047714B (zh) 垂直半导体器件
CN109326639B (zh) 具有体内场板的分离栅vdmos器件及其制造方法
JP6295444B2 (ja) 半導体装置
CN103531614B (zh) 电荷补偿半导体器件
CN103199119B (zh) 一种具有超结结构的沟槽肖特基半导体装置及其制备方法
CN103579236B (zh) 横向半导体器件及其制造方法
US9653459B2 (en) MOSFET having source region formed in a double wells region
US11056595B2 (en) Semiconductor device and manufacturing method thereof
CN104900717A (zh) 半导体装置
CN106684127A (zh) 一种超势垒整流器件及其制造方法
CN103367396B (zh) 一种超级结肖特基半导体装置及其制备方法
CN104835854A (zh) 半导体器件及其制作方法
US9406796B2 (en) Semiconductor device
CN106653610A (zh) 一种改良的沟槽超势垒整流器件及其制造方法
CN113451296B (zh) 具有横向绝缘栅极双极性晶体管的功率元件及其制造方法
WO2007034547A1 (ja) トレンチゲートパワーｍｏｓｆｅｔ及びその製造方法
CN106229342A (zh) 一种多积累层的金属氧化物半导体二极管
US10923587B2 (en) Power MOSFET and method for producing a power MOSFET
JP3904725B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20181227

Address after: Room 1303, Building B, Kangxin Garden, 569 Wensan Road, Xihu District, Hangzhou City, Zhejiang 310000

Applicant after: Hangzhou Yizheng Technology Co., Ltd.

Address before: 523000 productivity building 406, high tech Industrial Development Zone, Songshan Lake, Dongguan, Guangdong

Applicant before: Dongguan Lianzhou Intellectual Property Operation Management Co.,Ltd.

RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170517