KR20140019920A - 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 스타트 전압과 동일한 파형을 갖는 신호를 순차적으로 출력하는 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 쉬프트 레지스터는 순차적으로 출력을 발생하는 복수 개의 스테이지들을 구비하고, 상기 스테이지들 각각은, 스타트 신호 또는 전단 캐리신호가 입력되는 스타트 단자, 클럭 신호와 상기 클럭 신호를 반전시킨 반전 클럭 신호가 입력되는 제1 클럭 단자와 제2 클럭 단자, 및 상기 스타트 단자에 입력된 상기 스타트 신호 또는 상기 전단 캐리신호와 동일한 파형의 신호를 출력하는 출력단자를 포함하는 것을 특징으로 한다.

Description

쉬프트 레지스터와 이를 이용한 표시장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 스타트 전압과 동일한 파형을 갖는 신호를 순차적으로 출력하는 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 평판표시장치가 활용되고 있다. 평판표시장치는 쉬프트 레지스터를 이용하여 표시패널의 게이트 라인들에 게이트 신호를 순차적으로 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다.
최근에 유기발광다이오드 표시장치의 경우, 표시패널의 화소들 각각은 화질 향상 등을 이유로 복수의 스위칭 TFT(thin film transistor)를 포함한다. 이 경우, 게이트 구동회로는 복수의 스위칭 TFT를 제어하기 위한 스위칭 제어 신호의 개수만큼 쉬프트 레지스터들을 필요로 한다. 쉬프트 레지스터는 클럭(clock)에 의존하여 출력을 발생하기 때문에, 쉬프트 레지스터에 입력되는 클럭의 개수와 클럭의 위상은 스위칭 제어 신호의 파형 형태에 따라 달라진다. 그러므로, 복수의 스위칭 제어 신호의 파형 형태가 모두 다른 경우에는 쉬프트 레지스터들 각각에 입력되는 클럭의 개수와 클럭의 위상이 모두 달라질 수도 있다. 결국, 클럭 라인들의 수가 늘어나기 때문에 쉬프트 레지스터의 회로 설계 면적이 증가하게 된다. 특히, 쉬프트 레지스터를 표시패널의 베젤 영역에 직접 형성하는 GIP(gate drive IC in panel) 방식의 경우, 쉬프트 레지스터의 회로 설계 면적 증가로 인해 유기발광다이오드 표시장치의 베젤(bezel) 영역이 넓어지는 문제가 있다.
본 발명은 표시장치의 베젤 영역을 줄일 수 있는 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다.
본 발명의 실시 예에 따른 쉬프트 레지스터는 순차적으로 출력을 발생하는 복수 개의 스테이지들을 구비하고, 상기 스테이지들 각각은, 스타트 신호 또는 전단 캐리신호가 입력되는 스타트 단자, 클럭 신호와 상기 클럭 신호를 반전시킨 반전 클럭 신호가 입력되는 제1 클럭 단자와 제2 클럭 단자, 및 상기 스타트 단자에 입력된 상기 스타트 신호 또는 상기 전단 캐리신호와 동일한 파형의 신호를 출력하는 출력단자를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 표시장치는 데이터 라인들과 적어도 하나 이상의 스위칭 신호 라인군을 포함하는 표시패널; 입력되는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동회로; 및 상기 적어도 하나 이상의 스위칭 신호 라인군에 스위칭 제어 신호를 순차적으로 출력하는 하나 이상의 쉬프트 레지스터를 포함한 게이트 구동회로를 구비하고, 상기 쉬프트 레지스터는 순차적으로 출력을 발생하는 복수 개의 스테이지들을 구비하고, 상기 스테이지들 각각은 스타트 신호 또는 전단 캐리신호가 입력되는 스타트 단자, 클럭 신호와 상기 클럭 신호를 반전시킨 반전 클럭 신호가 입력되는 제1 클럭 단자와 제2 클럭 단자, 및 상기 스타트 단자에 입력된 상기 스타트 신호 또는 상기 전단 캐리신호와 동일한 파형의 신호를 출력하는 출력단자를 포함하는 것을 특징으로 한다.
본 발명의 쉬프트 레지스터는 두 개의 클럭 신호들을 이용하여 스타트 신호와 동일한 파형의 신호를 순차적으로 출력한다. 그 결과, 본 발명은 복수의 쉬프트 레지스터들 각각에 입력되는 스타트 신호의 파형만을 다르게 하는 경우, 복수의 쉬프트 레지스터들은 서로 다른 파형의 복수의 스위칭 제어 신호들을 출력할 수 있다. 이로 인해, 본 발명은 회로 설계 면적을 크게 줄일 수 있으므로, 표시장치의 베젤 영역을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 보여주는 블록도.
도 2는 본 발명의 제1 실시 예에 따른 제k 스테이지의 회로 구성의 일 예를 보여주는 회로도.
도 3은 제1 스테이지의 입력 신호들과 출력 신호의 일 예를 보여주는 파형도.
도 4a 내지 도 4j는 제1 내지 제10 기간 동안 제1 스테이지의 회로 동작을 보여주는 일 예시도면.
도 5는 제2 스테이지의 입력 신호들과 출력 신호의 일 예를 보여주는 파형도.
도 6a 내지 도 6k는 제1 내지 제11 기간 동안 제2 스테이지의 회로 동작을 보여주는 일 예시도면.
도 7은 제3 스테이지의 입력 신호들과 출력 신호의 일 예를 보여주는 파형도.
도 8은 본 발명의 제2 실시 예에 따른 제k 스테이지의 회로 구성의 일 예를 보여주는 회로도.
도 9는 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 블록도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(ST(1)~ST(n), n은 스테이지의 개수)을 구비한다. 도 1에서는 설명의 편의를 제1 내지 제3 스테이지(ST(1)~ST(3))만을 예시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(1≤k≤n, k는 2 이상의 자연수) 스테이지(ST(k))를 기준으로, 전단 스테이지는 제1 스테이지(ST(1)) 내지 제k-1 스테이지(ST(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k 스테이지(ST(k))를 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제k 스테이지(ST(n)) 중 어느 하나를 지시한다.
쉬프트 레지스터는 스타트 신호(VST)가 공급되는 스타트 신호 라인(STL), 클럭 신호(CLK)가 공급되는 클럭 라인(CL), 반전 클럭 신호(CLKB)가 공급되는 반전 클럭 라인(CBL), 고전위 전압이 인가되는 고전위 전압 라인(VDDL), 저전위 전압이 인가되는 저전위 전압 라인(VSSL)을 포함한다.
스테이지들(ST(1)~ST(n)) 각각은 스타트 단자(START), 제1 클럭 단자(CLK1), 제2 클럭 단자(CLK2), 출력단자(OUT), 고전위 전압 입력단자(VDDT), 저전위 전압 입력단자(VSST), Q 노드 전압 출력단자(Q_OUT), QB 노드 전압 출력단자(QB_OUT), 후단 Q 노드 전압 입력단자(Q_NEXT), 및 후단 QB 노드 전압 입력단자(QB_NEXT) 등을 구비한다. 스테이지들(ST(1)~ST(n)) 각각의 스타트 단자(START)는 스타트 신호 라인(STL) 또는 전단 스테이지의 출력 단자(OUT)에 접속된다. 스테이지들(ST(1)~ST(n)) 각각의 스타트 단자(START)에는 스타트 신호(VST) 또는 전단 캐리신호가 입력된다. 제1 스테이지(ST(1))의 스타트 단자(START)에는 스타트 신호(VST)가 입력되나, 제2 내지 제n 스테이지들(ST(2)~ST(n)) 각각의 스타트 단자(START)에는 전단 캐리신호가 입력된다. 전단 캐리신호는 전단 스테이지의 출력단자(OUT)의 출력 신호로서 제k 스테이지(ST(k))의 스타트 단자(START)에 입력되는 신호를 의미한다. 예를 들어, 제2 스테이지(ST(2))의 스타트 단자(START)에는 제1 스테이지(ST(1))의 출력단자(OUT)의 제1 출력 신호(GOUT(1))가 전단 캐리신호로서 입력된다.
스테이지들(ST(1)~ST(n)) 각각의 제1 클럭 단자(CLK1)는 클럭 라인(CL) 또는 반전 클럭 라인(CBL)에 접속된다. 제k 스테이지(ST(k))의 제1 클럭 단자(CLK1)가 클럭 라인(CL)에 접속된 경우, 제1 클럭 단자(CLK1)에는 클럭 신호(CLK)가 입력된다. 제k 스테이지(ST(k))의 제1 클럭 단자(CLK1)가 반전 클럭 라인(CBL)에 접속된 경우, 제1 클럭 단자(CLK1)에는 반전 클럭 신호(CLBK)가 입력된다. 반전 클럭 신호(CLKB)는 클럭 신호(CLK)를 반전시킨 신호이다. 스테이지들(ST(1)~ST(n)) 각각의 제2 클럭 단자(CLK2)도 클럭 라인(CL) 또는 반전 클럭 라인(CBL)에 접속된다. 제k 스테이지(ST(k))의 제2 클럭 단자(CLK2)가 클럭 라인(CL)에 접속된 경우, 제2 클럭 단자(CLK2)에는 클럭 신호(CLK)가 입력된다. 제k 스테이지(ST(k))의 제2 클럭 단자(CLK2)가 반전 클럭 라인(CBL)에 접속된 경우, 제2 클럭 단자(CLK2)에는 반전 클럭 신호(CLKB)가 입력된다. 다만, 제k 스테이지(ST(k))의 제1 클럭 단자(CLK1)에 입력되는 신호와 제2 클럭 단자(CLK2)에 입력되는 신호는 서로 다르다. 예를 들어, 제k 스테이지(ST(k))의 제1 클럭 단자(CLK1)가 클럭 라인(CL)에 접속되어 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되는 경우, 제2 클럭 단자(CLK2)는 반전 클럭 라인(CBL)에 접속되어 제2 클럭 단자(CLK2)에는 반전 클럭 신호(CLKB)가 입력된다. 제k 스테이지(ST(k))의 제1 클럭 단자(CLK1)가 반전 클럭 라인(CBL)에 접속되어 제1 클럭 단자(CLK1)에 반전 클럭 신호(CLKB)가 입력되는 경우, 제2 클럭 단자(CLK2)는 클럭 라인(CL)에 접속되어 제2 클럭 단자(CLK2)에는 클럭 신호(CLK)가 입력된다. 또한, 스테이지들(ST(1)~ST(n)) 각각의 제1 클럭 단자(CLK1)와 제2 클럭 단자(CLK2)는 클럭 라인(CL)과 반전 클럭 라인(CBL)에 서로 교번하여 접속한다. 예를 들어, 제k 스테이지(ST(k))의 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되고 제2 클럭 단자(CLK2)에 반전 클럭 신호(CLKB)가 입력된 경우, 제k+1 스테이지(ST(k+1))의 제1 클럭 단자(CLK1)에 반전 클럭 신호(CLKB)가 입력되고, 제2 클럭 단자(CLK2)에 클럭 신호(CLK)가 입력된다. 제k 스테이지(ST(k))의 제1 클럭 단자(CLK1)에 반전 클럭 신호(CLKB)가 입력되고 제2 클럭 단자(CLK2)에 클럭 신호(CLK)가 입력된 경우, 제k+1 스테이지(ST(k+1))의 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되고, 제2 클럭 단자(CLK2)에 반전 클럭 신호(CLKB)가 입력된다.
고전위 전압 입력단자(VDDT)는 고전위 전압 공급라인(VDDL)에 접속되므로, 고전위 전압 입력단자(VDDT)에는 고전위 전압이 공급된다. 저전위 전압 입력단자(VSST)는 저전위 전압 공급라인(VSSL)에 접속되므로, 저전위 전압 입력단자(VSST)에는 저전위 전압이 공급된다. 고전위 전압은 게이트 하이 전압(VGH)으로 설정될 수 있고, 저전위 전압은 게이트 로우 전압(VGL)으로 설정될 수 있다. 게이트 하이 전압(VGH)은 스테이지들(ST(1)~ST(n)) 각각의 내부 회로에 존재하는 TFT(thin film transistor)들을 턴-온시킬 수 있는 전압으로 설정될 수 있다.
제k 스테이지(ST(k))의 Q 노드 전압 출력단자(Q_OUT)는 전단 스테이지의 후단 Q 노드 전압 입력단자(Q_NEXT)에 접속된다. 제k 스테이지(ST(k))의 Q 노드 전압 출력단자(Q_OUT)는 제k 스테이지(ST(k))의 Q 노드의 전압을 전단 스테이지의 후단 Q 노드 전압 입력단자(Q_NEXT)에 출력한다. 제k 스테이지(ST(k))의 QB 노드 전압 출력단자(QB_OUT)는 전단 스테이지의 후단 QB 노드 전압 입력단자(QB_NEXT)에 접속된다. 제k 스테이지(ST(k))의 QB 노드 전압 출력단자(QB_OUT)는 제k 스테이지(ST(k))의 QB 노드의 전압을 전단 스테이지의 후단 QB 노드 전압 입력단자(QB_NEXT)에 출력한다. 예를 들어, 제2 스테이지(ST(2))의 Q 노드 전압 출력단자(Q_OUT)는 제1 스테이지(ST(1))의 후단 Q 노드 전압 입력단자(Q_NEXT)에 접속된다. 제2 스테이지(ST(2))의 QB 노드 전압 출력단자(QB_OUT)는 제1 스테이지(ST(1))의 후단 QB 노드 전압 입력단자(QB_NEXT)에 접속된다.
제k 스테이지(ST(k))의 후단 Q 노드 전압 입력단자(Q_NEXT)는 후단 스테이지의 Q 노드 전압 출력단자(Q_OUT)에 접속된다. 제k 스테이지(ST(k))의 후단 Q 노드 전압 입력단자(Q_NEXT)는 후단 스테이지의 Q 노드 전압을 입력받는다. 제k 스테이지(ST(k))의 후단 QB 노드 전압 입력단자(QB_NEXT)는 후단 스테이지의 QB 노드 전압 출력단자(QB_OUT)에 접속된다. 제k 스테이지(ST(k))의 후단 QB 노드 전압 입력단자(QB_NEXT)는 후단 스테이지의 QB 노드 전압을 입력받는다. 예를 들어, 제2 스테이지(ST(2))의 후단 Q 노드 전압 입력단자(Q_NEXT)는 제3 스테이지(ST(3))의 Q 노드 전압 출력단자(Q_OUT)에 접속된다. 제2 스테이지(ST(2))의 후단 QB 노드 전압 입력단자(QB_NEXT)는 제3 스테이지(ST(3))의 QB 노드 전압 출력단자(QB_OUT)에 접속된다.
제k 스테이지(ST(k))의 출력단자(OUT)는 제k 출력 라인에 접속된다. 제k 스테이지(ST(k))의 출력단자(OUT)는 제k 출력 라인에 제k 출력 신호(GOUT(k))를 출력한다. 제k 스테이지(ST(k))의 출력단자(OUT)는 후단 스테이지의 스타트 단자(START)에 접속된다. 제k 스테이지(ST(k))의 출력단자(OUT)의 제k 출력 신호(GOUT(k))는 후단 스테이지의 스타트 단자(START)에 전단 캐리신호로서 입력된다. 예를 들어, 제2 스테이지(ST(2))의 출력단자(OUT)는 제2 출력 신호(GOUT(2))를 제2 출력 라인에 출력함과 동시에, 제3 스테이지(ST(3))의 스타트 단자(START)에 전단 캐리신호로서 출력한다.
도 2는 본 발명의 제1 실시 예에 따른 제k 스테이지의 회로 구성의 일 예를 보여주는 회로도이다. 도 2를 참조하면, 본 발명의 제1 실시 예에 따른 제k 스테이지(ST(k))의 Q 노드(Q)의 충방전을 제어하는 Q 노드 충방전부(10), QB 노드(QB)의 방전을 제어하는 QB 노드 방전부(20), QB 노드(QB)의 충전을 제어하는 QB 노드 충전부(30), Q 노드(Q)의 전압 부스트(boost)를 제어하는 Q 노드 부스트 제어부(40), 및 Q 노드(Q)와 QB 노드(QB)의 전압에 따라 출력 단자(OUT)에 접속된 출력 노드(NO)를 고전위 전압으로 충전하거나 저전위 전압으로 방전시키는 출력부(50)를 포함한다.
Q 노드 충방전부(10)는 제1 클럭 단자(CLK1)를 통해 입력되는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)에 응답하여 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호로 충방전한다. 이를 위해, Q 노드 충방전부(10)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압에 응답하여 Q 노드(Q)를 스타트 단자(START)에 접속시키는 제1 TFT(T1)를 포함한다. 제1 TFT(T1)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압에 응답하여, Q 노드(Q)를 스타트 신호(VST) 또는 전단 캐리신호의 제1 로직 레벨 전압으로 충전하거나, Q 노드(Q)를 스타트 신호(VST) 또는 전단 캐리신호의 제2 로직 레벨 전압으로 방전한다. 제1 TFT(T1)의 게이트 전극은 제1 클럭 단자(CLK1)에 접속되고, 소스 전극은 Q 노드(Q)에 접속되며, 드레인 전극은 스타트 단자(START)에 접속된다.
한편, 제1 로직 레벨 전압과 고전위 전압은 동일한 레벨 전압으로 설정될 수 있고, 제2 로직 레벨 전압과 저전위 전압은 동일한 레벨 전압으로 설정될 수 있다. 예를 들어, 제1 로직 레벨 전압과 고전위 전압은 게이트 하이 전압(VGH)으로 설정될 수 있고, 제2 로직 레벨 전압과 저전위 전압은 게이트 로우 전압(VGL)으로 설정될 수 있다.
QB 노드 방전부(20)는 제1 클럭 단자(CLK1)를 통해 입력되는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)와 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호에 응답하여 QB 노드(QB)를 저전위 전압으로 방전한다. 이를 위해, QB 노드 방전부(20)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압에 응답하여 제1 노드(N1)를 스타트 단자(START)에 접속시키는 제2 TFT(T2)를 포함한다. 또한, QB 노드 방전부(20)는 제1 노드(N1)의 제1 로직 레벨 전압에 응답하여 QB 노드(QB)를 저전위 전압 입력단자(VSST)에 접속시키는 제3 TFT(T3)를 더 포함한다. 제2 TFT(T2)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압에 응답하여, 제1 노드(N1)를 스타트 신호(VST) 또는 전단 캐리신호의 제1 로직 레벨 전압으로 충전하거나, 제1 노드(N1)를 스타트 신호(VST) 또는 전단 캐리신호의 제2 로직 레벨 전압으로 방전한다. 제3 TFT(T3)는 제1 노드(N1)의 제1 로직 레벨 전압에 응답하여, QB 노드(QB)를 저전위 전압으로 방전한다. 제2 TFT(T2)의 게이트 전극은 제1 클럭 단자(CLK1)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 스타트 단자(START)에 접속된다. 제3 TFT(T3)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 저전위 전압 입력단자(VSST)에 접속되며, 드레인 전극은 QB 노드(QB)에 접속된다.
또한, QB 노드 방전부(20)는 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 QB 노드(QB)를 저전위 전압으로 방전한다. 이를 위해, QB 노드 방전부(20)는 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 QB 노드(QB)를 저전위 전압 입력단자(VSST)에 접속시키는 제4 TFT(T4)를 더 포함한다. 제4 TFT(T4)는 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 QB 노드(QB)를 저전위 전압으로 방전한다. 제4 TFT(T4)의 게이트 전극은 Q 노드(Q)에 접속되고, 소스 전극은 저전위 전압 입력단자(VSST)에 접속되며, 드레인 전극은 QB 노드(QB)에 접속된다.
QB 노드 충전부(30)는 고전위 전압 입력단자(VDDT)를 통해 입력되는 고전위 전압(VDD)에 응답하여 QB 노드(QB)를 고전위 전압(VDD)으로 충전한다. 이를 위해, QB 노드 충전부(30)는 고전위 전압(VDD)에 응답하여 제2 노드(N2)를 고전위 전압 입력단자(VDDT)에 접속시키는 제5 TFT(T5), 제2 노드(N2)의 고전위 전압(VDD)에 응답하여 QB 노드(QB)를 저전위 전압 입력단자(VSST)에 접속시키는 제6 TFT(T6), 및 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 제2 노드(N2)를 저전위 전압 입력단자(VSST)에 접속시키는 제7 TFT(T7)를 포함한다. 제5 TFT(T5)는 고전위 전압(VDD)에 응답하여 제2 노드(N2)를 고전위 전압으로 충전한다. 제6 TFT(T6)는 제2 노드(N2)의 고전위 전압에 응답하여 QB 노드(QB)를 고전위 전압으로 충전한다. 제7 TFT(T7)는 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 제2 노드(N2)를 저전위 전압으로 방전한다. 제5 TFT(T5)의 게이트 전극과 드레인 전극은 고전위 전압 입력단자(VDDT)에 접속되고, 소스 전극은 제2 노드(N2)에 접속된다. 제6 TFT(T6)의 게이트 전극은 제2 노드(N2)에 접속되고, 소스 전극은 QB 노드(QB)에 접속되며, 드레인 전극은 고전위 전압 입력단자(VDDT)에 접속된다. 제7 TFT(T7)의 게이트 전극은 Q 노드(Q)에 접속되고, 소스 전극은 저전위 전압 입력단자(VSST)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속된다.
Q 노드 부스트 제어부(40)는 제2 클럭 단자(CLK2)를 통해 입력되는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)와 후단 Q 노드 전압 입력단자(Q_NEXT)를 통해 입력되는 후단 스테이지의 Q 노드(Q)의 전압에 응답하여 제3 노드(N3)를 제1 로직 레벨 전압으로 충전함과 동시에, 제3 노드(N3)의 전압 변화량을 Q 노드(Q)에 반영한다. 이를 위해, Q 노드 부스트 제어부(40)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압과 후단 스테이지의 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 제3 노드(N3)를 제2 클럭 단자(CLK2)에 접속시키는 제8 TFT(T8)와 제9 TFT(T9)를 포함한다. 제8 TFT(T8)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압에 응답하여 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압을 제9 TFT(T9)의 드레인 전극에 공급한다. 제9 TFT(T9)는 후단 스테이지의 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압을 제3 노드(N3)에 공급한다.
또한, Q 노드 부스트 제어부(40)는 후단 QB 노드 전압 입력단자(QB_NEXT)를 통해 입력되는 후단 스테이지의 QB 노드(QB)의 전압에 응답하여 제3 노드(N3)를 저전위 전압으로 방전한다. 이를 위해, Q 노드 부스트 제어부(40)는 후단 스테이지의 QB 노드(QB)의 전압에 응답하여 제3 노드(N3)를 저전위 전압 입력단자(VSST)에 접속시키는 제10 TFT(T10)를 더 포함한다. 제10 TFT(T10)는 후단 스테이지의 QB 노드(QB)의 전압에 응답하여 제3 노드(N3)를 저전위 전압으로 방전한다.
또한, Q 노드 부스트 제어부(40)는 제3 노드(N3)와 Q 노드(Q) 사이에 접속된 제1 캐패시터(Cp)를 더 포함한다. 제1 캐패시터(Cp)의 일측 전극은 제3 노드(N3)에 접속되고, 타측 전극은 Q 노드(Q)에 접속된다. 제1 캐패시터(Cp)는 제3 노드(N3)의 전압에 변화가 발생하는 경우, 제3 노드(N3)의 전압 변화량을 Q 노드(Q)에 반영한다.
출력부(50)는 Q 노드(Q)의 전압에 응답하여 출력 노드(NO)를 고전위 전압으로 충전하고, QB 노드(QB)의 전압에 응답하여 출력 노드(NO)를 저전위 전압으로 방전한다. 출력부(50)는 Q 노드(Q)의 제1 로직 레벨 전압에 응답하여 출력 노드(NO)를 고전위 전압 입력단자(VDDT)에 접속시키는 풀-업 TFT(TU)와, QB 노드(QB)의 제1 로직 레벨 전압에 응답하여 출력 노드(NO)를 저전위 전압 입력단자(VSST)에 접속시키는 풀-다운 TFT(TD)를 포함한다. 풀-업 TFT(TU)의 게이트 전극은 Q 노드(Q)에 접속되고, 소스 전극은 고전위 전압 입력단자(VDDT)에 접속되며, 드레인 전극은 출력 노드(NO)에 접속된다. 풀-다운 TFT(TD)의 게이트 전극은 QB 노드(QB)에 접속되고, 소스 전극은 출력 노드(NO)에 접속되며, 드레인 전극은 저전위 전압 입력단자(VSST)에 접속된다. 출력단자(OUT)는 출력 노드(NO)에 접속되므로, 출력 노드(NO)의 전압을 출력 신호로 출력한다.
한편, 도 2에서 제1 내지 제10 TFT(T1~T10), 풀-업 TFT(TU), 및 풀-다운 TFT(TD)는 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였다.
도 3은 제1 스테이지의 입력 신호들과 출력 신호의 일 예를 보여주는 파형도이다. 도 3에는 제1 스테이지(ST(1))의 입력 신호들로서 스타트 단자(START)로 입력되는 스타트 신호(VST), 제1 클럭 단자(CLK1)로 입력되는 클럭 신호(CLK), 및 제2 클럭 단자(CLK2)로 입력되는 반전 클럭 신호(CLKB)가 나타나 있다. 또한, 도 3에는 후단 Q 노드 전압 입력단자(Q_NEXT)로 입력되는 제2 스테이지(ST(2))의 Q 노드 전압(Q(2)), 후단 QB 노드 전압 입력단자(QB_NEXT)로 입력되는 제2 스테이지(ST(2))의 QB 노드 전압(QB(2))이 나타나 있다. 또한, 도 3에는 제1 스테이지(ST(1))의 출력 신호들로서 Q 노드 전압 출력단자(Q_OUT)로 출력되는 제1 스테이지(ST(1))의 Q 노드 전압(Q(1)), QB 노드 전압 출력단자(QB_OUT)로 출력되는 제1 스테이지(ST(1))의 QB 노드 전압(QB(1)), 및 제1 스테이지(ST(1))의 출력단자(OUT)로 출력되는 제1 출력 신호(GOUT(1))가 나타나 있다.
스테이지들(ST(1)~ST(n)) 각각은 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호와 동일한 파형과 위상을 갖는 출력 신호를 출력단자(OUT)를 통해 출력한다. 제1 스테이지(ST(1))는 스타트 단자(START)를 통해 입력되는 스타트 신호(VST)와 동일한 파형을 갖는 제1 출력 신호(GOUT(1))을 출력단자(OUT)를 통해 출력한다. 도 3에 도시된 스타트 신호(VST)는 제1 기간(t1), 제2 기간(t2), 제5 내지 제8 기간(t5~t8) 동안 제1 로직 레벨 전압으로 발생하고, 나머지 기간 동안 제2 로직 레벨 전압으로 발생한다. 하지만, 도 3에 도시된 스타트 신호(VST)는 하나의 실시 예에 불과하며, 스타트 신호(VST)는 제1 출력 신호(GOUT(1))의 파형을 고려하여 사전 실험을 통해 미리 결정될 수 있다.
또한, 도 3에서 제1 내지 제10 기간(t1~t10) 각각은 1 수평 기간(1H)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 1 수평 기간(1H)은 표시패널의 1 수평 라인에 존재하는 모든 화소들에 데이터 전압을 공급하는 1 라인 스캐닝 기간을 의미한다.
클럭 신호(CLK)는 소정의 기간을 주기로 발생하고, 반전 클럭 신호(CLKB)는 클럭 신호(CLK)를 반전시킨 신호이므로, 클럭 신호(CLK)와 동일한 주기로 발생한다. 그러므로, 도 3과 같이 클럭 신호(CLK)가 제1 로직 레벨 전압으로 발생하는 경우, 반전 클럭 신호(CLKB)는 제2 로직 레벨 전압으로 발생한다. 또한, 클럭 신호(CLK)가 제2 로직 레벨 전압으로 발생하는 경우, 반전 클럭 신호(CLKB)는 제1 로직 레벨 전압으로 발생한다. 도 3에서 제1 로직 레벨 전압은 게이트 하이 전압(VGH)이고, 제2 로직 레벨 전압은 게이트 로우 전압(VGL)인 것을 중심으로 설명하였다.
제2 스테이지(ST(2))의 Q 노드 전압(Q(2))은 제1 스테이지(ST(1))의 Q 노드 전압(Q(1))보다 소정의 기간만큼 위상이 지연되어 발생한다. 제2 스테이지(ST(2))의 QB 노드 전압(QB(2))은 제1 스테이지(ST(1))의 QB 노드 전압(QB(1))보다 소정의 기간만큼 위상이 지연되어 발생한다. 도 3에서, 소정의 기간은 1 수평기간으로 구현된 것을 중심으로 설명하였다.
제1 스테이지(ST(1))의 Q 노드 전압(Q(1)), 제1 스테이지(ST(1))의 QB 노드 전압(QB(1)), 제2 스테이지(ST(2))의 Q 노드 전압(Q(2)), 제2 스테이지(ST(2))의 QB 노드 전압(QB(2)), 및 제1 스테이지(ST(1))의 제1 출력 신호(GOUT(1))에 대한 자세한 설명은 도 4a 내지 도 4i를 결부하여 설명한다.
도 4a 내지 도 4i는 제1 내지 제10 기간 동안 제1 스테이지의 회로 동작을 보여주는 일 예시도면이다. 도 4a 내지 도 4i 각각은 제1 내지 제10 기간(t1~t10) 각각에서 제1 스테이지(ST(1))에 존재하는 TFT들의 턴-온 및 턴-오프 상태를 보여준다. 도 4a 내지 도 4i 각각에서는 턴-온된 TFT들을 동그라미로 표시하였다. 이하에서, 제1 로직 레벨 전압과 고전위 전압은 게이트 하이 전압(VGH)이고, 제2 로직 레벨 전압과 저전위 전압은 게이트 로우 전압(VGL)인 것을 중심으로 설명하였다.
첫 번째로, 도 3과 도 4a를 참조하여 제1 기간(t1) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제1 기간(t1) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제1 기간(t1) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)는 제1 기간(t1) 동안 Q 노드(Q)를 제1 로직 레벨 전압(VGH)으로 충전한다. 제1 TFT(T1)는 제1 기간(t1) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 스타트 신호(VST)의 제1 로직 레벨 전압(VGH)으로 충전된다.
QB 노드 방전부(20)는 제1 기간(t1) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 방전한다. 제2 TFT(T2)는 제1 기간(t1) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 스타트 신호(VST)의 제1 로직 레벨 전압(VGH)으로 충전된다. 제3 TFT(T3)는 제1 기간(t1) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제1 기간(t1) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제1 기간(t1) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제1 기간(t1) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제1 기간(t1) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프되고, 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제1 기간(t1) 동안 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 저전위 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)으로 충전되므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다.
두 번째로, 도 3과 도 4b를 참조하여 제2 기간(t2) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제2 기간(t2) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제2 기간(t2) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제2 기간(t2) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다.
QB 노드 방전부(20)는 제2 기간(t2) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제2 기간(t2) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제2 기간(t2) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제2 기간(t2) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)을 유지한다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제2 기간(t2) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제2 기간(t2) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)는 제2 기간(t2) 동안 Q 노드(Q)의 전압을 부스트(boost)한다. 제8 TFT(T8)는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제9 TFT(T9)의 턴-온으로 인해, 제3 노드(N3)는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압으로 충전된다. 즉, 제2 기간(t2) 동안 제3 노드(N3)의 전압은 저전위 전압(VGL)에서 제1 로직 레벨 전압(VGH)으로 상승하며, 제3 노드(N3)의 전압 변화량은 제1 캐패시터(Cp)에 의해 Q 노드(Q)에 반영된다. 따라서, 제2 기간(t2) 동안 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')으로 상승한다. 풀-업 TFT(TU)는 Q 노드(Q)의 전압 상승으로 인해, 안정적으로 턴-온될 수 있는 장점이 있다.
출력부(50)는 제2 기간(t2) 동안 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)을 유지하므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다.
세 번째로, 도 3과 도 4c를 참조하여 제3 기간(t3) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제3 기간(t3) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제3 기간(t3) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)는 제3 기간(t3) 동안 Q 노드(Q)를 제2 로직 레벨 전압(VGL)으로 방전한다. 제1 TFT(T1)는 제3 기간(t3) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 스타트 신호(VST)의 제2 로직 레벨 전압(VGL)으로 방전된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제3 기간(t3) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 스타트 신호(VST)의 제2 로직 레벨 전압(VGL)으로 방전된다. 제3 TFT(T3)는 제3 기간(t3) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제3 기간(t3) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제3 기간(t3) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제3 기간(t3) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제3 기간(t3) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제3 기간(t3) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제10 TFT(T10)의 턴-오프로 인해, 제3 노드(N3)는 플로팅된다.
출력부(50)는 제3 기간(t3) 동안 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다.
네 번째로, 도 3과 도 4d를 참조하여 제4 기간(t4) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제4 기간(t4) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제4 기간(t4) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제4 기간(t4) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제4 기간(t4) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제4 기간(t4) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제4 기간(t4) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제4 기간(t4) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제4 기간(t4) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제4 기간(t4) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제4 기간(t4) 동안 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제9 TFT(T9)의 턴-오프와 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제4 기간(t4) 동안 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다.
다섯 번째로, 도 3과 도 4e를 참조하여 제5 기간(t5) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제5 기간(t5) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제5 기간(t5) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)는 제5 기간(t5) 동안 Q 노드(Q)를 제1 로직 레벨 전압(VGH)으로 충전한다. 제1 TFT(T1)는 제5 기간(t5) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 스타트 신호(VST)의 제1 로직 레벨 전압(VGH)으로 충전된다.
QB 노드 방전부(20)는 제5 기간(t5) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 방전한다. 제2 TFT(T2)는 제5 기간(t5) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 스타트 신호(VST)의 제1 로직 레벨 전압(VGH)으로 충전된다. 제3 TFT(T3)는 제5 기간(t5) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제5 기간(t5) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제5 기간(t5) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제5 기간(t5) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제5 기간(t5) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제5 기간(t5) 동안 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 저전위 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)으로 충전되므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다.
여섯 번째로, 도 3과 도 4f를 참조하여 제6 기간(t6) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제6 기간(t6) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제6 기간(t6) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제6 기간(t6) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다.
QB 노드 방전부(20)는 제6 기간(t6) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제6 기간(t6) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제6 기간(t6) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제6 기간(t6) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)을 유지한다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제6 기간(t6) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제6 기간(t6) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)는 제6 기간(t6) 동안 Q 노드(Q)의 전압을 부스트(boost)한다. 제8 TFT(T8)는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제9 TFT(T9)의 턴-온으로 인해, 제3 노드(N3)는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압으로 충전된다. 즉, 제6 기간(t6) 동안 제3 노드(N3)의 전압은 저전위 전압(VGL)에서 제1 로직 레벨 전압(VGH)으로 상승하며, 제3 노드(N3)의 전압 변화량은 제1 캐패시터(Cp)에 의해 Q 노드(Q)에 반영된다. 따라서, 제6 기간(t6) 동안 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')으로 상승한다. 풀-업 TFT(TU)는 Q 노드(Q)의 전압 상승으로 인해, 안정적으로 턴-온될 수 있는 장점이 있다.
출력부(50)는 제6 기간(t6) 동안 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)을 유지하므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다.
일곱 번째로, 도 3과 도 4g를 참조하여 제7 기간(t7) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제7 기간(t7) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제7 기간(t7) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)의 게이트 전극에는 제7 기간(t7) 동안 턴-온 전압인 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력된다. 하지만, 제1 TFT(T1)의 소스 전극에 접속된 Q 노드(Q)의 전압이 제1 로직 레벨 전압(VGH)보다 높기 때문에, Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 유지한다.
QB 노드 방전부(20)는 제7 기간(t7) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제7 기간(t7) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 스타트 신호(VST)의 제1 로직 레벨 전압(VGH)으로 충전된다. 제3 TFT(T3)는 제7 기간(t7) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제7 기간(t7) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제7 기간(t7) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제7 기간(t7) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제7 기간(t7) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제10 TFT(T10)의 턴-오프으로 인해, 제3 노드(N3)는 제1 로직 레벨 전압(VGH)을 유지한다.
출력부(50)는 제7 기간(t7) 동안 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 저전위 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)으로 충전되므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다.
여덟 번째로, 도 3과 도 4h를 참조하여 제8 기간(t8) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제8 기간(t8) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제8 기간(t8) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제8 기간(t8) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다.
QB 노드 방전부(20)는 제8 기간(t8) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제8 기간(t8) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제8 기간(t8) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제8 기간(t8) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)을 유지한다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제8 기간(t8) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제8 기간(t8) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제9 TFT(T9)의 턴-온으로 인해, 제3 노드(N3)는 반전 클럭 신호(CLKB)의 제1 로직 레벨 전압으로 충전된다.
출력부(50)는 제8 기간(t8) 동안 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)을 유지하므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 고전위 전압(VGH)의 제1 출력 신호(GOUT(1))를 출력한다.
아홉 번째로, 도 3과 도 4i를 참조하여 제9 기간(t9) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제9 기간(t9) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제9 기간(t9) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)는 제9 기간(t9) 동안 Q 노드(Q)를 제2 로직 레벨 전압(VGL)으로 방전한다. 제1 TFT(T1)는 제9 기간(t9) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 스타트 신호(VST)의 제2 로직 레벨 전압(VGL)으로 방전된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제9 기간(t9) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 스타트 신호(VST)의 제2 로직 레벨 전압(VGL)으로 방전된다. 제3 TFT(T3)는 제9 기간(t9) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제9 기간(t9) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제9 기간(t9) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제9 기간(t9) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제9 기간(t9) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제9 기간(t9) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제10 TFT(T10)의 턴-오프로 인해, 제3 노드(N3)는 플로팅된다.
출력부(50)는 제9 기간(t9) 동안 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다.
열 번째로, 도 3과 도 4j를 참조하여 제10 기간(t10) 동안 제1 스테이지(ST(1))의 동작을 구체적으로 설명한다. 제10 기간(t10) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 스타트 신호(VST)가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력된다. 또한, 제10 기간(t10) 동안 제2 스테이지(ST(2))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제2 스테이지(ST(2))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제10 기간(t10) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제10 기간(t10) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제10 기간(t10) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제10 기간(t10) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제10 기간(t10) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제10 기간(t10) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제10 기간(t10) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제10 기간(t10) 동안 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제9 TFT(T9)의 턴-오프와 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제10 기간(t10) 동안 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제1 스테이지(ST(1))의 출력단자(OUT)는 저전위 전압(VGL)의 제1 출력 신호(GOUT(1))를 출력한다.
제1 스테이지(ST(1))는 제10 기간(t10) 이후부터 그 다음 프레임 기간의 제1 기간(t1)까지, 제9 기간(t9)과 제10 기간(t10)의 동작을 반복 수행할 것이다.
이상에서 살펴본 바와 같이, 제1 스테이지(ST(1))는 스타트 신호(VST)와 동일한 파형과 위상을 갖는 출력 신호(GOUT(1))를 출력한다. 하지만, 제2 내지 제n 스테이지들(ST(2)~ST(n)) 각각은 스타트 단자(START)를 통해 입력되는 전단 캐리신호와 동일한 파형을 갖고, 위상은 소정의 기간만큼 지연된 출력 신호를 출력한다. 이하에서, 도 5와 도 6a 내지 도 6k를 결부하여 제2 내지 제n 스테이지들(ST(2)~ST(n)) 각각의 입력 신호들, 출력 신호들, 및 동작 방법에 대하여 상세히 설명한다.
도 5는 제2 스테이지의 입력 신호들과 출력 신호들의 일 예를 보여주는 파형도이다. 도 5에는 제2 스테이지(ST(2))의 입력 신호들로서 스타트 단자(START)로 입력되는 전단 캐리신호인 제1 스테이지(ST(1))의 출력 신호(GOUT(1)), 제1 클럭 단자(CLK1)로 입력되는 반전 클럭 신호(CLKB), 및 제2 클럭 단자(CLK2)로 입력되는 클럭 신호(CLK)가 나타나 있다. 즉, 제1 스테이지(ST(1))의 제1 클럭 단자(CLK1)에는 클럭 신호(CLK)가 입력되고 제2 클럭 단자(CLK2)에는 반전 클럭 신호(CLKB)가 입력됨에 반해, 제2 스테이지(ST(2))의 제1 클럭 단자(CLK1)에는 반전 클럭 신호(CLKB)가 입력되고 제2 클럭 단자(CLK2)에는 클럭 신호(CLK)가 입력되는 것에 주의하여야 한다.
또한, 도 5에는 후단 Q 노드 전압 입력단자(Q_NEXT)로 입력되는 제3 스테이지(ST(3))의 Q 노드 전압(Q(3)), 후단 QB 노드 전압 입력단자(QB_NEXT)로 입력되는 제3 스테이지(ST(3))의 QB 노드 전압(QB(3))이 나타나 있다. 또한, 도 5에는 제2 스테이지(ST(2))의 출력 신호들로서 Q 노드 전압 출력단자(Q_OUT)로 출력되는 제2 스테이지(ST(2)) Q 노드 전압(Q(2)), QB 노드 전압 출력단자(QB_OUT)로 출력되는 제2 스테이지(ST(2))의 QB 노드 전압(QB(2)), 및 제2 스테이지(ST(2))의 출력단자(OUT)로 출력되는 제2 출력 신호(GOUT(2))가 나타나 있다.
스테이지들(ST(1)~ST(n)) 각각은 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호와 동일한 파형을 가지나 위상은 소정의 기간만큼 지연되는 출력 신호를 출력단자(OUT)를 통해 출력한다. 제2 스테이지(ST(2))는 스타트 단자(START)를 통해 입력되는 전단 캐리신호인 제1 출력 신호(GOUT(1))와 동일한 파형을 가지나 위상은 1 수평 기간(1H)만큼 지연된 제2 출력 신호(GOUT(2))를 출력단자(OUT)를 통해 출력한다. 도 5에서 제1 내지 제11 기간(t1~t11) 각각은 1 수평 기간(1H)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 한편, 도 5에 도시된 제1 출력 신호(GOUT(1))는 도 3에서 설명한 바와 같이 제1 스테이지(ST(1))의 스타트 단자에 입력되는 스타트 신호(VST)와 동일한 파형과 위상을 갖는다.
클럭 신호(CLK)는 소정의 기간을 주기로 발생하고, 반전 클럭 신호(CLKB)는 클럭 신호(CLK)를 반전시킨 신호이므로, 클럭 신호(CLK)와 동일한 주기로 발생한다. 그러므로, 도 5와 같이 클럭 신호(CLK)가 제1 로직 레벨 전압으로 발생하는 경우, 반전 클럭 신호(CLKB)는 제2 로직 레벨 전압으로 발생한다. 또한, 클럭 신호(CLK)가 제2 로직 레벨 전압으로 발생하는 경우, 반전 클럭 신호(CLKB)는 제1 로직 레벨 전압으로 발생한다. 도 5에서 제1 로직 레벨 전압은 게이트 하이 전압(VGH)이고, 제2 로직 레벨 전압은 게이트 로우 전압(VGL)인 것을 중심으로 설명하였다.
제3 스테이지(ST(3))의 Q 노드 전압(Q(3))은 제2 스테이지(ST(2))의 Q 노드 전압(Q(2))보다 소정의 기간만큼 위상이 지연되어 발생한다. 제3 스테이지(ST(3))의 QB 노드 전압(QB(3))은 제2 스테이지(ST(2))의 QB 노드 전압(QB(2))보다 소정의 기간만큼 위상이 지연되어 발생한다. 도 5에서, 소정의 기간은 1 수평기간으로 구현된 것을 중심으로 설명하였다.
제2 스테이지(ST(2))의 Q 노드 전압(Q(2)), 제2 스테이지(ST(2))의 QB 노드 전압(QB(2)), 제3 스테이지(ST(3))의 Q 노드 전압(Q(3)), 제3 스테이지(ST(3))의 QB 노드 전압(QB(3)), 및 제2 스테이지(ST(2))의 출력 신호(GOUT(2))에 대한 자세한 설명은 도 6a 내지 도 6k를 결부하여 설명한다.
도 6a 내지 도 6k는 제1 내지 제11 기간 동안 제2 스테이지의 회로 동작을 보여주는 일 예시도면이다. 도 6a 내지 도 6k 각각은 제1 내지 제11 기간(t1~t11) 각각에서 제2 스테이지(ST(2))에 존재하는 TFT들의 턴-온 및 턴-오프 상태를 보여준다. 도 6a 내지 도 6k 각각에서는 턴-온된 TFT들을 동그라미로 표시하였다. 이하에서, 제1 로직 레벨 전압과 고전위 전압은 게이트 하이 전압(VGH)이고, 제2 로직 레벨 전압과 저전위 전압은 게이트 로우 전압(VGL)인 것을 중심으로 설명하였다.
첫 번째로, 도 5와 도 6a를 참조하여 제1 기간(t1) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제1 기간(t1) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력된다. 또한, 제1 기간(t1) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제1 기간(t1) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제1 기간(t1) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제1 기간(t1) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제1 기간(t1) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제1 기간(t1) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제1 기간(t1) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제1 기간(t1) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제1 기간(t1) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제9 TFT(T9)의 턴-오프와 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제1 기간(t1) 동안 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다.
두 번째로, 도 5와 도 6b를 참조하여 제2 기간(t2) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제2 기간(t2) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력된다. 또한, 제2 기간(t2) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)는 제2 기간(t2) 동안 Q 노드(Q)를 제1 로직 레벨 전압(VGH)으로 충전한다. 제1 TFT(T1)는 제2 기간(t2) 동안 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 제1 출력 신호(GOUT(1))의 제1 로직 레벨 전압(VGH)으로 충전된다.
QB 노드 방전부(20)는 제2 기간(t2) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 방전한다. 제2 TFT(T2)는 제2 기간(t2) 동안 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 제1 출력 신호(GOUT(1))의 제1 로직 레벨 전압(VGH)으로 충전된다. 제3 TFT(T3)는 제2 기간(t2) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제2 기간(t2) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제2 기간(t2) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제2 기간(t2) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제2 기간(t2) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프되고, 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제9 TFT(T9)의 턴-오프와 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제2 기간(t2) 동안 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 저전위 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)으로 충전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다.
세 번째로, 도 5와 도 6c를 참조하여 제3 기간(t3) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제3 기간(t3) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGH)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력된다. 또한, 제3 기간(t3) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제3 기간(t3) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다.
QB 노드 방전부(20)는 제3 기간(t3) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제3 기간(t3) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제3 기간(t3) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제3 기간(t3) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)을 유지한다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제3 기간(t3) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제3 기간(t3) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)는 제3 기간(t3) 동안 Q 노드(Q)의 전압을 부스트(boost)한다. 제8 TFT(T8)는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제9 TFT(T9)의 턴-온으로 인해, 제3 노드(N3)는 클럭 신호(CLK)의 제1 로직 레벨 전압(VGH)으로 충전된다. 즉, 제3 기간(t3) 동안 제3 노드(N3)의 전압은 저전위 전압(VGL)에서 제1 로직 레벨 전압(VGH)으로 상승하며, 제3 노드(N3)의 전압 변화량은 제1 캐패시터(Cp)에 의해 Q 노드(Q)에 반영된다. 따라서, 제3 기간(t3) 동안 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')으로 상승한다. 풀-업 TFT(TU)는 Q 노드(Q)의 전압 상승으로 인해, 안정적으로 턴-온될 수 있는 장점이 있다.
출력부(50)는 제3 기간(t3) 동안 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)을 유지하므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다.
네 번째로, 도 5와 도 6d를 참조하여 제4 기간(t4) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제4 기간(t4) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력된다. 또한, 제4 기간(t4) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)는 제4 기간(t4) 동안 Q 노드(Q)를 제2 로직 레벨 전압(VGL)으로 방전한다. 제1 TFT(T1)는 제4 기간(t4) 동안 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 제1 출력 신호(GOUT(1)))의 제2 로직 레벨 전압(VGL)으로 방전된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제4 기간(t4) 동안 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 제1 출력 신호(GOUT(1))의 제2 로직 레벨 전압(VGL)으로 방전된다. 제3 TFT(T3)는 제4 기간(t4) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제4 기간(t4) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제4 기간(t4) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제4 기간(t4) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제4 기간(t4) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제4 기간(t4) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제10 TFT(T10)의 턴-오프로 인해, 제3 노드(N3)는 플로팅된다.
출력부(50)는 제4 기간(t4) 동안 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다.
다섯 번째로, 도 5와 도 6e를 참조하여 제5 기간(t5) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제5 기간(t5) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력된다. 또한, 제5 기간(t5) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제5 기간(t5) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제5 기간(t5) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLK)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제5 기간(t5) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제5 기간(t5) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제5 기간(t5) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제5 기간(t5) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제5 기간(t5) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제5 기간(t5) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제9 TFT(T9)의 턴-오프와 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제5 기간(t5) 동안 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다.
여섯 번째로, 도 5와 도 6f를 참조하여 제6 기간(t6) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제6 기간(t6) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력된다. 또한, 제6 기간(t6) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)는 제6 기간(t6) 동안 Q 노드(Q)를 제1 로직 레벨 전압(VGH)으로 충전한다. 제1 TFT(T1)는 제6 기간(t6) 동안 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 제1 출력 신호(GOUT(1))의 제1 로직 레벨 전압(VGH)으로 충전된다.
QB 노드 방전부(20)는 제6 기간(t6) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 방전한다. 제2 TFT(T2)는 제6 기간(t6) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 제1 출력 신호(GOUT(1))의 제1 로직 레벨 전압(VGH)으로 충전된다. 제3 TFT(T3)는 제6 기간(t6) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제6 기간(t6) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제6 기간(t6) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제6 기간(t6) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제6 기간(t6) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제6 기간(t6) 동안 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 저전위 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)으로 충전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다.
일곱 번째로, 도 5와 도 6g를 참조하여 제7 기간(t7) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제7 기간(t7) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력된다. 또한, 제7 기간(t7) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제7 기간(t7) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다.
QB 노드 방전부(20)는 제7 기간(t7) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제7 기간(t7) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제7 기간(t7) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제7 기간(t7) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)을 유지한다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제7 기간(t7) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제7 기간(t7) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)는 제7 기간(t7) 동안 Q 노드(Q)의 전압을 부스트(boost)한다. 제8 TFT(T8)는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제9 TFT(T9)의 턴-온으로 인해, 제3 노드(N3)는 클럭 신호(CLKB)의 제1 로직 레벨 전압(VGH)으로 충전된다. 즉, 제7 기간(t7) 동안 제3 노드(N3)의 전압은 저전위 전압(VGL)에서 제1 로직 레벨 전압(VGH)으로 상승하며, 제3 노드(N3)의 전압 변화량은 제1 캐패시터(Cp)에 의해 Q 노드(Q)에 반영된다. 따라서, 제7 기간(t7) 동안 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')으로 상승한다.
출력부(50)는 제7 기간(t7) 동안 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)을 유지하므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다.
여덟 번째로, 도 5와 도 6h를 참조하여 제8 기간(t8) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제8 기간(t8) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력된다. 또한, 제8 기간(t8) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)의 게이트 전극에는 제8 기간(t8) 동안 턴-온 전압인 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력된다. 하지만, 제1 TFT(T1)의 소스 전극에 접속된 Q 노드(Q)의 전압이 제1 로직 레벨 전압(VGH)보다 높기 때문에, Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 유지한다.
QB 노드 방전부(20)는 제8 기간(t8) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제8 기간(t8) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 스타트 신호(VST)의 제1 로직 레벨 전압(VGH)으로 충전된다. 제3 TFT(T3)는 제8 기간(t8) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제8 기간(t8) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제8 기간(t8) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제8 기간(t8) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제8 기간(t8) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제10 TFT(T10)의 턴-오프으로 인해, 제3 노드(N3)는 제1 로직 레벨 전압(VGH)을 유지한다.
출력부(50)는 제8 기간(t8) 동안 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 저전위 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)으로 충전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다.
아홉 번째로, 도 5와 도 6i를 참조하여 제9 기간(t9) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제9 기간(t9) 동안 스타트 단자(START)에는 제1 로직 레벨 전압(VGH)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력된다. 또한, 제9 기간(t9) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제9 기간(t9) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다.
QB 노드 방전부(20)는 제9 기간(t9) 동안 QB 노드(QB)를 저전위 전압(VGL)으로 유지한다. 제2 TFT(T2)는 제9 기간(t9) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제9 기간(t9) 동안 제1 노드(N1)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제4 TFT(T4)는 제9 기간(t9) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-온으로 인해, QB 노드(QB)는 저전위 전압(VGL)을 유지한다.
QB 노드 충전부(30)의 제7 TFT(T7)는 제9 기간(t9) 동안 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제7 TFT(T7)의 턴-온으로 인해, 제2 노드(N2)는 저전위 전압(VGL)으로 방전된다. 따라서, 제6 TFT(T6)는 제9 기간(t9) 동안 제2 노드(N2)의 저전위 전압(VGL)에 의해 턴-오프된다. 제6 TFT(T6)의 턴-오프로 인해, QB 노드(QB)에는 고전위 전압(VGH)이 공급되지 않는다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제9 TFT(T9)의 턴-온으로 인해, 제3 노드(N3)는 클럭 신호(CLK)의 제1 로직 레벨 전압으로 충전된다.
출력부(50)는 제9 기간(t9) 동안 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해, 출력 노드(NO)는 고전위 전압(VGH)을 유지하므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 고전위 전압(VGH)의 제2 출력 신호(GOUT(2))를 출력한다.
열 번째로, 도 5와 도 6j를 참조하여 제10 기간(t10) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제10 기간(t10) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제1 로직 레벨 전압(VGH)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)가 입력된다. 또한, 제10 기간(t10) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력된다.
Q 노드 충방전부(10)는 제10 기간(t10) 동안 Q 노드(Q)를 제2 로직 레벨 전압(VGL)으로 방전한다. 제1 TFT(T1)는 제10 기간(t10) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드(Q)는 제1 출력 신호(GOUT(1))의 제2 로직 레벨 전압(VGL)으로 방전된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제10 기간(t10) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 제1 노드(N1)는 제1 출력 신호(GOUT(1))의 제2 로직 레벨 전압(VGL)으로 방전된다. 제3 TFT(T3)는 제10 기간(t10) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제10 기간(t10) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제10 기간(t10) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제10 기간(t10) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제10 기간(t10) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제10 기간(t10) 동안 제2 로직 레벨 전압(VGL)의 클럭 신호(CLK)에 의해 턴-오프된다. 제9 TFT(T9)는 제1 로직 레벨 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제10 TFT(T10)는 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제8 TFT(T8)와 제10 TFT(T10)의 턴-오프로 인해, 제3 노드(N3)는 플로팅된다.
출력부(50)는 제10 기간(t10) 동안 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다.
열한 번째로, 도 5와 도 6k를 참조하여 제11 기간(t11) 동안 제2 스테이지(ST(2))의 동작을 구체적으로 설명한다. 제11 기간(t11) 동안 스타트 단자(START)에는 제2 로직 레벨 전압(VGL)의 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)가 입력된다. 또한, 제11 기간(t11) 동안 제3 스테이지(ST(3))의 Q 노드(Q)는 제2 로직 레벨 전압(VGL)을 가지므로 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제2 로직 레벨 전압(VGL)이 입력되고, 제3 스테이지(ST(3))의 QB 노드(QB)는 제1 로직 레벨 전압(VGH)을 가지므로 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제1 로직 레벨 전압(VGH)이 입력된다.
Q 노드 충방전부(10)의 제1 TFT(T1)는 제11 기간(t11) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다.
QB 노드 방전부(20)의 제2 TFT(T2)는 제11 기간(t11) 동안 제2 로직 레벨 전압(VGL)의 반전 클럭 신호(CLKB)에 의해 턴-오프된다. 제2 TFT(T2)의 턴-오프로 인해, 제1 노드(N1)는 플로팅된다. 제3 TFT(T3)는 제11 기간(t11) 동안 제1 노드(N1)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제4 TFT(T4)는 제11 기간(t11) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프된다. 제3 TFT(T3)와 제4 TFT(T4)의 턴-오프로 인해, QB 노드(QB)는 저전위 전압(VGL)으로 방전되지 않는다.
QB 노드 충전부(30)는 제11 기간(t11) 동안 QB 노드(QB)를 고전위 전압(VGH)으로 충전한다. 제7 TFT(T7)는 제11 기간(t11) 동안 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제7 TFT(T7)의 턴-오프로 인해, 제2 노드(N2)는 고전위 전압(VGH)으로 충전된다. 따라서, 제6 TFT(T6)는 제11 기간(t11) 동안 제2 노드(N2)의 고전위 전압(VGH)에 응답하여 턴-온된다. 제6 TFT(T6)의 턴-온으로 인해, QB 노드(QB)는 고전위 전압(VGH)으로 충전된다.
Q 노드 부스트 제어부(40)의 제8 TFT(T8)는 제11 기간(t11) 동안 제1 로직 레벨 전압(VGH)의 클럭 신호(CLK)에 응답하여 턴-온된다. 제9 TFT(T9)는 제2 로직 레벨 전압(VGL)에 응답하여 턴-오프된다. 제10 TFT(T10)는 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 제9 TFT(T9)의 턴-오프와 제10 TFT(T10)의 턴-온으로 인해, 제3 노드(N3)는 저전위 전압(VGL)으로 방전된다.
출력부(50)는 제11 기간(t11) 동안 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다. 풀-업 TFT(TU)는 Q 노드(Q)의 제2 로직 레벨 전압(VGL)에 의해 턴-오프되고, 풀-다운 TFT(TD)는 QB 노드(QB)의 제1 로직 레벨 전압(VGH)에 응답하여 턴-온된다. 풀-다운 TFT(TD)의 턴-온으로 인해, 출력 노드(NO)는 저전위 전압(VGL)으로 방전되므로, 제2 스테이지(ST(2))의 출력단자(OUT)는 저전위 전압(VGL)의 제2 출력 신호(GOUT(2))를 출력한다.
제2 스테이지(ST(2))는 제11 기간(t11) 이후부터 그 다음 프레임 기간의 제1 기간(t1) 전까지, 제10 기간(t11)과 제11 기간(t11)의 동작을 반복 수행할 것이다.
이상에서 살펴본 바와 같이, 제2 스테이지(ST(2))는 전단 캐리신호와 동일한 파형을 갖고, 위상이 소정의 기간만큼 지연된 제2 출력 신호(GOUT(2))를 출력한다. 한편, 도 6a 내지 도 6k를 결부하여 설명한 제2 스테이지(ST(2))의 동작 방법은 하나의 실시 예임에 주의하여야 한다. 즉, 제1 클럭 단자(CLK1)에 반전 클럭 신호(CLKB)가 입력되고, 제2 클럭 단자(CLK2)에 클럭 신호(CLK)가 입력되며, 스타트 단자(START)에 전단 캐리신호가 입력되는 제k 스테이지(ST(k))의 동작 방법은 도 6a 내지 도 6k을 결부하여 설명한 제2 스테이지(ST(2))의 동작 방법과 같다. 따라서, 제1 클럭 단자(CLK1)에 반전 클럭 신호(CLKB)가 입력되고, 제2 클럭 단자(CLK2)에 클럭 신호(CLK)가 입력되며, 스타트 단자(START)에 전단 캐리신호가 입력되는 제k 스테이지(ST(k))는 전단 캐리신호와 동일한 파형을 갖고, 위상이 소정의 기간만큼 지연된 제k 출력 신호(GOUT(k))를 출력한다.
도 7은 제3 스테이지의 입력 신호들과 출력 신호의 일 예를 보여주는 파형도이다. 도 7에는 제3 스테이지(ST(3))의 입력 신호들로서 스타트 단자(START)로 입력되는 전단 캐리신호인 제2 스테이지(ST(2))의 출력 신호(GOUT(2)), 제1 클럭 단자(CLK1)로 입력되는 클럭 신호(CLK), 및 제2 클럭 단자(CLK2)로 입력되는 반전 클럭 신호(CLKB)가 나타나 있다. 즉, 제1 스테이지(ST(1))와 제3 스테이지(ST(3))의 제1 클럭 단자(CLK1)에는 클럭 신호(CLK)가 입력되고 제2 클럭 단자(CLK2)에는 반전 클럭 신호(CLKB)가 입력됨에 반해, 제2 스테이지(ST(2))의 제1 클럭 단자(CLK1)에는 반전 클럭 신호(CLKB)가 입력되고 제2 클럭 단자(CLK2)에는 클럭 신호(CLK)가 입력되는 것에 주의하여야 한다.
또한, 도 7에는 후단 Q 노드 전압 입력단자(Q_NEXT)로 입력되는 제4 스테이지(ST(4))의 Q 노드 전압(Q(4)), 후단 QB 노드 전압 입력단자(QB_NEXT)로 입력되는 제4 스테이지(ST(4))의 QB 노드 전압(QB(4))이 나타나 있다. 또한, 도 7에는 제3 스테이지(ST(3))의 출력 신호들로서 Q 노드 전압 출력단자(Q_OUT)로 출력되는 제3 스테이지(ST(3)) Q 노드 전압(Q(3)), QB 노드 전압 출력단자(QB_OUT)로 출력되는 제3 스테이지(ST(3))의 QB 노드 전압(QB(3)), 및 제3 스테이지(ST(3))의 출력단자(OUT)로 출력되는 제3 출력 신호(GOUT(3))가 나타나 있다.
스테이지들(ST(1)~ST(n)) 각각은 스타트 단자(START)를 통해 입력되는 스타트 신호(VST) 또는 전단 캐리신호와 동일한 파형을 가지나 위상은 소정의 기간만큼 지연되는 출력 신호를 출력단자(OUT)를 통해 출력한다. 제3 스테이지(ST(3))는 스타트 단자(START)를 통해 입력되는 전단 캐리신호인 제2 출력 신호(GOUT(2))와 동일한 파형을 가지나 위상은 1 수평 기간(1H)만큼 지연된 제3 출력 신호(GOUT(3))를 출력단자(OUT)를 통해 출력한다. 도 7에서 제2 내지 제12 기간(t2~t12) 각각은 1 수평 기간(1H)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다.
클럭 신호(CLK)는 소정의 기간을 주기로 발생하고, 반전 클럭 신호(CLKB)는 클럭 신호(CLK)를 반전시킨 신호이므로, 클럭 신호(CLK)와 동일한 주기로 발생한다. 그러므로, 도 7과 같이 클럭 신호(CLK)가 제1 로직 레벨 전압으로 발생하는 경우, 반전 클럭 신호(CLKB)는 제2 로직 레벨 전압으로 발생한다. 또한, 클럭 신호(CLK)가 제2 로직 레벨 전압으로 발생하는 경우, 반전 클럭 신호(CLKB)는 제1 로직 레벨 전압으로 발생한다. 도 7에서 제1 로직 레벨 전압은 게이트 하이 전압(VGH)이고, 제2 로직 레벨 전압은 게이트 로우 전압(VGL)인 것을 중심으로 설명하였다.
제4 스테이지(ST(4))의 Q 노드 전압(Q(4))은 제3 스테이지(ST(3))의 Q 노드 전압(Q(3))보다 소정의 기간만큼 위상이 지연되어 발생한다. 제4 스테이지(ST(4))의 QB 노드 전압(QB(4))은 제3 스테이지(ST(3))의 QB 노드 전압(QB(3))보다 소정의 기간만큼 위상이 지연되어 발생한다. 도 7에서, 소정의 기간은 1 수평기간으로 구현된 것을 중심으로 설명하였다.
한편, 제2 내지 제12 기간(t2~t12) 동안 제3 스테이지(ST(3))의 동작 방법은 도 6a 내지 도 6k를 결부하여 설명한 제1 내지 제11 기간(t1~t11) 동안 제2 스테이지(ST(2))의 동작 방법과 같다. 따라서, 제3 스테이지(ST(3))의 Q 노드 전압(Q(3)), 제3 스테이지(ST(3))의 QB 노드 전압(QB(3)), 제4 스테이지(ST(4))의 Q 노드 전압(Q(4)), 제4 스테이지(ST(4))의 QB 노드 전압(QB(4)), 및 제3 스테이지(ST(3))의 제3 출력 신호(GOUT(3))에 대한 설명도 도 6a 내지 도 6k를 결부하여 설명한 바와 같다. 다만, 제2 스테이지(ST(2))의 스타트 단자(START)에는 제1 출력 신호(GOUT(1))가 입력되고, 제1 클럭 단자(CLK1)에는 반전 클럭 신호(CLKB)가 입력되며, 제2 클럭 단자(CLK2)에는 클럭 신호(CLK)가 입력되고, 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제3 스테이지(ST(3))의 Q 노드 전압(Q(3))이 입력되며, 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제3 스테이지(ST(3))의 QB 노드 전압(Q(3))이 입력된다. 하지만, 제3 스테이지(ST(3))의 스타트 단자(START)에는 제2 출력 신호(GOUT2)가 입력되고, 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되며, 제2 클럭 단자(CLK2)에 반전 클럭 신호(CLKB)가 입력되고, 후단 Q 노드 전압 입력단자(Q_NEXT)에는 제4 스테이지(ST(4))의 Q 노드 전압(Q(4))이 입력되며, 후단 QB 노드 전압 입력단자(QB_NEXT)에는 제4 스테이지(ST(4))의 QB 노드 전압(Q(4))이 입력되는 것에 주의하여야 한다.
결국, 제3 스테이지(ST(3))는 전단 캐리신호와 동일한 파형을 갖고, 위상이 소정의 기간만큼 지연된 제3 출력 신호(GOUT(3))를 출력한다. 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되고, 제2 클럭 단자(CLK2)에 반전 클럭 신호(CLKB)가 입력되며, 스타트 단자(START)에 전단 캐리신호가 입력되는 제k 스테이지(ST(k))의 동작 방법은 도 7을 결부하여 설명한 제3 스테이지(ST(3))의 동작 방법과 같다. 따라서, 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되고, 제2 클럭 단자(CLK2)에 반전 클럭 신호(CLKB)가 입력되며, 스타트 단자(START)에 전단 캐리신호가 입력되는 제k 스테이지(ST(k))는 전단 캐리신호와 동일한 파형을 갖고, 위상이 소정의 기간만큼 지연된 제k 출력 신호(GOUT(k))를 출력한다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 쉬프트 레지스터는 제1 내지 제n 스테이지들(ST(1)~ST(n))을 포함하는데, 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되고 제2 클럭 단자(CLK2)에 반전 클럭 신호(CLKB)가 입력되며 스타트 단자(START)에 스타트 신호(VST)가 입력되는 제1 스테이지(ST(1))는 도 3과 도 4a 내지 도 4j를 결부하여 설명한 바와 같이 동작한다. 제1 클럭 단자(CLK1)에 반전 클럭 신호(CLKB)가 입력되고 제2 클럭 단자(CLK2)에 클럭 신호(CLK)가 입력되며 스타트 단자(START)에 전단 캐리신호가 입력되는 제k 스테이지(ST(k))는 도 5와 도 6a 내지 도 6k를 결부하여 설명한 바와 같이 동작한다. 마지막으로, 제1 클럭 단자(CLK1)에 클럭 신호(CLK)가 입력되고 제2 클럭 단자(CLK2)에 반전 클럭 신호(CLKB)가 입력되며 스타트 단자(START)에 전단 캐리신호가 입력되는 제k 스테이지(ST(k))는 도 7을 결부하여 설명한 바와 같이 동작한다.
도 8은 본 발명의 제2 실시 예에 따른 제k 스테이지의 회로 구성의 일 예를 보여주는 회로도이다. 도 8을 참조하면, 본 발명의 제2 실시 예에 따른 제k 스테이지(ST(k))의 Q 노드(Q)의 충방전을 제어하는 Q 노드 충방전부(10), QB 노드(QB)의 방전을 제어하는 QB 노드 방전부(20), QB 노드(QB)의 충전을 제어하는 QB 노드 충전부(30), Q 노드(Q)의 전압 부스트(boost)를 제어하는 Q 노드 부스트 제어부(40), 및 Q 노드(Q)와 QB 노드(QB)의 전압에 따라 출력 단자(OUT)에 접속된 출력 노드(NO)를 고전위 전압으로 충전하거나 저전위 전압으로 방전시키는 출력부(50)를 포함한다.
본 발명의 제2 실시 예에 따른 제k 스테이지(ST(k))의 Q 노드 충방전부(10), QB 노드 방전부(20), Q 노드 부스트 제어부(40), 및 출력부(50)는 도 2를 결부하여 설명한 본 발명의 제1 실시 예와 실질적으로 동일하게 구현될 수 있으므로, 이에 대한 설명은 생략하기로 한다. 다만, 본 발명의 제2 실시 예에 따른 제k 스테이지(ST(k))의 QB 노드 충전부(30)는 본 발명의 제1 실시 예와 다르게 구현되며, 이하에서 이에 대하여 상세히 설명한다.
도 8을 참조하면, QB 노드 충전부(30)는 고전위 전압 입력단자(VDDT)를 통해 입력되는 고전위 전압(VDD)에 응답하여 QB 노드(QB)를 고전위 전압(VDD)으로 충전한다. 이를 위해, QB 노드 충전부(30)는 고전위 전압(VDD)에 응답하여 QB 노드(QB)를 고전위 전압 입력단자(VDDT)에 접속시키는 제5 TFT(T5)를 포함한다. 제5 TFT(T5)는 고전위 전압(VDD)에 응답하여 QB 노드(QB)를 고전위 전압으로 충전한다. 제5 TFT(T5)의 게이트 전극과 드레인 전극은 고전위 전압 입력단자(VDDT)에 접속되고, 소스 전극은 QB 노드(QB)에 접속된다.
한편, 본 발명의 제2 실시 예에 따른 제k 스테이지(ST(k))는 본 발명의 제1 실시 예에 따른 제k 스테이지(ST(k))와 실질적으로 동일하게 동작되므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 9는 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 9를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동회로, 게이트 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.
본 발명의 실시예에 따른 표시장치는 게이트 펄스(또는 스캔 펄스)를 게이트 라인(또는 스캔 라인)들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 디지털 비디오 데이터를 기입하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전계 방출 표시장치(Field Emission Display, FED), 전기영동 표시장치(Electrophoresis, EPD) 중에 어느 하나로 구현될 수 있다. 본 발명은 아래의 실시예에서 표시장치가 유기발광다이오드 표시장치로 구현된 것을 중심으로 예시하였지만, 본 발명의 표시장치는 유기발광다이오드 표시장치에 한정되지 않는 것에 주의하여야 한다.
표시패널(10)에는 데이터 라인들과 적어도 하나 이상의 스위칭 신호라인 군이 형성된다. 하나의 스위칭 신호라인 군은 제1 내지 제n 스위칭 신호 라인들을 포함한다. 표시패널(10)은 매트릭스 형태로 화소들이 배치된 화소 어레이가 형성된다. 표시패널(10)의 화소들 각각은 적어도 하나 이상의 스위칭 TFT(thin film transistor), 구동 TFT, 유기발광다이오드 소자, 및 적어도 하나 이상의 캐패시터를 포함한다. 화소들 각각은 스위칭 TFT와 구동 TFT를 이용하여 유기발광다이오드 소자에 흐르는 전류를 제어하여 화상을 표시한다. 표시패널(10)은 화소 구조에 따라 배면발광(Bottom emission), 및 전면발광(Top emission) 등의 형태로 화상을 표시할 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터(DATA)를 입력 받는다. 소스 드라이브 IC(12)들 각각은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터(DATA)를 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 게이트 펄스에 동기되도록 표시패널(10)의 데이터 라인들에 공급한다. 소스 드라이브 IC(12)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인들에 접속될 수 있다.
게이트 구동회로는 레벨 쉬프터(13)와 적어도 하나 이상의 쉬프트 레지스터(14)를 포함한다. 레벨 쉬프터(13)는 타이밍 콘트롤러(11)로부터 입력되는 클럭 신호들(CLK, CLKB)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 제1 로직 레벨 전압과 제2 로직 레벨 전압으로 레벨 쉬프팅한다. 레벨 쉬프트된 클럭들(CLK, CLKB)은 적어도 하나 이상의 쉬프트 레지스터(14)로 입력된다. 쉬프트 레지스터(14)는 표시패널(10)의 하나의 스위칭 신호라인 군에 연결되어 스위칭 제어 신호를 순차적으로 출력한다. 즉, 쉬프트 레지스터(14)는 제1 내지 제n 신호 라인들에 스위칭 제어신호를 순차적으로 출력한다. 또한, 예를 들어, 유기발광다이오드 표시장치의 화소들 각각이 제1 내지 제3 스위칭 TFT들을 포함하는 경우, 게이트 구동회로는 제1 스위칭 TFT를 제어하기 위해 제1 스위칭 제어 신호를 제1 스위칭 신호라인 군에 공급하는 제1 쉬프트 레지스터, 제2 스위칭 TFT를 제어하기 위해 제2 스위칭 제어 신호를 제2 스위칭 신호라인 군에 공급하는 제2 쉬프트 레지스터, 및 제3 스위칭 TFT를 제어하기 위해 제3 스위칭 제어 신호를 제3 스위칭 신호라인 군에 공급하는 제3 쉬프트 레지스터를 포함할 수 있다.
본 발명의 실시 예에 따른 쉬프트 레지스터(14)는 두 개의 클럭 신호들을 이용하여 스타트 신호와 동일한 파형의 스위칭 제어 신호를 순차적으로 출력하므로, 복수의 쉬프트 레지스터들 각각에 입력되는 스타트 신호의 파형만을 다르게 하는 경우, 복수의 쉬프트 레지스터들은 서로 다른 파형의 복수의 스위칭 제어 신호들을 출력할 수 있다. 그 결과, 본 발명은 쉬프트 레지스터의 회로 설계 면적을 크게 줄일 수 있으므로, 표시장치의 베젤 영역을 줄일 수 있는 장점이 있다.
쉬프트 레지스터(14)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부 기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(13)는 인쇄회로보드(Printed Circuit Board)(15) 상에 실장된다. 쉬프트 레지스터(14)에 대하여는 도 1 내지 도 7을 결부하여 이미 앞에서 상세히 설명하였다.
타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(DATA)를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(12)들로 전송한다. 또한, 타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC(12)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 스타트 전압(VST)과 클럭 신호들(CLK, CLKB) 등을 포함한다. 스타트 전압(VST)은 쉬프트 레지스터(14)에 입력되어 쉬프트 레지스터(14)의 쉬프트 스타트 타이밍을 제어한다. 클럭 신호들(CLK, CLKB)은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(14)에 입력되어 쉬프트 레지스터(14)의 스테이지들 각각을 제어한다.
데이터 타이밍 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 극성(Polarity) 제어신호, 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC(12)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(12)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC(12)들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC(12)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 쉬프트 레지스터는 두 개의 클럭 신호들을 이용하여 스타트 신호와 동일한 파형의 신호를 순차적으로 출력한다. 그 결과, 본 발명은 복수의 쉬프트 레지스터들 각각에 입력되는 스타트 신호의 파형만을 다르게 하는 경우, 복수의 쉬프트 레지스터들은 서로 다른 파형의 복수의 스위칭 제어 신호들을 출력할 수 있다. 이로 인해, 본 발명은 회로 설계 면적을 크게 줄일 수 있으므로, 표시장치의 베젤 영역을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 타이밍 콘트롤러
12: 소스 드라이브 IC 13: 레벨 쉬프터
14: 쉬프트 레지스터 15: 인쇄회로보드
10: Q 노드 전압 충방전부 20: QB 노드 전압 방전부
30: QB 노드 전압 충전부 40: Q 노드 부스트 제어부
50: 출력부

Claims (20)

  1. 순차적으로 출력을 발생하는 복수 개의 스테이지들을 구비하고,
    상기 스테이지들 각각은,
    스타트 신호 또는 전단 캐리신호가 입력되는 스타트 단자, 클럭 신호와 상기 클럭 신호를 반전시킨 반전 클럭 신호가 입력되는 제1 클럭 단자와 제2 클럭 단자, 및 상기 스타트 단자에 입력된 상기 스타트 신호 또는 상기 전단 캐리신호와 동일한 파형의 신호를 출력하는 출력단자를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 스테이지들 각각은,
    상기 제1 클럭 단자를 통해 입력되는 상기 클럭 신호 또는 상기 반전 클럭 신호에 응답하여 Q 노드를 상기 스타트 단자를 통해 입력되는 상기 스타트 신호 또는 상기 전단 캐리신호로 충방전하는 Q 노드 충방전부;
    상기 제1 클럭 단자를 통해 입력되는 상기 클럭 신호 또는 상기 반전 클럭 신호와 상기 스타트 단자를 통해 입력되는 상기 스타트 신호 또는 상기 전단 캐리신호에 응답하여 상기 QB 노드를 저전위 전압으로 방전하는 QB 노드 방전부;
    상기 QB 노드를 고전위 전압으로 충전하는 QB 노드 충전부; 및
    상기 Q 노드의 전압에 응답하여 상기 고전위 전압을 상기 출력단자로 출력하고, 상기 QB 노드의 전압에 응답하여 상기 저전위 전압을 상기 출력단자로 출력하는 출력부를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 Q 노드 충방전부는,
    상기 클럭 신호 또는 상기 반전 클럭 신호의 제1 로직 레벨 전압에 응답하여 상기 Q 노드를 상기 스타트 단자에 접속시키는 제1 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 QB 노드 방전부는,
    상기 클럭 신호 또는 상기 반전 클럭 신호의 상기 제1 로직 레벨 전압에 응답하여, 제1 노드를 상기 스타트 단자에 접속시키는 제2 TFT; 및
    상기 제1 노드의 제1 로직 레벨 전압에 응답하여 상기 QB 노드를 상기 저전위 전압으로 방전하는 제3 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 QB 노드 방전부는,
    상기 Q 노드의 제1 로직 레벨 전압에 응답하여 상기 QB 노드를 상기 저전위 전압으로 방전하는 제4 TFT를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 QB 노드 충전부는,
    상기 고전위 전압에 응답하여 상기 QB 노드에 상기 고전위 전압을 공급하는 제5 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 5 항에 있어서,
    상기 QB 노드 충전부는,
    상기 고전위 전압에 응답하여 상기 제2 노드에 상기 고전위 전압을 공급하는 제5 TFT;
    상기 제2 노드의 고전위 전압에 응답하여 상기 QB 노드를 상기 고전위 전압으로 충전하는 제6 TFT; 및
    상기 Q 노드의 제1 로직 레벨 전압에 응답하여 상기 제2 노드를 상기 저전위 전압으로 방전하는 제7 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 출력부는,
    상기 Q 노드의 제1 로직 레벨 전압에 응답하여 상기 출력단자에 접속된 출력 노드를 상기 고전위 전압으로 충전하는 풀-업 TFT; 및
    상기 QB 노드의 고전위 전압에 응답하여 상기 출력 노드를 상기 저전위 전압으로 방전하는 풀-다운 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 출력부는,
    상기 Q 노드와 상기 출력 노드 사이에 접속된 제1 캐패시터를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 2 항에 있어서,
    상기 스테이지들 각각은,
    상기 제2 클럭 단자를 통해 입력되는 상기 클럭 신호 또는 상기 반전 클럭 신호와 후단 Q 노드 전압 입력단자를 통해 입력되는 후단 스테이지의 Q 노드의 전압에 응답하여 제3 노드를 제1 로직 레벨 전압으로 충전하고, 후단 QB 노드 전압 입력단자를 통해 입력되는 상기 후단 스테이지의 QB 노드의 전압에 응답하여 상기 제3 노드를 상기 저전위 전압으로 방전하는 Q 노드 부스트 제어부를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 Q 노드 부스트 제어부는,
    상기 클럭 신호 또는 상기 반전 클럭 신호의 제1 로직 레벨 전압과 상기 후단 스테이지의 Q 노드의 제1 로직 레벨 전압에 응답하여 상기 제3 노드를 상기 제2 클럭 단자에 접속시키는 제8 TFT와 제9 TFT;
    상기 후단 스테이지의 QB 노드의 고전위 전압에 응답하여 상기 제3 노드를 상기 저전위 전압으로 방전하는 제10 TFT; 및
    상기 Q 노드와 상기 제3 노드 사이에 접속된 제2 캐패시터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 10 항에 있어서,
    상기 제1 클럭 단자에 상기 클럭 신호가 입력되는 경우, 상기 제2 클럭 단자에 상기 반전 클럭 신호가 입력되고,
    상기 제1 클럭 단자에 상기 반전 클럭 신호가 입력되는 경우, 상기 제2 클럭 단자에 상기 클럭 신호가 입력되는 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 10 항에 있어서,
    제k(1≤k≤n, k는 2 이상의 자연수, n은 스테이지들의 개수) 스테이지의 상기 제1 클럭 단자에 상기 클럭 신호가 입력되고 상기 제2 클럭 단자에 상기 반전 클럭 신호가 입력되는 경우, 제k+1 스테이지의 상기 제1 클럭 단자에 상기 반전 클럭 신호가 입력되고 상기 제2 클럭 단자에 상기 클럭 신호가 입력되는 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 1 항에 있어서,
    제k(1≤k≤n, k는 2 이상의 자연수, n은 스테이지들의 개수) 스테이지의 상기 스타트 단자에 상기 스타트 신호가 입력되는 경우 상기 출력단자는 상기 스타트 신호와 동일한 위상을 갖는 신호를 출력하고,
    상기 제k 스테이지의 상기 스타트 단자에 상기 전단 캐리신호가 입력되는 경우 상기 출력단자는 상기 전단 캐리신호보다 위상이 지연된 신호를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
  15. 데이터 라인들과 적어도 하나 이상의 스위칭 신호 라인군을 포함하는 표시패널;
    입력되는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동회로; 및
    상기 적어도 하나 이상의 스위칭 신호 라인군에 스위칭 제어 신호를 순차적으로 출력하는 하나 이상의 쉬프트 레지스터를 포함한 게이트 구동회로를 구비하고,
    상기 쉬프트 레지스터는 순차적으로 출력을 발생하는 복수 개의 스테이지들을 구비하고,
    상기 스테이지들 각각은 스타트 신호 또는 전단 캐리신호가 입력되는 스타트 단자, 클럭 신호와 상기 클럭 신호를 반전시킨 반전 클럭 신호가 입력되는 제1 클럭 단자와 제2 클럭 단자, 및 상기 스타트 단자에 입력된 상기 스타트 신호 또는 상기 전단 캐리신호와 동일한 파형의 신호를 출력하는 출력단자를 포함하는 것을 특징으로 하는 표시장치.
  16. 제 15 항에 있어서,
    상기 스테이지들 각각은,
    상기 제1 클럭 단자를 통해 입력되는 상기 클럭 신호 또는 상기 반전 클럭 신호에 응답하여 Q 노드를 상기 스타트 단자를 통해 입력되는 상기 스타트 신호 또는 상기 전단 캐리신호로 충방전하는 Q 노드 충방전부;
    상기 제1 클럭 단자를 통해 입력되는 상기 클럭 신호 또는 상기 반전 클럭 신호와 상기 스타트 단자를 통해 입력되는 상기 스타트 신호 또는 상기 전단 캐리신호에 응답하여 상기 QB 노드를 저전위 전압으로 방전하는 QB 노드 방전부;
    상기 QB 노드를 고전위 전압으로 충전하는 QB 노드 충전부; 및
    상기 Q 노드의 전압에 응답하여 상기 고전위 전압을 상기 출력단자로 출력하고, 상기 QB 노드의 전압에 응답하여 상기 저전위 전압을 상기 출력단자로 출력하는 출력부를 더 포함하는 것을 특징으로 하는 표시장치.
  17. 제 16 항에 있어서,
    상기 스테이지들 각각은,
    상기 제2 클럭 단자를 통해 입력되는 상기 클럭 신호 또는 상기 반전 클럭 신호와 후단 Q 노드 전압 입력단자를 통해 입력되는 후단 스테이지의 Q 노드의 전압에 응답하여 제3 노드를 제1 로직 레벨 전압으로 충전하고, 후단 QB 노드 전압 입력단자를 통해 입력되는 상기 후단 스테이지의 QB 노드의 전압에 응답하여 상기 제3 노드를 상기 저전위 전압으로 방전하는 Q 노드 부스트 제어부를 더 포함하는 것을 특징으로 하는 표시장치.
  18. 제 17 항에 있어서,
    상기 제1 클럭 단자에 상기 클럭 신호가 입력되는 경우, 상기 제2 클럭 단자에 상기 반전 클럭 신호가 입력되고,
    상기 제1 클럭 단자에 상기 반전 클럭 신호가 입력되는 경우, 상기 제2 클럭 단자에 상기 클럭 신호가 입력되는 것을 특징으로 하는 표시장치.
  19. 제 17 항에 있어서,
    제k(1≤k≤n, k는 2 이상의 자연수, n은 스테이지들의 개수) 스테이지의 상기 제1 클럭 단자에 상기 클럭 신호가 입력되고 상기 제2 클럭 단자에 상기 반전 클럭 신호가 입력되는 경우, 제k+1 스테이지의 상기 제1 클럭 단자에 상기 반전 클럭 신호가 입력되고 상기 제2 클럭 단자에 상기 클럭 신호가 입력되는 것을 특징으로 하는 표시장치.
  20. 제 15 항에 있어서,
    제k(1≤k≤n, k는 2 이상의 자연수, n은 스테이지들의 개수) 스테이지의 상기 스타트 단자에 상기 스타트 신호가 입력되는 경우 상기 출력단자는 상기 스타트 신호와 동일한 위상을 갖는 신호를 출력하고,
    상기 제k 스테이지의 상기 스타트 단자에 상기 전단 캐리신호가 입력되는 경우 상기 출력단자는 상기 전단 캐리신호보다 위상이 지연된 신호를 출력하는 것을 특징으로 하는 표시장치.
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