CN106575649A - 以其他方式用于填充单元、抽头单元、解耦电容器单元、刻线和/或虚设填充的区域中的ic测试结构和/或e‑波束目标焊盘的伺机放置，以及包含相同结构的产品ic芯片 - Google Patents

以其他方式用于填充单元、抽头单元、解耦电容器单元、刻线和/或虚设填充的区域中的ic测试结构和/或e‑波束目标焊盘的伺机放置，以及包含相同结构的产品ic芯片 Download PDF

Info

Publication number
CN106575649A
CN106575649A CN201580043425.3A CN201580043425A CN106575649A CN 106575649 A CN106575649 A CN 106575649A CN 201580043425 A CN201580043425 A CN 201580043425A CN 106575649 A CN106575649 A CN 106575649A
Authority
CN
China
Prior art keywords
pad
unit
test
target
manufacture processes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580043425.3A
Other languages
English (en)
Inventor
I·德
D·J·齐普利克卡斯
S·莱姆
J·黑格
V·V·罗夫纳
C·黑斯
T·W·布罗泽克
A·J·斯特罗瓦斯
K·董
J·K·基巴里安
S·F·李
K·W·迈克尔斯
M·A·斯特罗瓦斯
C·奥沙利文
M·贾殷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Flir Technology Co Ltd
PDF Solutions Inc
Original Assignee
Flir Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flir Technology Co Ltd filed Critical Flir Technology Co Ltd
Publication of CN106575649A publication Critical patent/CN106575649A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

产品IC/晶片包括伺机放置于填充单元位置中、抽头单元内、解耦电容器(decap)单元内、刻线区域内和/或虚设填充区域内的附加诊断、测试或监视结构。改进的制造过程将来自(诸)此类结构的数据用于晶片布置决定、重做决定、过程控制、生产学习或故障诊断。

Description

以其他方式用于填充单元、抽头单元、解耦电容器单元、刻线 和/或虚设填充的区域中的IC测试结构和/或E-波束目标焊盘 的伺机放置，以及包含相同结构的产品IC芯片
相关申请的交叉引用
本申请要求2014年6月12日提交的美国专利申请S/N 14,303,578的优先权，其中’578申请是2013年2月25日提交的美国专利申请S/N 14/190,040的部分继续申请，该美国专利申请S/N 14/190,040是2013年9月27日提交的美国专利申请S/N 14/038,799的部分继续申请；本申请还要求2014年6月12日提交的临时美国专利申请S/N 62/011,161的优先权，以上所有申请通过援引纳入于本文中。
发明领域
本发明涉及半导体集成电路领域，以及涉及用于制造和测试此类电路的方法。
发明背景
在产品晶片上放置“测试结构”(本文中定义为不要求电路功能，但是设计成、旨在或用于监视或评估制造过程或部分或完整制造的所得物的晶片/芯片的任何图案)在过去十年间变得常见。传统上，此类测试结构位于有源管芯之间的刻线区域中。参见，例如，Hess、Christopher等所著“Scribe characterization vehicle test chip for ultrafast product wafer yield monitoring(用于超快速产品晶片生产监视的刻线特征车辆测试芯片)”，微电子测试结构IEEE国际会议，2006。
F.Duan等人的美国专利7,223,616 B2(“Test Structures in Unused Areas ofSemiconductor Integrated Circuits and Methods for Designing the Same(半导体集成电路的未使用区域中的测试结构和用于设计相同结构的方法)”)描述了将互相连接的、有源测试单元放置在测试和产品晶片的探测焊盘下。
S.Jansen等人的美国专利7,679,083 B2(“Semiconductor integrated teststructures for electron beam inspection of semiconductor wafers(用于半导体晶片的电子束检查的半导体集成测试结构)”)描述了将测试结构放置在产品IC的大的、预先指定的区域内。
虽然将测试结构定位在产品晶片上的这些和其他已知技术产生了有用的结果，但是它们仍然不够理想。具体而言，产品晶片的刻线中的可用区域极为有限，且仅能够容适特定类型的测试结构。附加地，刻线内和探测焊盘下方法二者都遭受测试结构远离最重要的有源电路***区域的事实的不利影响，并由此不太可能准确地表示有源电路***的处理环境。虽然’083专利能够潜在地减轻该问题，但是其是以要求以其他方式消耗珍贵有源管芯区域的大的专用测试区域(参见’083专利，图5，区域44-45)的不可接受的成本来完成这一点的。
发明内容
本发明公开了用于在牺牲较少或不牺牲有源管芯区域的情况下改进产品IC上的测试结构覆盖的多种技术。
根据本发明的一方面“填充单元”(定义为出于避免/缓解布线拥塞和/或均衡单元密度的目的而放置在有源电路***区域内的非功能性单元)用不要求附加区域或互连的自包含测试结构来代替。现代、标准单元布局一般使用此类填充单元来缓解布线拥塞。参见，例如，Cong,J.等人所著“Optimizing routability in large-scale mixed-sizeplacement(大规模混合大小放置中的优化布线性)”，ASP-DAC，2013；以及Menezes,C.等人所著“Design of regular layouts to improve predictability(用以改进可预言性的常规布局设计)”第6届器件、电路和***IEEE国际加勒比会议论文集，2006。尽管C.Mayor等人的PCT申请WO 2009/090516A1(“Monitor Cell and Monitor Cell Placement Method(监视单元和监视单元放置方法)”)提出了用“监视单元”代替填充单元的想法(参见图5，步骤540)，但是所提议的监视单元太大以至于不能适合于填充单元空间中，并且更为重要的是，其要求附加的互连以供集成到扫描链中。适合与本发明联用的启用测试的填充(Fill)单元的示例在’163临时申请中，以及在本申请的图11-32中公开。
根据本发明的另一方面，解耦电容器(解耦电容)单元被修改以纳入一个或多个自包含测试结构。使用此类解耦电容器单元在本领域中是公知的。参见，例如，X.Meng等人所著“Novel Decoupling Capacitor Designs for sub-90nm CMOS Technology(用于亚90nmCMOS技术的新颖解耦电容器设计)”，第7届质量电子设计IEEE国际讨论会论文集，2006。
根据本发明的另一方面，良好抽头(抽头)单元被修改以纳入一个或多个自包含测试结构。使用此类抽头单元在本领域中是公知的。参见，例如，美国专利No.6,388,315(“Tapconnections for circuits with leakage suppression capability(用于具有泄漏抑制能力的电路的抽头连接)”)，其通过援引纳入本文中；Jungeblut,T.等人，2010年所著的“Amodular design flow for very large design space exploration(用于非常大的设计空间探索的模块化设计流程)”，在图4处(“-增加良好抽头单元”)。此类启用测试的抽头单元的示例在’163临时申请中公开。
根据本发明的还有另一方面“虚设填充”区域(参见，美国专利7,137,092B2，其通过援引纳入本文中)被使用测试结构图案来填充。
美国专利No.7,217,579(“Voltage contrast test structure(电压对比测试结构)”)和7,679,083(“Semiconductor integrated test structures for electron beaminspection of semiconductor wafers(用于半导体晶片的电子波束检查的半导体集成测试机构)”)(这二者都通过援引纳入于本文中)公开了在半导体晶片的刻线区使用电压对比测试结构。本发明的另一方面涉及将刻线区域用于附加测试结构***。此类刻线区域可以有益地被用来实现测试结构，该测试结构的使用在产品的有源管芯区域内是不被鼓励或被禁止的，这是因为实际性能问题或者与现有DRC(设计规则检查)流程兼容的要求。此类不被鼓励/被禁止的测试结构的示例包括涉及(诸)有意层间未对准、子设计规则或金丝雀(canary)结构的结构，或者密度或图案与有源管芯区域中的要求不兼容的结构。参见，例如，放弃的美国专利申请No.2009-0102501A1(“Test structures for e-beam testing ofsystematic and random defects in integrated circuits(用于集成电路中的***和随机缺陷的e-波束测试的测试结构)”)，其通过援引被纳入于此，例如，其有关e-波束可兼容金丝雀测试结构。在本发明的特定方面，创造性产品IC晶片的管芯间刻线区域整体或大部分被使用电压对比测试结构来填充，该电压对比测试结构在有源管芯区域内的使用将是不被鼓励的或被禁止的。
本发明的另一方面涉及将测试焊盘(一种类型的“测试机构”，如上文中所定义的)伺机***到上文所提及的虚设填充、填充单元、解耦电容器单元和/或抽头单元位置中(和/或此类单元内)。此类测试焊盘优选地包括带电粒子(例如，e-波束)目标，优选地其大小在较小的尺寸，在给定技术节点的最小可解析特征大小的1倍到10倍的范围内，但是也可以包括微或毫微可探测接触焊盘。此类测试焊盘可以被放置在相关联的测试结构之上、毗邻于相关联的测试结构、连接到相同层上的非毗邻测试结构、或连接到(诸)较低层上的相关联测试结构。
本发明的其他方面涉及具有一个、两个、三个或四个上文提及的类型的伺机***的测试结构的IC和IC布局，其具有或不具有传统的刻线和焊盘下测试结构。本发明的还有进一步的方面涉及用于形成此类IC布局的CAD方法，涉及至少部分利用获取自创造性的、伺机***的测试结构的信息的制造过程，以及涉及藉此制造的IC。
相应地，一般来说，并且不旨在进行限定，本发明的特定方面涉及包括，例如以下部分的产品IC：至少10行、20行、30行或更多行的至少50个、75个、100个或更多邻接单元；其特征在于：每一行包括多个逻辑单元；并且至少一半、四分之三或更多行在填充单元、解耦电容器单元或抽头单元位置(和/或此类单元内)包括测试结构。此类产品IC可附加地包括在至少部分与行重叠的虚设填充区域中实现的多个虚设填充测试结构(包括但不限于测试焊盘)。此类虚设填充测试结构可以出现在任何图案化层上，以及尤其在一个或一个以上金属层上。
每个测试结构优选地是自包含的，藉此不要求使用布线区域以供片上连接。换言之，根据本发明的该自包含方面，用创造性的测试单元/结构来代替填充单元/解耦电容器单元/抽头单元应当不影响可用布线区域。在一些实施例中，此类自包含测试结构可以形成在多个、毗邻填充单元、解耦电容器单元、或抽头单元的引脚中，由此允许更大的和/或不规则形状的自包含测试结构。此类产品IC可包括配置用于e-波束测试的测试结构、配置用于SEM检查的测试结构、配置用于明场检查的测试结构、配置用于(通过微探针、毫微探帧或探针卡)探测接触的测试结构，或这些两者、三者或四者的任意组合。
同样，一般来说，并且不旨在进行限定，本发明的其他方面涉及包括例如以下部分的产品IC：包括至少20行、30行、40行或更多毗邻行的至少100个、150个、200个或更多个邻接单元的具有布线区域的毗连区域；其特征在于：每行包括占大多数(或占绝对多数，诸如60％、70％、或80％)的逻辑单元；以及该毗连区域还包括至少25个(或50个、100个、150个或更多)不规则分布的、自包含测试结构，每个测试结构被置于诸行中的一行中，被置于以其他方式适合用于逻辑单元、或填充单元、或抽头单元的位置中。在一些实施例中，至少一些测试结构是包括在解耦电容器单元内的。此类产品IC还可包括多个自包含、虚设填充测试结构，每个测试结构至少部分与该毗连区域重叠，但是不连接到任何逻辑单元(除了连接到公共电源网)。在一些实施例中，此类虚设填充测试结构可以占据一个以上互连层。在一些实施例中，至少一些该测试结构是金丝雀(canary)(即，子设计规则)测试结构，并且至少一些虚设填充测试结构是随机缺陷测试结构。在其他实施例中，测试结构可包括配置成测试，或评估***故障模式的DR遵循结构。并且也构想了包括这些的组合的实施例。
同样，一般来说，并且不旨在进行限定，本发明的其他方面涉及包括例如至少以下步骤的IC制造过程：使得IC晶片经历初始制造步骤；从伺机分布在该晶片的毗连逻辑部分内的至少5个(或10个、20个、40个或更多个)自包含测试结构获得测量；以及，至少部分基于从该测试结构获得的测量，选择性地使得该晶片经历附加的和/或经修改的制造步骤。在特定实施例中，获得测量可以涉及通过带电粒子(诸如，通过e-波束)来激励该测试结构，通过明场检查来检查该测试结构，通过SEM检查来检查该测试结构，或者通过探测电测量来接触该测试结构。在特定实施例中，选择性地使得该晶片经历附加制造步骤或物理故障分析可以涉及确定是否重做一个或多个初始制造步骤，或确定是否执行该附加制造步骤或丢弃该晶片。
同样，一般来说，并且不旨在限定，根据本发明的特定实施例的用于制作产品IC晶片的过程可解说性地包括至少以下步骤：获得初始产品晶片布局；使用计算机来分析该初始产品晶片布局以及标识用于测试结构***的伺机区域(例如，虚设填充单元、填充单元、抽头单元、解耦电容器单元)；使用该计算机来通过***多个测试结构来修改该初始产品晶片布局，这多个测试结构跨被标识用于测试结构***的伺机区域共同形成了至少一个分布式DOE；在计算机可读布局数据记录中存储制造经修改的产品晶片布局需要的信息，而非利用(诸)分布式DOE所需信息；在计算机可读测试数据记录中存储利用(诸)分布式DOE所需信息；以及从该布局数据记录向制造者提供信息从而基于经修改的产品晶片布局来实施晶片的制造。根据本发明的该方面和其他方面，此类布局修改可以在设计流程期间(即，在设计完毕之前)，或者在后续(诸)掩模数据处理(MDP)步骤期间，或在这二者期间进行。根据本发明的相关方面，用于制作IC产品芯片的方法可以解说性地包括至少以下步骤：接收第一产品IC晶片，该第一产品IC晶片包括具有嵌入式测试结构的多个产品IC管芯，这多个产品IC管芯共同形成至少一个分布式DOE；接收标识并启用(诸)分布式DOE中的至少一者的数据；利用该(诸)分布式DOE中的至少一者以获得关于该第一产品IC晶片的制造的信息；以及，将该第一产品IC晶片处理成多个IC产品芯片。此类方法可进一步包括至少以下附加步骤：接收与该第一产品IC晶片相同的第二产品IC晶片；利用该第二产品IC晶片上的(诸)分布式DOE中的至少一者来获得有关该第二产品晶片的制造的信息；以及将该第二产品IC晶片处理成多个IC产品芯片。根据本发明的这些方面，来自此类(诸)DOE和/或(诸)测试结构的数据可以用在晶片布置决定、重做决定、过程控制、生产学习或故障诊断中。
同样，一般来说，并且不旨在限定，根据本发明另一方面的产品IC晶片可至少包括以下：功能产品电路***区域，其具有分布在该功能产品电路***区域内的众多可实行e-波束的测试结构(或焊盘/目标)；以及，多个e-波束跳过区域，每个e-波束跳过区域允许e-波束扫描器跳过其总扫描长度(按扫描方向测量)的至少10％、15％或20％，而不错过实行任何测试结构(或焊盘/目标)的任何机会。此类产品IC晶片可优选地进一步包括至少：一个或多个空e-波束扫描轨，每个跨越功能产品电路***区域的整个宽度。
同样，一般来说，并且不旨在进行限定，本发明的另一方面涉及包括，例如至少以下部分的产品晶片：至少三乘三(或五乘五、十乘十、二十乘二十或五十乘五十等)产品管芯阵列，其具有分隔该产品管芯的刻线；该晶片的特征在于：每个产品管芯包括支持产品功能性的多个(大量)可操作(组合的和/或顺序的)逻辑单元；每个产品管芯包括多个启用测试的抽头单元，其中穿插有逻辑单元，其中每个启用测试的抽头单元包括自包含电压对比测试结构(具有或不具有e-波束测试焊盘)；以及，每个刻线区域包括多个电压对比测试结构(具有或不具有对应e-波束测试焊盘)。此类产品管芯可进一步包括：多个启用测试的解耦电容器单元，其中每个启用测试的解耦电容器单元包括自包含电压对比测试结构(具有或不具有对应的e-波束测试焊盘)；多个启用测试的填充单元，其中每个启用测试的填充单元包括自包含电压对比测试结构(具有或不具有对应e-波束测试焊盘)；和/或实现在该产品管芯的虚设填充区域中的多个自包含电压对比测试结构(具有或不具有对应e-波束测试焊盘)。在特定实施例中，刻线区域基本上用电压对比测试结构(包括e-波束目标焊盘)完全填充，以及包括在刻线区域中的一些或大多数测试结构可包括金丝雀(canary)结构，包括有意的层未对准，和/或包括有意违反过程设计规则。
同样，一般来说，并且不旨在进行限定，本发明的另一方面涉及包括，例如至少以下步骤的IC制造过程：使得产品IC晶片经历初始制造步骤；从至少40个(优选地，至少100个)自包含测试结构、不规则地分布在晶片的毗连逻辑部分内(即，包括功能产品逻辑的晶片的部分)的至少20个测试结构，以及位于晶片的刻线部分内的至少20个测试结构获得e-波束激励测量；以及至少部分基于从这些测试结构获得的测量，选择性地使得该晶片经历附加的制造步骤。在特定优选实施例中，获得测量包括选择性地以位于晶片的刻线区域中的e-波束目标焊盘为目标，而不连续扫描晶片的任何实质部分(通过，例如，采样单个像素值或少于10个像素值)。在特定的优选实施例中，获得测量包括选择性地以位于晶片的毗连逻辑部分内的e-波束目标焊盘为目标，而不连续扫描晶片的任何实质部分。在一些实施例中，选择性地使得经历可包括确定是否重做一个或多个初始制造步骤。以及在一些实施例中，选择性地经历可包括确定是否执行附加制造步骤。
本发明的特定实施例可包括位于产品晶片的刻线区域的电可探测测试结构，包括但不限于’652临时申请中描述的类型。此类电可探测测试结构可包括它们本身的探测焊盘，或可以与邻近的电压对比测试结构共享一个或多个焊盘，藉此允许单个焊盘起到探测焊盘和e-波束目标焊盘二者的作用。
在以下讨论中，(以下图11-85的)创造性单元被称为“单元”和“装置”二者。为了清楚和明确，申请人的意图在于，对于例如“图82单元”的引用被解释为意指“具有图82中描绘的拓扑设计的单元”，而类似的对于“图82装置”的引用在§112下被解释为覆盖“实现图82单元的逻辑功能(即，’驱动强度为1’的双输入、三态复用器’)并具有图82中描绘的结构的单元，或等效结构的单元”。
一般来说，并不旨在限定，本发明的附加方面涉及在至少500(或1000、1500等)个单元的毗连逻辑区域内包括以下部分的产品集成电路：(i)至少选定数目(例如，三个、四个、五个、六个、七个等)个不同功能单元，这些功能单元选择自包括以下单元的集合：图33A-B单元；图34A-B单元；图35A-B单元；图36A-B单元；图37A-B单元；图38A-B单元；图39A-B单元；图40A-B单元；图41A-B单元；图42A-B单元；图43A-B单元；图44A-B单元；图45单元；图46单元；图47单元；图48单元；图49单元；图50单元；图51单元；图52单元；图53单元；图54单元；图55单元；图56单元；图57单元；图58单元；图59单元；图60单元；图61单元；图62单元；图63单元；图64单元；图65单元；图66单元；图67单元；图68单元；图69单元；图70单元；图71单元；图72单元；图73单元；图74单元；图75单元；图76单元；图77单元；图78单元；图79单元；图80单元；图81单元；图82单元；图83A-B单元；图84单元；以及，图85单元；以及(ii)至少10个启用测试的单元，包括至少一个(或两个、三个、四个等)不同类型，其中至少10个启用测试的单元选自包括以下单元的集合：图11单元；图12单元；图13单元；图14单元；图15单元；图16单元；图17单元；图18单元；图19单元；图20单元；图21单元；图22单元；图23单元；图24单元；图25单元；图26单元；图27单元；图28单元；图29单元；图30单元；图31单元；以及图32单元。本发明的另一方面涉及用于通过例如实例化以及制造选自前述集合的至少选定数目个不同单元来制作此类IC的方法。
同样，一般来说，且并不旨在限定，本发明的附加方面涉及在至少200(或500、1000等)个装置的毗连逻辑区域内包括以下部分的产品集成电路：(i)至少选定数目(例如，2、3、4、5等)的不同“装置”(即，对应装置或§112“其等效”)，这些“装置”选择自包括以下装置的集合：图33A-B装置；图34A-B装置；图35A-B装置；图36A-B装置；图37A-B装置；图38A-B装置；图39A-B装置；图40A-B装置；图41A-B装置；图42A-B装置；图43A-B装置；图44A-B装置；图45装置；图46装置；图47装置；图48装置；图49装置；图50装置；图51装置；图52装置；图53装置；图54装置；图55装置；图56装置；图57装置；图58装置；图59装置；图60装置；图61装置；图62装置；图63装置；图64装置；图65装置；图66装置；图67装置；图68装置；图69装置；图70装置；图71装置；图72装置；图73装置；图74装置；图75装置；图76装置；图77装置；图78装置；图79装置；图80装置；图81装置；图82装置；图83A-B装置；图84装置；以及，图85装置；以及(ii)至少10个启用测试的“装置”，包括至少一个(或两个、三个、四个等)不同类型，其中至少10个启用测试的装置选自包括以下单元的集合：图11装置；图12装置；图13装置；图14装置；图15装置；图16装置；图17装置；图18装置；图19装置；图20装置；图21装置；图22装置；图23装置；图24装置；图25装置；图26装置；图27装置；图28装置；图29装置；图30装置；图31装置；以及，图32装置。本发明涉及用于通过例如实例化和制造选自前述集合的至少选定数目个不同装置来制作此类IC的方法。本发明的进一步的方面涉及包括至少选定数目(例如，1个、2个、3个、4个)个上文定义的类型的IC，以及其他任选组件(诸如，(诸)可再充电电源)的(固定或便携式)电子***。以及，本发明的还有进一步方面涉及用于通过例如实例化至少选定数目个上文引用的“单元”和/或“装置”来制作此类IC的方法。
虽然示例性逻辑和启用测试的单元(图11-85)已经避免了使用锥形器件以避免与此类器件相关联的参数变化问题和功能产能损失损耗问题，本领域技术人员将立即领会，这些单元的等价替换性版本可以采用锥形器件，并且此类替换性锥形版本在本发明的范围之内的。
本发明的另一方面涉及使用带电粒子列(电子或离子)的使用，其主要的功能在于在半导体晶片的表面上寻找缺陷(即，用作检查器)。(虽然，本说明书使用了术语“e-波束”，将理解其应用于所有带电波束。)
根据本发明的一方面，我们描述了在晶片表面采样像素的VC检查器。该扫描的方法从根本上与之前设计的所有检查器不同。在一个实施例中，像素具有特定指定的X-Y坐标，其像素值(即，电子束信号)被用来确定缺陷是否存在。这可以被视作0-D检查，来替代现有技术的通常的2-D检查。
在一个实施例中，像素对应于电测试结构中的“焊盘”，该电测试结构是出于寻找电压对比缺陷的目的而专门创建的。该波束在焊盘上发光长达指定时间长度。每个测试结构可以具有一个或多个焊盘(检查器对每个焊盘读出一个像素)。此类测试焊盘可以存在在图案主要被设计成“测试芯片”的半导体晶片上，或者可以嵌入到“产品晶片”中。
在一个实施例中，每个像素对应于半导体产品布局的特定具***置。这些像素被选择是因为产品上的这些位置处的信号异常指示一种或多种特定类型的缺陷。
在一个实施例中，该阶段被保持固定类似于“步进并扫描”检查。一旦感测到对应于给定视野的像素值，该阶段移动到下一像素集合可以被读出的另一位置。
在一个实施例中，当像素被扫描到时，该阶段在移动，并且该检查通过相应地偏转e-波束以计及该阶段的移动来发生。
在一个实施例中，每个位置处的像素读出的历时相对于每个像素而言是动态的，即取决于每点处被检查的测试结构或产品电路，波束在该位置处保持的历时是相适应地改变的。
在一个实施例中，波束在晶片上的大小不是固定的，而是是针对被读出的每个位置而动态地改变的。这一类型的波束整形类似于e-波束写入器中使用的波束整形。在每个结构基础上的斑点的大小允许波束相对于每个结构而被优化。该优化通常使得该检查的信噪比最大化。
本发明的另一方面涉及具有测试焊盘的电压对比器件下测试(“VC DUT”)的设计，其中用非常少的像素(<10)来测试完整的结构。此类VC DUT可以具有其大小和形状容适非圆形入射e-波束，同时最大化SNR的测试焊盘。此类波束也可以是正方形以匹配类似正方形的焊盘。此类焊盘可以配置成捕捉具有大于3的不对称纵横比(X/Y长度比)(例如，具有100nm的X尺寸和300-600nm的Y尺寸的DUT会具有3:1、4:1、5:1的纵横比)的波束。
附图简要说明
本发明的这些和其他方面、特征和优点在以下附图集合中例示，其中：
图1概念性地描绘了标准单元布局的解说性截面，其包括布置成行的逻辑单元(L)、填充单元(F)和抽头单元(T)和邻近的解耦电容器(decap)单元(dC)，其中各行之间有布线区域；
图2描绘了与图1相同的布局，但是在第一层中指示有虚设填充区域；
图3描绘了与图1-2相同的布局，但是在第二层中指示有(诸)虚设填充区域；
图4描绘了根据本发明的示例性布局，其中图3布局的填充单元、抽头单元、解耦电容器单元和虚设填充区域被自含测试结构代替；
图5概念性地描绘了标准单元布局的优选形式(用于根据本发明来使用)；
图6描绘了根据本发明的示例性布局，其中图5布局的填充单元、解耦电容器单元、抽头单元和虚设填充区域被自含测试结构代替；
图7描绘了根据本发明的特定实施例的用于伺机测试结构***的示例性过程流程；
图8描绘了用于利用伺机***的测试结构(如按照图7或图10每个的)来生成有用结果的示例性过程流程；
图9概念性地描绘了示例性晶片或管芯的一部分，示出了布置成产生实现更快速e-波束扫描的(诸)空轨和/或(诸)跳过区的伺机***的测试焊盘和/或结构；
图10描绘了根据本发明的特定实施例的用于伺机测试结构***的替换性示例性过程流程；
图11描绘了第一示例性启用测试的抽头单元；
图12描绘了第一示例性启用测试的填充单元；
图13描绘了另一示例性启用测试的填充单元；
图14描绘了另一示例性启用测试的抽头单元；
图15描绘了另一示例性启用测试的填充单元；
图16描绘了另一示例性启用测试的抽头单元；
图17描绘了另一示例性启用测试的填充单元；
图18描绘了另一示例性启用测试的填充单元；
图19描绘了另一示例性启用测试的抽头单元；
图20描绘了另一示例性启用测试的填充单元；
图21描绘了另一示例性启用测试的填充单元；
图22描绘了另一示例性启用测试的填充单元；
图23描绘了另一示例性启用测试的抽头单元；
图24描绘了另一示例性启用测试的填充单元；
图25描绘了另一示例性启用测试的抽头单元；
图26描绘了另一示例性启用测试的填充单元；
图27描绘了另一示例性启用测试的抽头单元；
图28描绘了另一示例性启用测试的填充单元；
图29描绘了另一示例性启用测试的抽头单元；
图30描绘了另一示例性启用测试的抽头单元；
图31描绘了另一示例性启用测试的填充单元；
图32描绘了另一示例性启用测试的填充单元；
图33A-85描绘了来自示例性标准单元库的示例性单元；特别是图33A-B分别描绘了第一示例性标准单元的邻接的左边部分和右边部分；
图34A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图35A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图36A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图37A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图38A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图39A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图40A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图41A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图42A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图43A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图44A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图45描绘了另一示例性标准单元：
图46描绘了另一示例性标准单元：
图47描绘了另一示例性标准单元：
图48描绘了另一示例性标准单元：
图49描绘了另一示例性标准单元：
图50描绘了另一示例性标准单元：
图51描绘了另一示例性标准单元：
图52描绘了另一示例性标准单元：
图53描绘了另一示例性标准单元：
图54描绘了另一示例性标准单元：
图55描绘了另一示例性标准单元：
图56描绘了另一示例性标准单元：
图57描绘了另一示例性标准单元：
图58描绘了另一示例性标准单元：
图59描绘了另一示例性标准单元：
图60描绘了另一示例性标准单元：
图61描绘了另一示例性标准单元：
图62描绘了另一示例性标准单元：
图63描绘了另一示例性标准单元：
图64描绘了另一示例性标准单元：
图65描绘了另一示例性标准单元：
图66描绘了另一示例性标准单元：
图67描绘了另一示例性标准单元：
图68描绘了另一示例性标准单元：
图69描绘了另一示例性标准单元：
图70描绘了另一示例性标准单元：
图71描绘了另一示例性标准单元：
图72描绘了另一示例性标准单元：
图73描绘了另一示例性标准单元：
图74描绘了另一示例性标准单元：
图75描绘了另一示例性标准单元：
图76描绘了另一示例性标准单元：
图77描绘了另一示例性标准单元：
图78描绘了另一示例性标准单元：
图79描绘了另一示例性标准单元：
图80描绘了另一示例性标准单元：
图81描绘了另一示例性标准单元：
图82描绘了另一示例性标准单元：
图83A-B分别描绘了另一示例性标准单元的邻接的左边部分和右边部分；
图84描绘了另一示例性标准单元：
图85描绘了另一示例性标准单元：
图86描绘了现有技术的“步进并扫描”和“包围”技术；
图87描绘了现有技术的波束扫描/整形装置；
图88示出了能够使用图87的列实现的波束形状的示例；
图89描绘了通常是圆形并分解为相同的管芯的示例性半导体晶片，并进一步描绘了其中所有的测试结构都位于管芯的刻线区域的示例情况；
图90解说了其焊盘成列布局的一系列测试结构，其中电子束的斑点通过晶片到该斑点的相对移动来在焊盘上进行扫描；
图91示出了以非圆形的方式整形以匹配焊盘的大小和形状，从而使得递送到焊盘的电子流最大的电子斑点；
图92示出了根据需要被递送给测试结构的电荷的量来调整大小的焊盘形状的解说，其中需要越多电荷的测试结构具有沿波束的扫描方向上更长的焊盘以增加焊盘上的波束停留时间；
图93描绘了其中若有很长一段没有焊盘要充电，则波束快速移动，但是在经填充的区域中以恒定速度并较慢移动以允许测试结构的焊盘的更多充电的情境；
图94示出了布局在焊盘的任一侧上的测试结构，其允许用波束在晶片上的单次通过来扫描更多数目的测试结构；
图95示出了实心焊盘如何被拆分成更细的线或替换的形状，从而它们的布局会与半导体过程的设计规则兼容；
图96描绘了用于与本发明的特定实施例联用的“净灰度(net grey)”焊盘；
图97概念性地解说了根据本发明的特定方面/实施例的VC DUT的一个实施例；
图98概念性地解说了根据本发明的特定方面/实施例的VC DUT的另一实施例；以及，
图99概念性地解说了根据本发明的特定方面/实施例的VC DUT的另一实施例。
解说性实施例的描述
图1概念性地描绘了现有技术标准单元布局的解说性截面，其包括布置成行的逻辑单元(L)、抽头单元(T)和填充单元(F)和邻近的解耦电容器(decap)单元(dC)，其中各行之间有布线通道。若所描绘的，解耦电容器、抽头和填充单元在该解说性截面内的总体分布是不规则的，并且不遵循任何明显的图案或对称。(本领域技术人员将立即认识到本文中的描绘是概念性的，并仅旨在解说本发明的原理，而非表示实际布局事实。事实上，此类技术人员将会领会抽头单元通常仅为一种大小并按规则或近乎于规则的间隔出现。类似地，此类技术人员将会认识到解耦电容器单元能够并经常被调整大小以适合于且放置于标准单元行内。)
图2概念性地描绘了与图1相同的现有技术布局，但是在第一层中指示有虚设填充区域。这些虚设填充区域被示作对角散列区域，以及如所描绘的，这些虚设填充区域可以是规则的(例如，矩形)或不规则的形状。根据本发明的最有用的虚设填充区域通常出现在第三金属层或其上方的金属层(例如，M3、M4、M5、M6)上，但是也可以出现在较低金属层和/或之前的层上，诸如(诸)有源、聚酯层，或本地互连。(如本领域技术人员会领会的，图2中的虚设填充的描绘是概念性的，因为虚设填充区域在面积上通常会比一个或一些标准单元大得多。)
图3概念性地描绘了与图1-2相同的布局，但是在第二层中指示有(诸)虚设填充区域。该第二层虚设填充区域在按比例图案散列中示出。
图4基于图3的布局概念性地描绘了解说本发明的某些方面的示例性布局。如图4中所例示的，填充单元(F)和抽头单元(T)被测试结构(TS4、TS5、TS6、TS7、TS8、TS9、TS10)代替，解耦电容器单元(dC)由启用测试的解耦电容器单元(dC-T)代替，以及虚设填充区域由测试结构(TS1、TS2、TS3)代替。
图5概念性地描绘了标准单元布局的优选形式，其适合用于根据本发明来使用。该附图描绘了更为现代的类型，其中单元行是邻接的且布线区域是在单元之上的。虽然未描绘，但是应当理解，布线区域不需要被规则地整形，也不需要按平行于行的方向取向。
图6描绘了根据本发明的示例性布局，其中图5布局的填充单元(F)、抽头单元(T)、解耦电容器单元(dC)和虚设填充(对角散列)区域被自含测试结构(分别为TS、dC-T和点状区)代替；
如本领域技术人员将认识到的，对于根据本发明的伺机实例化的特定测试结构的选择，存在众多的选项。
根据本发明的产品IC可包括适用于最易受到***缺陷影响的产品布局图案(包括多图案结构)的(通过明场和/或e-波束(或其他充电))的同线***缺陷检查的测试结构。此类测试结构优选地包括金丝雀(canary)结构(即，用于探索过程布局边缘性的子设计规则结构)。
根据本发明的产品IC还可包括适用于针对最可能的缺陷(诸如单线开路和最可能的通孔开路位置(包括金丝雀(canary)结构))的类似于产品的图案的(通过明场和e-波束工具)的同线随机缺陷检查的测试结构。
根据本发明的产品IC还可包括适用于同线计量的测试结构，诸如用以提取重叠/未对准、聚酯CD、MOL CD、通孔底部CD、金属CD的因产品而异的图案以及高度、电介质高度等的结构，并且该产品IC可电测试和/或可通过扫描电子显微镜来测试(例如，重叠、线CD和剖面)。
根据本发明的产品IC还可包括针对可能的***缺陷的物理故障分析(PFA)结构，其中此类PFA可包括因产品而异的布局图案(包括金丝雀结构)和用于探测的焊盘。
而且根据本发明的产品IC还可包括以上所提及的或者其他可用测试结构的任意组合。
对于启用测试的解耦电容器单元，优选的测试结构是用于单线开路检查的M1结构。
根据本发明的特定实施例的测试结构的设计的重要目的在于：(1)测试结构应当不影响有源几何形状(即，标准单元或互连)的印刷适性，和/或(2)测试结构应当表示有源单元属性(印刷适性和电特性)。
如以下所具体描述的，图11-32描绘了适合用于本发明的特定实施例的VC DUT的示例性集合。
现在参照图11，其描绘了第一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：合并的通孔配置短路到相邻金属/本地互连。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方金属→接地焊盘＝明焊盘。(本领域技术人员将领会e-波束检查可以配置成产生用于浮置多边形的暗或明环境。虽然稍后的配置通常更为稳定，并由此假定用于本公开中的示例，但是本领域技术人员将会领会本发明在任一配置中都是有用的。)
现在参照图12，其描绘了第一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：合并通孔配置短路到下方的金属。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方金属→接地焊盘＝明焊盘。
现在参照图13，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：合并通孔配置短路到下方的金属。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方金属→接地焊盘＝明焊盘。
现在参照图14，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：合并通孔配置开路。在所描绘的配置中，通过响应＝接地金属＝明焊盘，而失败响应＝去往接地的下方金属的故障连接→浮置焊盘＝暗焊盘。
现在参照图15，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：合并通孔配置开路。在所描绘的配置中，通过响应＝接地金属＝明焊盘，而失败响应＝去往接地的下方金属的故障连接→浮置焊盘＝暗焊盘。
现在参照图16，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：通孔短路到相邻金属/本地互连。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方金属→接地焊盘＝明焊盘。
现在参照图17，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：通孔短路到下方的金属。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方金属→接地焊盘＝明焊盘。
现在参照图18，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：通孔短路到下方的金属。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方金属→接地焊盘＝明焊盘。
现在参照图19，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：触点短路到下方的层。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方的层→接地焊盘＝明焊盘。
现在参照图20，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：触点短路到下方的层。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方的层→接地焊盘＝明焊盘。
现在参照图21，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：触点短路到下方的层。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方的层→接地焊盘＝明焊盘。
现在参照图22，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：触点短路到下方的层。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地的下方的层→接地焊盘＝明焊盘。
现在参照图23，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：相同颜色的金属端到金属侧短路。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地金属层→接地焊盘＝明焊盘。
现在参照图24，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：相同颜色的金属端到金属侧短路。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地金属层→接地焊盘＝明焊盘。
现在参照图25，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：金属开路。在所描绘的配置中，通过响应＝接地金属＝明焊盘，而失败响应＝去往接地金属的连接发生故障→浮置焊盘＝暗焊盘。
现在参照图26，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：金属开路。在所描绘的配置中，通过响应：接地金属＝明焊盘，而失败响应＝去往接地金属的连接发生故障→浮置焊盘＝暗焊盘。
现在参照图27，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：金属短路到金属角。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地金属层→接地焊盘＝明焊盘。
现在参照图28，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：金属短路到金属角。在所描绘的配置中，通过响应＝浮置金属＝暗焊盘，而失败响应＝短路到接地金属层→接地焊盘＝明焊盘。
现在参照图29，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：相同颜色的触点端到触点短路。在所描绘的配置中，通过响应＝浮置触点＝暗焊盘，而失败响应＝短路到接地的接触层→接地焊盘＝明焊盘。
现在参照图30，其描绘了另一示例性启用测试的抽头单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：不同颜色的触点到触点端短路。在所描绘的配置中，通过响应＝浮置触点＝暗焊盘，而失败响应＝短路到接地的接触层→接地焊盘＝明焊盘。
现在参照图31，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：触点到触点短路。在所描绘的配置中，通过响应＝浮置触点＝暗焊盘，而失败响应＝短路到接地的接触层→接地焊盘＝明焊盘。
现在参照图32，其描绘了另一示例性启用测试的填充单元。该单元包含了E形电压对比目标/焊盘，并被配置用于e-波束(或其他带电粒子)同线测试以检测以下的故障模式：触点到触点短路。在所描绘的配置中，通过响应＝浮置触点＝暗焊盘，而失败响应＝短路到接地的接触层→接地焊盘＝明焊盘。
图33A-85描绘了来自标准单元库的示例性单元。这些单元与上文的图11-32的启用测试的填充单元兼容。这些示例性标准单元在所附图33A-85中具体描绘。以下描述每个描绘的单元的功能。图33A提供了附图的层的图例，其中层被描绘如下：金属-1/第一掩模(11)；金属-1/第二掩模(12)；通孔-0(13)；通孔-1(14)；金属-2(15)；聚酯触点(16)；有源(17)；有源触点(18)；聚酯(19)；聚酯切口(20)；以及有源切口(21)。本领域技术人员将领会，这些单元旨在被实例化以及用本领域中公知的方法和配置来使用(如例如在以下文献中所描述的：S.Saika的“Standard cell library and semiconductor integratedcircuit(标准单元库和半导体集成电路)”，美国专利No.8302057 B2(通过援引纳入本文中)；J.J.Lee等人的“Standard Cell Placement Technique For Double PatterningTechnology(用于双图案技术的标准单元放置技术)”，美国专利申请No.20130036397A1(同样通过援引纳入本文中)；D.D.Sherlekar的“Power Routing in Standard Cell Designs(标准单元设计中的功率布线)”，美国专利申请No.20120249182A1(同样通过援引纳入本文中)；H.H.Nguyen等人的“7轨标准单元库”，美国专利No.6938226(同样通过援引纳入本文中)；P.Penzes等人的“High-speed low-leakage-power standard cell library(高速低泄漏功率标准单元库)”美国专利No.8079008(同样通过援引纳入本文中)；H.-Y.Kim等人的“Standard cell libraries and integrated circuit including standard cells(标准单元库和包括标准单元的集成电路)，美国专利No.8174052”(同样通过援引纳入本文中)；以及O.M.K.Law等人的“Standard cell architecture and methods with variabledesign rules(具有可变设计规则的标准单元架构和方法)”，美国专利No.8173491(同样通过援引纳入本文中))。进一步，如本领域技术人员将会认识到的，描绘成越过每个单元边界的右沿和左沿的虚设聚酯条被用于DRC校验，并且因此不应当被认为是单元本身的一部分。优选地使用商业上可用的14nm制造工艺来制造使用创造性库构建的产品IC。
参照图33A-B，其代表性地描绘了第一示例性标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度3的置位和反相输出的启用扫描的d触发器的逻辑功能。
参照图34A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度2的置位和反相输出的启用扫描的d触发器的逻辑功能。
参照图35A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度1的置位和反相输出的启用扫描的d触发器的逻辑功能。
参照图36A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度3的置位的启用扫描的d触发器。
参照图37A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度2的置位的启用扫描的d触发器的逻辑功能。
参照图38A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度1的置位的启用扫描的d触发器。
参照图39A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。其实现了具有驱动强度3的重置和反相输出的启用扫描的d触发器的逻辑功能。
参照图40A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度2的重置和反相输出的启用扫描的d触发器。
参照图41A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度1的重置和反相输出的启用扫描的d触发器。
参照图42A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度3的重置的启用扫描的d触发器的逻辑功能。
参照图43A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度2的重置的启用扫描的d触发器。
参照图44A-B，其代表性地描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度1的重置的启用扫描的d触发器的逻辑功能。
参照图45，其描绘了另一标准单元。该单元实现了具有驱动强度3的置位和重置的锁存器的逻辑功能。
参照图46，其描绘了另一标准单元。该单元实现了具有驱动强度2的置位和重置的锁存器的逻辑功能。
参照图47，其描绘了另一标准单元。该单元实现了具有驱动强度1的置位和重置的锁存器的逻辑功能。
参照图48，其描绘了另一标准单元。该单元实现了具有驱动强度3的置位的锁存器的逻辑功能。
参照图49，其描绘了另一标准单元。该单元实现了具有驱动强度2的置位的锁存器的逻辑功能。
参照图50，其描绘了另一标准单元。该单元实现了具有驱动强度1的置位的锁存器的逻辑功能。
参照图51，其描绘了另一标准单元。该单元实现了具有驱动强度3的重置的锁存器的逻辑功能。
参照图52，其描绘了另一标准单元。该单元实现了具有驱动强度2的重置的锁存器的逻辑功能。
参照图53，其描绘了另一标准单元。该单元实现了具有驱动强度1的重置的锁存器的逻辑功能。
参照图54，其描绘了另一标准单元。该单元实现了具有驱动强度4的反相输出的锁存器的逻辑功能。
参照图55，其描绘了另一标准单元。该单元实现了具有驱动强度3的反相输出的锁存器的逻辑功能。
参照图56，其描绘了另一标准单元。该单元实现了具有驱动强度2的反相输出的锁存器的逻辑功能。
参照图57，其描绘了另一标准单元。该单元实现了具有驱动强度1的反相输出的锁存器的逻辑功能。
参照图58，其描绘了另一标准单元。该单元实现了具有驱动强度3的反相输出的锁存器的逻辑功能。
参照图59，其描绘了另一标准单元。该单元实现了具有驱动强度2的反相输出的锁存器的逻辑功能。
参照图60，其描绘了另一标准单元。该单元实现了具有驱动强度1的反相输出的锁存器的逻辑功能。
参照图61，其描绘了另一标准单元。该单元实现了具有驱动强度3的置位、重置和反相时钟的锁存器的逻辑功能。
参照图62，其描绘了另一标准单元。该单元实现了具有驱动强度2的置位、重置和反相时钟的锁存器的逻辑功能。
参照图63，其描绘了另一标准单元。该单元实现了具有驱动强度1的置位、重置和反相时钟的锁存器的逻辑功能。
参照图64，其描绘了另一标准单元。该单元实现了具有驱动强度3的置位和反相时钟的锁存器的逻辑功能。
参照图65，其描绘了另一标准单元。该单元实现了具有驱动强度2的置位和反相时钟的锁存器的逻辑功能。
参照图66，其描绘了另一标准单元。该单元实现了具有驱动强度1的置位和反相时钟的锁存器的逻辑功能。
参照图67，其描绘了另一标准单元。该单元实现了具有驱动强度3的重置和反相时钟的锁存器的逻辑功能。
参照图68，其描绘了另一标准单元。该单元实现了具有驱动强度2的重置和反相时钟的锁存器的逻辑功能。
参照图69，其描绘了另一标准单元。该单元实现了具有驱动强度1的重置和反相时钟的锁存器的逻辑功能。
参照图70，其描绘了另一标准单元。该单元实现了具有驱动强度3的重置、反相时钟和反相输出的锁存器的逻辑功能。
参照图71，其描绘了另一标准单元。该单元实现了具有驱动强度2的重置、反相时钟和反相输出的锁存器的逻辑功能。
参照图72，其描绘了另一标准单元。该单元实现了具有驱动强度1的重置、反相时钟和反相输出的锁存器的逻辑功能。
参照图73，其描绘了另一标准单元。该单元实现了具有驱动强度4的反相时钟和反相输出的锁存器的逻辑功能。
参照图74，其描绘了另一标准单元。该单元实现了具有驱动强度3的反相时钟和反相输出的锁存器的逻辑功能。
参照图75，其描绘了另一标准单元。该单元实现了具有驱动强度2的反相时钟和反相输出的锁存器的逻辑功能。
参照图76，其描绘了另一标准单元。该单元实现了具有驱动强度1的反相时钟和反相输出的锁存器的逻辑功能。
参照图77，其描绘了另一标准单元。该单元实现了具有驱动强度3的反相时钟的锁存器的逻辑功能。
参照图78，其描绘了另一标准单元。该单元实现了具有驱动强度2的反相时钟的锁存器的逻辑功能。
参照图79，其描绘了另一标准单元。该单元实现了具有驱动强度1的反相时钟的锁存器的逻辑功能。
参照图80，其描绘了另一标准单元。该单元实现了驱动强度为4的双输入、三态复用器的逻辑功能。
参照图81，其描绘了另一标准单元。该单元实现了驱动强度为2的双输入、三态复用器的逻辑功能。
参照图82，其描绘了另一标准单元。该单元实现了驱动强度为1的双输入、三态复用器的逻辑功能。
参照图83A-B，其代表性地分别描绘了另一标准单元的邻接的左边部分和右边部分。该单元实现了具有驱动强度4的反向输出的双输入、三态复用器的逻辑功能。
参照图84，其描绘了另一标准单元。该单元实现了具有驱动强度2的反向输出的双输入、三态复用器的逻辑功能。
参照图85，其描绘了另一标准单元。该单元实现了具有驱动强度1的反向输出的双输入、三态复用器的逻辑功能。
如本领域技术人员将领会的，图33A-85中描绘的示例性触发器、锁存器和复用器设计与竞争设计相比达成了显著的改进(例如，减少了至少一个聚酯条)。
图86描绘了现有技术的“步进并扫描”和“包围”技术。
图87描绘了现有技术的波束扫描/整形装置。
图88示出了能够使用图87的列实现的波束形状的示例。
图89描绘了通常是圆形并分解为相同的管芯的示例性半导体晶片，并进一步描绘了其中所有的测试结构都位于管芯的刻线区域的示例情况。
图90解说了其焊盘成列来布局的一系列测试结构，其中电子束的斑点通过晶片到该斑点的相对移动来在焊盘上进行扫描。
图91示出了以非圆形的方式整形以匹配焊盘的大小和形状，从而使得递送到焊盘的电子流最大的电子斑点。
图92示出了根据需要被递送给测试结构的电荷的量来调整大小的焊盘形状的另一解说，其中需要越多电荷的测试结构具有沿波束的扫描方向上更长的焊盘以增加焊盘上的波束停留时间。
图93描绘了其中若存在很长一段没有焊盘要充电，则波束快速移动，但是在经填充的区域中以恒定速度并较慢移动以允许测试结构的焊盘的更大充电的情境。
图94示出了布局在焊盘的任一侧上的测试结构，其允许用波束在晶片上的单次通过来扫描更多数目的测试结构。
图95示出了实心焊盘如何被拆分成更细的线或替换的形状，从而它们的布局会与半导体过程的设计规则兼容。现在参照图96，其描绘了具有容适非圆形入射e-波束的大小和形状以供在单斑点测量中读出的VC DUT，其具有仅仅用连接到DUT的交叉线设计的焊盘群，并且剩余的焊盘的线连接到浮置或接地，从而它们的极性与起作用的DUT的极性相反。
对于起作用的DUT，焊盘线将会表现为交替的明/暗，而对于不起作用的DUT(即，发生故障的DUT)，焊盘将全明或全暗。这里的优点在于所有无缺陷DUT的“净(net)”灰度级有效地总是相同的，并且图像计算机可以为所有缺陷DUT的检测使用相同的阈值。这简化了图像计算机的软件算法和硬件。
现在参照图97，其概念性地解说了根据本发明的特定方面的VC DUT的一个实施例；焊盘通过使用大斑点大小的e-波束工具，通过单像素测量(即，单个模拟读出)或同一位置的N个模拟值(即，N样本数字平均可以被用来改进SNR)来读取。
波束和焊盘被设计成具有更多或更少的相同引脚。在该情况中，X/Y纵横比～1。波束被整形为正方形以匹配焊盘，但是其还可以是具有类似大小的圆形。图示示出了四个焊盘，但是本发明等同地应用到一个或多个焊盘。
现在参照图98，其概念性地解说了根据本发明的特定方面的VC DUT的另一实施例。焊盘通过使用大斑点大小的e-波束工具，通过单像素测量(即，单个模拟读出)或同一位置的N个模拟值(即，N样本数字平均可以被用来改进SNR)来读取。总体上，焊盘和波束在晶片上具有类似的引脚。然而，为了容适非对称波束(X/Y纵横比>3)，同时满足半导体布局设计规则，焊盘可以被拆分成窄水平线的阵列。图示示出了一个焊盘，但是本发明等同地应用到一个或多个焊盘。
现在参照图99，其概念性地解说了根据本发明的特定方面的VC DUT的另一实施例。焊盘被针对线形波束优化。焊盘和波束的X/Y纵横比大于3。焊盘被类似于条码扫描仪那样读取，其中每个焊盘的极性在小于10像素内被读取。图示示出了四个焊盘，但是本发明等同地应用到一个或多个焊盘。

Claims (20)

1.一种IC制造过程，包括至少以下步骤：
使得产品IC晶片经历初始制造步骤；
在不持续扫描的情况下通过从与每个测试结构相关联的e-波束焊盘选择性地采样少于10个像素来从多个测试结构获得e-波束激励测量；以及
至少部分基于从所述测试结构获得的测量，选择性地使得所述晶片经历附加制造步骤。
2.如权利要求1中所述的IC制造过程，其特征在于，获得测量包括选择性地以具有非对称纵横比的e-波束目标焊盘为目标。
3.如权利要求1中所述的IC制造过程，其特征在于，获得测量涉及仅从每个目标e-波束焊盘获得单个像素测量。
4.如权利要求1所述的IC制造过程，其特征在于，选择性地使得所述晶片经历包括确定是否重做一个或多个所述初始制造步骤。
5.如权利要求1所述的IC制造过程，其特征在于，选择性地使得所述晶片经历包括确定是否执行所述附加制造步骤。
6.一种IC制造过程，包括至少以下步骤：
使得产品IC晶片经历初始制造步骤；
通过使用具有细长主轴的e-波束斑点来选择性地以与每个测试结构相关联的e-波束焊盘为目标而从多个测试结构获得e-波束激励测量；以及
至少部分基于从所述测试结构获得的测量，选择性地使得所述晶片经历附加制造步骤。
7.如权利要求6所述的IC制造过程，其特征在于，每个目标e-波束焊盘使得其尺寸的至少一者匹配于所述e-波束斑点的所述细长主轴，从而最大化扫描效率。
8.如权利要求6所述的IC制造过程，其特征在于，每个目标e-波束焊盘使得其尺寸的第一者匹配于所述e-波束斑点的所述细长主轴，以及其中至少有一些目标e-波束焊盘在垂直于所述第一尺寸的第二尺寸上变化。
9.如权利要求6所述的IC制造过程，其特征在于，每个目标e-波束焊盘沿线性扫描线放置，并且其中所述e-波束斑点的所述细长主轴垂直于所述扫描线取向。
10.如权利要求6中所述的IC制造过程，其特征在于，获得测量涉及从每个目标e-波束焊盘获得少于10个像素测量。
11.如权利要求10中所述的IC制造过程，其特征在于，获得测量涉及仅从每个目标e-波束焊盘获得单个像素测量。
12.如权利要求6所述的IC制造过程，其特征在于，选择性地使得所述晶片经历包括确定是否重做一个或多个所述初始制造步骤。
13.如权利要求6所述的IC制造过程，其特征在于，选择性地使得所述晶片经历包括确定是否执行所述附加制造步骤。
14.一种IC制造过程，包括至少以下步骤：
使得产品IC晶片经历初始制造步骤；
通过沿线性扫描方向选择性地以与每个测试结构相关联的e-波束焊盘为目标来从多个测试结构获得e-波束激励测量，其中每个目标e-波束焊盘包括多个电连接的，细长金属区段；以及
至少部分基于从所述测试结构获得的测量，选择性地使得所述晶片经历附加制造步骤。
15.如权利要求14所述的IC制造过程，其特征在于，每个所述目标e-波束焊盘具有在尺寸和形状上相同的至少两个细长金属区段。
16.如权利要求14中所述的IC制造过程，其特征在于，获得测量涉及从每个目标e-波束焊盘获得少于10个像素测量。
17.如权利要求16中所述的IC制造过程，其特征在于，获得测量涉及仅从每个目标e-波束焊盘获得单个像素测量。
18.如权利要求14所述的IC制造过程，其特征在于，获得测量涉及使用具有垂直于所述线性扫描方向的细长主轴取向的e-波束斑点来选择性地确定目标。
19.如权利要求14所述的IC制造过程，其特征在于，选择性地使得所述晶片经历包括确定是否重做一个或多个所述初始制造步骤。
20.如权利要求14所述的IC制造过程，其特征在于，选择性地使得所述晶片经历包括确定是否执行所述附加制造步骤。
CN201580043425.3A 2014-06-12 2015-06-12 以其他方式用于填充单元、抽头单元、解耦电容器单元、刻线和/或虚设填充的区域中的ic测试结构和/或e‑波束目标焊盘的伺机放置，以及包含相同结构的产品ic芯片 Pending CN106575649A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462011161P 2014-06-12 2014-06-12
US201414303578A 2014-06-12 2014-06-12
US62/011,161 2014-06-12
US14/303,578 2014-06-12
PCT/US2015/035647 WO2015192069A1 (en) 2014-06-12 2015-06-12 Opportunistic placement of ic test structures and/or e-beam target pads in areas otherwise used for filler cells, tap cells, decap cells, scribe lines, and/or dummy fill, as well as product ic chips containing same

Publications (1)

Publication Number Publication Date
CN106575649A true CN106575649A (zh) 2017-04-19

Family

ID=54834446

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580043425.3A Pending CN106575649A (zh) 2014-06-12 2015-06-12 以其他方式用于填充单元、抽头单元、解耦电容器单元、刻线和/或虚设填充的区域中的ic测试结构和/或e‑波束目标焊盘的伺机放置，以及包含相同结构的产品ic芯片

Country Status (5)

Country Link
JP (1) JP6702955B2 (zh)
KR (1) KR102474252B1 (zh)
CN (1) CN106575649A (zh)
TW (1) TW201611145A (zh)
WO (1) WO2015192069A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111401420A (zh) * 2020-03-06 2020-07-10 普迪飞半导体技术(上海)有限公司 晶圆测试的异常数据聚类方法、装置、电子设备与介质

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9805994B1 (en) 2015-02-03 2017-10-31 Pdf Solutions, Inc. Mesh-style NCEM pads, and process for making semiconductor dies, chips, and wafers using in-line measurements from such pads
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US9653446B1 (en) 2016-04-04 2017-05-16 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, TS-short-configured, and AA-short-configured, NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
US10283496B2 (en) * 2016-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit filler and method thereof
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells
CN107516655B (zh) * 2017-07-21 2019-08-13 上海华虹宏力半导体制造有限公司 划片槽测试结构及测试方法
CN111587484A (zh) * 2018-01-19 2020-08-25 株式会社索思未来 半导体集成电路装置
US11143690B2 (en) * 2019-10-02 2021-10-12 Nanya Technology Corporation Testing structure and testing method
CN113742795B (zh) 2020-05-27 2024-07-02 台湾积体电路制造股份有限公司 对集成电路中的半导体存储器的安全级别进行认证的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576833A (en) * 1994-03-11 1996-11-19 Kabushiki Kaisha Toshiba Wafer pattern defect detection method and apparatus therefor
CN1333466A (zh) * 2000-05-30 2002-01-30 日本电气株式会社 半导体器件测试方法和测试装置
US6539106B1 (en) * 1999-01-08 2003-03-25 Applied Materials, Inc. Feature-based defect detection
US6771806B1 (en) * 1999-12-14 2004-08-03 Kla-Tencor Multi-pixel methods and apparatus for analysis of defect information from test structures on semiconductor devices
US6897444B1 (en) * 2003-03-10 2005-05-24 Kla-Tencor Technologies Corporation Multi-pixel electron emission die-to-die inspection
US20050272174A1 (en) * 2004-06-04 2005-12-08 Franklin Duan Test structures in unused areas of semiconductor integrated circuits and methods for designing the same
CN101495878A (zh) * 2006-06-06 2009-07-29 佛姆法克特股份有限公司 交流耦合参数测试探针

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185054A (ja) * 1989-01-11 1990-07-19 Nec Corp 電子ビームを用いた基板検査装置
JPH09265931A (ja) * 1996-03-29 1997-10-07 Toshiba Corp 画像取得装置及び方法
JP4657394B2 (ja) * 1997-01-13 2011-03-23 シュルンベルジェ テクノロジーズ， インコーポレイテッド ウエハにおける欠陥を検知する方法及び装置
JP5108193B2 (ja) * 2000-04-18 2012-12-26 ケーエルエー−テンカー コーポレイション 改良された試験構造の検査方法
US7220990B2 (en) * 2003-08-25 2007-05-22 Tau-Metrix, Inc. Technique for evaluating a fabrication of a die and wafer
JP2007103598A (ja) * 2005-10-03 2007-04-19 Ebara Corp 半導体装置とその検査方法
JP2007080987A (ja) * 2005-09-13 2007-03-29 Ebara Corp 半導体装置及びその検査方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576833A (en) * 1994-03-11 1996-11-19 Kabushiki Kaisha Toshiba Wafer pattern defect detection method and apparatus therefor
US6539106B1 (en) * 1999-01-08 2003-03-25 Applied Materials, Inc. Feature-based defect detection
US6771806B1 (en) * 1999-12-14 2004-08-03 Kla-Tencor Multi-pixel methods and apparatus for analysis of defect information from test structures on semiconductor devices
CN1333466A (zh) * 2000-05-30 2002-01-30 日本电气株式会社 半导体器件测试方法和测试装置
US6897444B1 (en) * 2003-03-10 2005-05-24 Kla-Tencor Technologies Corporation Multi-pixel electron emission die-to-die inspection
US20050272174A1 (en) * 2004-06-04 2005-12-08 Franklin Duan Test structures in unused areas of semiconductor integrated circuits and methods for designing the same
CN101495878A (zh) * 2006-06-06 2009-07-29 佛姆法克特股份有限公司 交流耦合参数测试探针

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111401420A (zh) * 2020-03-06 2020-07-10 普迪飞半导体技术(上海)有限公司 晶圆测试的异常数据聚类方法、装置、电子设备与介质
CN111401420B (zh) * 2020-03-06 2023-04-18 普迪飞半导体技术(上海)有限公司 晶圆测试的异常数据聚类方法、装置、电子设备与介质

Also Published As

Publication number Publication date
KR20170018027A (ko) 2017-02-15
WO2015192069A1 (en) 2015-12-17
TW201611145A (zh) 2016-03-16
JP6702955B2 (ja) 2020-06-03
KR102474252B1 (ko) 2022-12-05
JP2017525160A (ja) 2017-08-31

Similar Documents

Publication Publication Date Title
CN106575649A (zh) 以其他方式用于填充单元、抽头单元、解耦电容器单元、刻线和/或虚设填充的区域中的ic测试结构和/或e‑波束目标焊盘的伺机放置，以及包含相同结构的产品ic芯片
US20150270181A1 (en) Opportunistic placement of ic test strucutres and/or e-beam target pads in areas otherwise used for filler cells, tap cells, decap cells, scribe lines, and/or dummy fill, as well as product ic chips containing same
CN103748670B (zh) 区域决定装置、观察装置或检查装置、区域决定方法以及使用了区域决定方法的观察方法或检查方法
US8274651B2 (en) Method of inspecting a semiconductor device and an apparatus thereof
US7760929B2 (en) Grouping systematic defects with feedback from electrical inspection
CN102396058B (zh) 检测晶片上的缺陷
CN108352063A (zh) 用于区域自适应缺陷检测的***及方法
US20060156095A1 (en) Fault detecting method and layout method for semiconductor integrated circuit
US8289508B2 (en) Defect detection recipe definition
JP2002100660A (ja) 欠陥検出方法と欠陥観察方法及び欠陥検出装置
CN106461581A (zh) 基于来自光学检验及光学重检的缺陷属性的用于电子束重检的缺陷取样
US6732002B1 (en) Apparatus and methods for predicting multiple product chip yields through critical area matching
US8826209B2 (en) Automated inline defect characterization
JP2009294204A (ja) 表示装置の検査方法と検査装置及び表示装置用基板と表示装置
CN110494965A (zh) 检查***、晶圆图显示器、晶圆图显示方法以及计算机程序
CN108694265A (zh) 设计布局的失效风险的智能型预诊断***及方法
US20050041454A1 (en) Failure analysis vehicle for yield enhancement with self test at speed burnin capability for reliability testing
Mittal et al. Test chip design for optimal cell-aware diagnosability
US6895565B2 (en) Methods for predicting board test coverage
CN108695183A (zh) 网络跟踪先前层级减除的装置及方法
CN103928365B (zh) 一个光罩内的单元芯片存在不同图像条件的缺陷扫描方法
CN109887852A (zh) 诊断半导体晶圆的方法
Chuang et al. Effective and Efficient Test and Diagnosis Pattern Generation for Many Inter-Die Interconnects in Chiplet-Based Packages
Koenemann Design/process learning from electrical test
CN114913141A (zh) 一种基于x射线成像的bga检测方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170419