JP6702955B2 - フィラーセル、タップセル、デキャップセル、スクライブライン及び／又はダミーフィル並びにこれらを内包する製品ＩＣチップのために使用されるはずの領域への、ＩＣ試験構造体及び／又はｅビーム標的パッドの日和見的配置 - Google Patents
フィラーセル、タップセル、デキャップセル、スクライブライン及び／又はダミーフィル並びにこれらを内包する製品ＩＣチップのために使用されるはずの領域への、ＩＣ試験構造体及び／又はｅビーム標的パッドの日和見的配置 Download PDFInfo
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- 238000012360 testing method Methods 0.000 title claims description 181
- 239000000945 filler Substances 0.000 title description 46
- 235000001892 vitamin D2 Nutrition 0.000 title description 20
- 239000002184 metal Substances 0.000 claims description 56
- 238000004519 manufacturing process Methods 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 47
- 230000008569 process Effects 0.000 claims description 32
- 238000005259 measurement Methods 0.000 claims description 29
- 230000008685 targeting Effects 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims description 2
- 230000005284 excitation Effects 0.000 claims 3
- 235000012431 wafers Nutrition 0.000 description 55
- 230000006870 function Effects 0.000 description 51
- 230000004044 response Effects 0.000 description 45
- 239000010410 layer Substances 0.000 description 42
- 239000002245 particle Substances 0.000 description 25
- 238000007667 floating Methods 0.000 description 24
- 238000013461 design Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 12
- 238000007689 inspection Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 239000000523 sample Substances 0.000 description 8
- 241000287219 Serinus canaria Species 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000010894 electron beam technology Methods 0.000 description 5
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 230000009897 systematic effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- MECHNRXZTMCUDQ-RKHKHRCZSA-N vitamin D2 Chemical compound C1(/[C@@H]2CC[C@@H]([C@]2(CCC1)C)[C@H](C)/C=C/[C@H](C)C(C)C)=C\C=C1\C[C@@H](O)CCC1=C MECHNRXZTMCUDQ-RKHKHRCZSA-N 0.000 description 2
- 239000011653 vitamin D2 Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004626 scanning electron microscopy Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- Automation & Control Theory (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本出願は、２０１４年６月１２日出願の米国特許出願第１４３０３５７８号からの優先権を主張するものであり、上記米国特許出願第１４３０３５７８号は、２０１４年２月２５日出願の米国特許出願第１４／１９００４０号の一部継続出願であり、上記米国特許出願第１４／１９００４０号は、２０１３年９月２７日出願の米国特許出願第１４／０３８７９９号の一部継続出願である。本出願はまた、２０１４年６月１２日出願の米国仮特許出願第６２／０１１１６１号からの優先権を主張するものである。上記出願は全て、参照により本出願に援用される。
本発明は、半導体集積回路の分野、並びに上記回路を製造及び試験するための方法に関する。
製品ウェハ上の、「試験構造体（ｔｅｓｔ ｓｔｒｕｃｔｕｒｅｓ）」（これは本明細書では、回路の機能付与のために必要ではないものの、製作プロセス、又は結果として得られる部分的に若しくは完全に製作済みのウェハ／チップの監視又は評価のために設計、構成又は使用される、いずれのパターン形成として定義される）の配置は、この１０年で一般的なものとなっている。従来、このような試験構造体は、アクティブダイの間のスクライブライン領域に配置される。例えば非特許文献１を参照。
Ｆ．Ｄｕａｎらによる特許文献１（“Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ ｉｎ Ｕｎｕｓｅｄ Ａｒｅａｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｄｅｓｉｇｎｉｎｇ ｔｈｅ Ｓａｍｅ”）は、試験及び製品ウェハのプローブパッドの下への、相互接続されたアクティブ試験セルの配置について記載している。
Ｓ．Ｊａｎｓｅｎらによる特許文献２（“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｔｅｓｔ ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ｅｌｅｃｔｒｏｎ ｂｅａｍ ｉｎｓｐｅｃｔｉｏｎ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗａｆｅｒｓ”）は、製品ＩＣの、予め指定された大型の領域内への、試験構造体の配置について記載している。
製品ウェハ上に試験構造体を配置する、これらの及びその他の公知の技術は、有用な結果をもたらすものの、依然として理想的とはいえない。具体的には、製品ウェハのスクライブラインにおいて利用可能な領域は厳しく限定されており、特定のタイプの試験構造体しか収容できない。更に、上記スクライブライン内の方法及び上記プローブパッド下の方法はいずれも、試験構造体が最も重要なアクティブ回路構成領域から遠い位置に配置されてしまい、従ってアクティブ回路構成の処理環境が正確に表現されない場合があるという難点がある。特許文献２はこの問題を潜在的には緩和させることができるものの、必要となる大型の指定された試験領域（特許文献２、図５の領域４４〜４５を参照）のコストはあまりに許容できないものとなり、貴重なアクティブダイ領域が消費される。
Ｈｅｓｓ， Ｃｈｒｉｓｔｏｐｈｅｒ， ｅｔ ａｌ．， "Ｓｃｒｉｂｅ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｖｅｈｉｃｌｅ ｔｅｓｔ ｃｈｉｐ ｆｏｒ ｕｌｔｒａ ｆａｓｔ ｐｒｏｄｕｃｔ ｗａｆｅｒ ｙｉｅｌｄ ｍｏｎｉｔｏｒｉｎｇ，" ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ， ２００６
本発明は、アクティブダイ領域を殆ど又は全く犠牲にせずに、製品ＩＣ上の試験構造体占有範囲を改善するための、複数の技術を開示する。
本発明の一態様によると、「フィラーセル（ｆｉｌｌｅｒ ｃｅｌｌ）」（これは、配線混雑を防止／緩和する、及び／又はセル密度を均一化するために、アクティブ回路構成領域内に配置される、非機能性セルとして定義される）を、追加の領域又は相互接続を必要としない自己完結型試験構造体に置換する。現行の標準セルレイアウトは一般に、このようなフィラーセルを用いて、配線混雑を緩和している。例えばＣｏｎｇ， Ｊ．， ｅｔ ａｌ．“Ｏｐｔｉｍｉｚｉｎｇ ｒｏｕｔａｂｉｌｉｔｙ ｉｎ ｌａｒｇｅ-ｓｃａｌｅ ｍｉｘｅｄ-ｓｉｚｅ ｐｌａｃｅｍｅｎｔ，” ＡＳＰ-ＤＡＣ， ２０１３；及びＭｅｎｅｚｅｓ， Ｃ．， ｅｔ ａｌ．“Ｄｅｓｉｇｎ ｏｆ ｒｅｇｕｌａｒ ｌａｙｏｕｔｓ ｔｏ ｉｍｐｒｏｖｅ ｐｒｅｄｉｃｔａｂｉｌｉｔｙ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ６ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃａｒｉｂｂｅａｎ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｄｅｖｉｃｅｓ， Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， ２００６を参照。Ｃ．Ｍａｙｏｒによる国際公開第２００９／０９０５１６Ａ１号（「監視セル及び監視セル配置方法（Ｍｏｎｉｔｏｒ Ｃｅｌｌ ａｎｄ Ｍｏｎｉｔｏｒ Ｃｅｌｌ Ｐｌａｃｅｍｅｎｔ Ｍｅｔｈｏｄ）」）は、フィラーセルを「監視セル（ｍｏｎｉｔｏｒ ｃｅｌｌ）」（図５、ステップ５４０を参照）に置換するというアイデアを提案しているものの、提案されている監視セルは、フィラーセルのスペースにフィットさせるには大き過ぎ、また更に重要なことには、スキャンチェインへの統合のために追加の相互接続を必要とする。本発明と関連して使用するために好適な、試験対応フィラー（フィル）セルの例は、上記米国仮特許出願、及びこの出願の図１１〜３２に開示されている。
本発明の別の態様によると、デキャップ（ｄｅｃａｐ：デカップリング容量（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔａｎｃｅ））セルを改造して、１つ又は複数の自己完結型試験構造体を組み込む。このようなデキャップセルの使用は、当該技術分野において公知である。例えばＸ． Ｍｅｎｇ， ｅｔ ａｌ．，“Ｎｏｖｅｌ Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ Ｄｅｓｉｇｎｓ ｆｏｒ ｓｕｂ-９０ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ７ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｑｕａｌｉｔｙ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ， ２００６を参照。
本発明の別の態様では、ウェルタップ（タップ）セルを改造して、１つ又は複数の自己完結型試験構造体を組み込む。このようなタップセルの使用は、当該技術分野において公知である。例えば、参照により本出願に援用される米国特許第６３８８３１５号（“Ｔａｐ ｃｏｎｎｅｃｔｉｏｎｓ ｆｏｒ ｃｉｒｃｕｉｔｓ ｗｉｔｈ ｌｅａｋａｇｅ ｓｕｐｐｒｅｓｓｉｏｎ ｃａｐａｂｉｌｉｔｙ”）、Ｊｕｎｇｅｂｌｕｔ， Ｔ．， ｅｔ ａｌ．， ２０１０，“Ａ ｍｏｄｕｌａｒ ｄｅｓｉｇｎ ｆｌｏｗ ｆｏｒ ｖｅｒｙ ｌａｒｇｅ ｄｅｓｉｇｎ ｓｐａｃｅ ｅｘｐｌｏｒａｔｉｏｎ，”図４（“ ａｄｄ ｗｅｌｌ ｔａｐ ｃｅｌｌｓ”）を参照。このような試験対応タップセルの例は、上記米国仮特許出願に開示されている。
本発明の更に別の態様によると、「ダミーフィル（ｄｕｍｍｙ ｆｉｌｌ）」領域（参照により本出願に援用される米国登録特許第７１３７０９２Ｂ２号参照）に試験構造体パターンを配置する。
いずれも参照により本出願に援用される、米国特許第７２１７５７９号（“Ｖｏｌｔａｇｅ ｃｏｎｔｒａｓｔ ｔｅｓｔ ｓｔｒｕｃｔｕｒｅ”）及び特許文献２は、半導体ウェハのスクライブライン領域における、電圧コントラスト試験構造体の使用を開示している。本発明の別の態様は、更なる試験構造体の挿入のためのスクライブライン領域の使用を伴う。このようなスクライブライン領域は、実際の性能の問題又は既存のＤＲＣ（設計ルールチェック（ｄｅｓｉｇｎ ｒｕｌｅ ｃｈｅｃｋｉｎｇ）」フローとの適合性に関する要件を理由として、製品ウェハのアクティブダイ領域内において使用が推奨されないか又は禁止される場合がある試験構造体を実装するために、有利に使用できる。このような推奨されない／禁止された試験構造体の例としては、１つ若しくは複数の意図的な層間不整合を伴う構造体、設計ルール未満の若しくはカナリア（ｃａｎａｒｙ）構造体、又は密度若しくはパターン形成がアクティブダイ領域における要件と適合できない構造体が挙げられる。例えば、ｅビーム適合性カナリア試験構造体の例に関しては、参照により本出願に援用される、放棄された米国特許出願第２００９‐０１０２５０１Ａ１号（“Ｔｅｓｔ ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ｅ-ｂｅａｍ ｔｅｓｔｉｎｇ ｏｆ ｓｙｓｔｅｍａｔｉｃ ａｎｄ ｒａｎｄｏｍ ｄｅｆｅｃｔｓ ｉｎ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ”）を参照。この発明の特定の実施形態では、本発明の製品ＩＣウェハのダイ間スクライブライン領域の全体又は大半に、アクティブダイ領域内での使用が推奨されないか又は禁止されている電圧コントラスト試験構造体が配置される。
本発明の別の態様は、試験パッド（上で定義されている「試験構造体（ｔｅｓｔ ｓｔｒｕｃｔｕｒｅ）」の１タイプ）の、上述のダミーフィル、フィラーセル、デキャップセル及び／若しくはタップセル位置への（並びに／又はこれらのセル内への）日和見的挿入を伴う。このような試験パッドは好ましくは、荷電粒子（例えばｅビーム）標的を備え、これは好ましくは、所与の技術のノードにおける最小の分解可能な特徴部分サイズの１倍〜１０倍の範囲内とするために、比較的小さな寸法にサイズ設定されるが、上記試験パッドはまた、マイクロ又はナノプローブ探査可能な接触パッドも備えてよい。このような試験パッドは、関連する試験構造体の上に位置決めしてよく、関連する試験構造体に隣接して位置決めしてよく、同一層上の隣接していない試験構造体に接続してよく、又は１つ若しくは複数の下層上の関連する試験構造体に接続してよい。
本発明の他の態様は、従来のスクライブライン及びパッド下試験構造体を有して又は有さずに、上述のタイプの日和見的に挿入された試験構造体のうちの１つ、２つ、３つ又は４つを有するＩＣ及びＩＣレイアウトに関する。本発明のまた更なる態様は：上述のようなＩＣレイアウトを形成するためのＣＡＤ法；本発明による日和見的に挿入された試験構造体から得られた情報を少なくとも部分的に利用する製作プロセス；及び上記プロセスによって製造されたＩＣに関する。
従って、限定を意図したものではないが一般に、本発明の特定の態様は、例えば：少なくとも１０行、２０行、３０行又はそれを超える、少なくとも５０個、７５個、１００個又はそれを超える当接したセルを包含する、製品ＩＣに関する。上記製品ＩＣは：各上記行が、複数の論理セルを含むこと；並びに上記行のうちの少なくとも半分、３／４又は３／４超が、フィラー、デキャップ若しくはタップセル位置に（及び／又はこれらのセル内に）試験構造体を含むことを特徴とする。上記製品ＩＣは更に、上記行に少なくとも部分的に重なるダミーフィル領域に実装された、（試験パッドを含むがこれに限定されない）複数のダミーフィル試験構造体を内包する。上記ダミーフィル試験構造体は、いずれのパターン形成層、特に１つ又は２つ以上の金属層上に存在してよい。
各試験構造体は好ましくは自己完結型であり、従ってオンチップ接続のために配線領域を使用する必要がない。換言すると、本発明のこの自己完結型態様により、フィラー／デキャップ／タップセルを本発明の試験セル／構造体に置換しても、利用可能な配線領域には影響しない。いくつかの実施形態では、上記自己完結型試験構造体は、多数の隣接するフィラー、デキャップ又はタップセルのフットプリントに形成してよく、従って更に大型の、及び／又は不規則形状の自己完結型試験構造体が実現可能である。上記製品ＩＣは、ｅビーム試験用に構成された試験構造体、ＳＥＭ点検用に構成された試験構造体、明視野点検用に構成された試験構造体、（マイクロプローブ、ナノプローブ若しくはプローブカードによる）プローブ接触用に構成された試験構造体、又はこれらのうちの２つ、３つ若しくは４つのいずれの組み合わせを内包してよい。
また、限定を意図したものではないが一般に、本発明の他の態様は、例えば、配線領域と共に、少なくとも２０行、３０行、４０行又はそれを超える隣接する行の、少なくとも１００個、１５０個、２００個又はそれを超える隣接するセルを内包する連続領域を内包する、製品ＩＣに関する。上記製品ＩＣは：各行が、論理セルの過半数（又は６０％、７０％若しくは８０％等の超過半数）を含むこと；並びに上記連続領域が、少なくとも２５個（又は５０個、１００個、１５０個若しくはそれを超える）の、不規則に分散された自己完結型試験構造体も内包し、各上記自己完結型試験構造体が、上記列のうちの１つの、論理セル又はフィラーセル又はタップセルに好適であったはずの位置に位置決めされることを特徴とする。いくつかの実施形態では、上記試験構造体のうちの少なくともいくつかは、デキャップセルに内包される。上記製品ＩＣはまた、複数の自己完結型ダミーフィル試験構造体も含んでよく、各上記自己完結型ダミーフィル試験構造体は、上記連続領域に少なくとも部分的に重なるものの、（共用電源ネットへの接続を除いて）上記論理セルのいずれにも接続されない。いくつかの実施形態では、上記ダミーフィル試験構造体は、２つ以上の相互接続層を占有してよい。いくつかの実施形態では、上記試験構造体のうちの少なくともいくつかは、カナリア（即ち設計ルール未満の）試験構造体であり、上記ダミーフィル試験構造体のうちのいくつかは、ランダム欠陥試験構造体である。他の実施形態では、試験構造体は、システマティック故障モードを試験又は評価するために構成された、ＤＲコンプライアンント構造体を備えてよい。また、これらの組み合わせを備えた実施形態も同様に考えられる。
また、限定を意図したものではないが一般に、本発明の他の態様は、例えば少なくとも以下のステップ：ＩＣウェハを初期製作ステップに供するステップ；上記ウェハの連続論理部分内に日和見的に分散された、少なくとも５個（又は１０個、２０個、４０個若しくはそれを超える）の自己完結型試験構造体からの測定を得るステップ；並びに上記試験構造体から得られた測定に少なくとも部分的に基づいて、上記ウェハを、追加の及び／又は修正された製作ステップに選択的に供するステップを含む、ＩＣ製作プロセスに関する。特定の実施形態では、測定を得るステップは、荷電粒子によって（例えばｅビームによって）上記試験構造体を励起するステップ、明視野点検によって上記試験構造体を点検するステップ、ＳＥＭ点検によって上記試験構造体を点検するステップ、又は電気的測定のためのプローブ探査によって上記試験構造体に接触するステップを伴ってよい。特定の実施形態では、上記ウェハを、追加の製作ステップ又は物理的故障分析に選択的に供するステップは、上記初期製作ステップのうちの１つ若しくは複数を再実行するかどうかを決定するステップ、又は上記追加の製作ステップを実施するかどうか、若しくは上記ウェハを破棄するかどうかを決定するステップを伴ってよい。
また、限定を意図したものではないが一般に、本発明の特定の実施形態によると、製品ＩＣウェハを作製するためのプロセスは、例えば少なくとも以下のステップ：初期製品ウェハレイアウトを得るステップ；コンピュータを用いて上記初期製品ウェハレイアウトを分析し、試験構造体挿入のための日和見的領域（例えばダミーフィル、フィラーセル、タップセル、デキャップセル）を識別するステップ；上記コンピュータを用いて、試験構造体挿入のための上記日和見的領域を横断して、少なくとも１つの分散型ＤＯＥを一体として構成する複数の試験構造体を挿入することによって、上記初期製品ウェハレイアウトを修正するステップ；１つ又は複数の上記分散型ＤＯＥを利用するために必要な情報ではなく、上記修正された製品ウェハレイアウトを製作するために必要な情報を、コンピュータ可読レイアウトデータレコードに保存するステップ；及び上記レイアウトデータレコードから製作者に情報を提供することにより、上記修正された製品ウェハレイアウトに基づくウェハの製作を可能とするステップを含む。本発明のこの態様及び他の態様によると、このようなレイアウト修正は、設計フロー中（即ち設計終了前）、又は後続の１つ又は複数のマスクデータ処理（ｍａｓｋ ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ：ＭＤＰ）ステップ中、又はこれら両方の間に進行させることができる。本発明の関連する態様によると、ＩＣ製品チップを作製するための方法は例えば、少なくとも以下のステップ：少なくとも１つの分散型ＤＯＥを一体として構成する複数の埋入型試験構造体を有する複数の製品ＩＣダイを備える、第１の製品ＩＣウェハを受承するステップ：上記１つ又は複数の分散型ＤＯＥのうちの少なくとも１つを識別して利用できるようにするデータを受信するステップ；上記１つ又は複数の分散型ＤＯＥのうちの上記少なくとも１つを利用して、上記第１の製品ＩＣウェハの製作に関する情報を得るステップ；及び上記第１の製品ＩＣウェハを、複数のＩＣ製品チップへと加工するステップを含んでよい。上記方法は更に、少なくとも以下の追加のステップ：上記第１の製品ＩＣウェハと同一の、第２の製品ウェハを受承するステップ；第２の製品ＩＣウェハ上の、１つ又は複数の上記分散型ＤＯＥの少なくとも１つを利用して、上記第２の製品ＩＣウェハの製作に関する情報を得るステップ；及び上記第２の製品ＩＣウェハを、複数のＩＣ製品チップへと加工するステップを含んでよい。本発明のこれらの態様によると、上記１つ若しくは複数のＤＯＥ及び／又は１つ若しくは複数の試験構造体からのデータを、ウェハ配置の決定、再加工の決定、プロセス制御、歩留まりの学習、又は欠陥の診断において利用してよい。
また、限定を意図したものではないが一般に、本発明の別の態様によると、製品ＩＣウェハは、少なくとも：多数のｅビーム励起性試験構造体（又はパッド／標的）が中に分散された、機能性製品回路構成の領域；及びｅビームスキャナに、いずれの試験構造体（又はパッド／標的）を励起する機会も逸することなく、（走査方向に測定された）その走査長さ全体の少なくとも１０％、１５％又は２０％をそれぞれスキップさせる、複数のｅビームスキップ領域を備えてよい。上記製品ＩＣウェハは好ましくは、少なくとも、それぞれ上記機能性製品回路構成の領域の幅全体に亘って広がる１つ又は複数の空のｅビーム走査トラックを更に含んでよい。
また、限定を意図したものではないが一般に、本発明の別の態様は、例えば少なくとも：少なくとも３×３（又は５×５、１０×１０、２０×２０若しくは５０×５０等）の製品ダイのアレイであって、スクライブライン領域が上記製品ダイを隔てている、アレイを内包する製品ウェハに関する。上記ウェハは：各上記製品ダイが、製品機能性をサポートする、複数（多数）の動作可能な（組み合わせ及び／又は順序）論理セルを含むこと；各製品ダイが、上記論理セルが点在する複数の試験対応タップセルを含み、上記試験対応タップセルは、（ｅビーム試験パッドを有する又は有しない）自己完結型電圧コントラスト試験構造体を備えること；並びに各スクライブライン領域が、（対応するｅビーム試験パッドを有する又は有しない）複数の電圧コントラスト試験構造体を内包することを特徴とする。上記製品ダイは更に：（ｅビーム試験パッドを有する若しくは有しない）自己完結型電圧コントラスト試験構造体をそれぞれ備える、複数の試験対応デキャップセル；（対応するｅビーム試験パッドを有する若しくは有しない）自己完結型電圧コントラスト試験構造体をそれぞれ備える、複数の試験対応フィラーセル；及び／又は（対応するｅビーム試験パッドを有する若しくは有しない）上記製品ダイのダミーフィル領域に実装された、複数の自己完結型電圧コントラスト試験構造体を含んでよい。特定の実施形態では、上記スクライブライン領域には、略全体的に、（ｅビーム標的パッドを含む）電圧コントラスト試験構造体が配置され、上記スクライブライン領域に内包された上記試験構造体のうちのいくつか又は過半数は、意図的な層の不整合を内包し、及び／又はプロセス設計ルールの意図的な違反を内包する。
また、限定を意図したものではないが一般に、本発明の別の態様は、例えば少なくとも以下のステップ：製品ＩＣウェハを初期製作ステップに供するステップ；少なくとも４０個（好ましくは少なくとも１００個）の自己完結型試験構造体から、ｅビーム励起測定を得るステップであって、上記試験構造体のうちの少なくとも２０個は、上記ウェハの連続論理部分（即ち機能性製品論理を内包する上記ウェハの部分）内に不規則に分散され、また上記試験構造体のうちの少なくとも２０個は、上記ウェハのスクライブライン領域内に配置されている、ステップ；及び上記試験構造体から得られた測定に少なくとも部分的に基づいて、上記ウェハを、追加の製作ステップに選択的に供するステップを含む、ＩＣ製作プロセスに関する。特定の好ましい実施形態では、上記測定を得るステップは、（例えば単一のピクセル値又は１０未満のピクセル値をサンプリングすることによって）上記ウェハのいずれの実質的な部分を連続的に走査することなく、上記ウェハの上記スクライブライン領域に配置されたｅビーム標的パッドを標的とするステップを含む。特定の好ましい実施形態では、上記測定を得るステップは、上記ウェハのいずれの実質的な部分を連続的に走査することなく、上記ウェハの上記連続論理領域内に配置されたｅビーム標的パッドを選択的に標的とするステップを含む。いくつかの実施形態では、上記選択的に供するステップは、上記初期製作ステップのうちの１つ又は複数を再実行するかどうかを決定するステップを含んでよい。またいくつかの実施形態では、上記選択的に供するステップは、上記追加の製作ステップを実施するかどうかを決定するステップを含んでよい。
本発明の特定の実施形態は、電気的にプローブ探査可能な試験構造体を含んでよく、上記試験構造体は、上記米国仮特許出願に記載されているタイプのものを含むがそれに限定されず、製品ウェハのスクライブライン領域内に配置される。上記電気的にプローブ探査可能な試験構造体は、それ自体のプローブパッドを含んでよく、又は単一のパッドをプローブパッド及びｅビーム標的パッドの両方として機能させることができるように、近接した電圧コントラスト試験構造体と１つ若しくは複数のパッドを共有してよい。
以下の議論において、（以下の図１１〜８５の）本発明のセルは、「セル（ｃｅｌｌ）」とも「手段（ｍｅａｎｓ）」とも呼ばれる。明瞭性及び明確性のために、例えば「ＦＩＧ８２セル（ＦＩＧ８２ ｃｅｌｌ）」という呼称は、「図８２に示すトポロジ設計を有するセル」を意味し、その一方で「ＦＩＧ８２手段（ＦＩＧ８２ ｍｅａｎｓ）」という同様の呼称は、米国特許法第１１２条第６項の下で、「図８２セルの論理機能、即ち「駆動強度１における２入力３状態マルチプレクサ」を実装し、かつ図８２に示す構造又は同等の構造を有する、セル」を包含するものと解釈される。
限定を意図したものではないが一般に、本発明の更なる態様は、少なくとも５００個（又は１０００個、１５００個等）のセルの連続論理領域内に、（ｉ）ＦＩＧ３３Ａ‐Ｂセル；ＦＩＧ３４Ａ‐Ｂセル；ＦＩＧ３５Ａ‐Ｂセル；ＦＩＧ３６Ａ‐Ｂセル；ＦＩＧ３７Ａ‐Ｂセル；ＦＩＧ３８Ａ‐Ｂセル；ＦＩＧ３９Ａ‐Ｂセル；ＦＩＧ４０Ａ‐Ｂセル；ＦＩＧ４１Ａ‐Ｂセル；ＦＩＧ４２Ａ‐Ｂセル；ＦＩＧ４３Ａ‐Ｂセル；ＦＩＧ４４Ａ‐Ｂセル；ＦＩＧ４５セル；ＦＩＧ４６セル；ＦＩＧ４７セル；ＦＩＧ４８セル；ＦＩＧ４９セル；ＦＩＧ５０セル；ＦＩＧ５１セル；ＦＩＧ５２セル；ＦＩＧ５３セル；ＦＩＧ５４セル；ＦＩＧ５５セル；ＦＩＧ５６セル；ＦＩＧ５７セル；ＦＩＧ５８セル；ＦＩＧ５９セル；ＦＩＧ６０セル；ＦＩＧ６１セル；ＦＩＧ６２セル；ＦＩＧ６３セル；ＦＩＧ６４セル；ＦＩＧ６５セル；ＦＩＧ６６セル；ＦＩＧ６７セル；ＦＩＧ６８セル；ＦＩＧ６９セル；ＦＩＧ７０セル；ＦＩＧ７１セル；ＦＩＧ７２セル；ＦＩＧ７３セル；ＦＩＧ７４セル；ＦＩＧ７５セル；ＦＩＧ７６セル；ＦＩＧ７７セル；ＦＩＧ７８セル；ＦＩＧ７９セル；ＦＩＧ８０セル；ＦＩＧ８１セル；ＦＩＧ８２セル；ＦＩＧ８３Ａ‐Ｂセル；ＦＩＧ８４セル；及びＦＩＧ８５セルからなるセットから選択された、少なくともある選択された個数（例えば３個、４個、５個、６個、７個等）の別個の機能性セルと、（ｉｉ）少なくとも１つ（又は２つ、３つ、４つ等）の別個のタイプを含み、かつ：ＦＩＧ１１セル；ＦＩＧ１２セル；ＦＩＧ１３セル；ＦＩＧ１４セル；ＦＩＧ１５セル；ＦＩＧ１６セル；ＦＩＧ１７セル；ＦＩＧ１８セル；ＦＩＧ１９セル；ＦＩＧ２０セル；ＦＩＧ２１セル；ＦＩＧ２２セル；ＦＩＧ２３セル；ＦＩＧ２４セル；ＦＩＧ２５セル；ＦＩＧ２６セル；ＦＩＧ２７セル；ＦＩＧ２８セル；ＦＩＧ２９セル；ＦＩＧ３０セル；ＦＩＧ３１セル；及びＦＩＧ３２セルからなるセットから選択された、少なくとも１０個の試験対応セルとを内包する、製品集積回路に関する。本発明の別の態様は、例えば上述のセットから選択された、少なくともある選択された個数の別個のセルをインスタンス化及び製作することによって、上記ＩＣを作製するための方法に関する。
また、限定を意図したものではないが一般に、本発明の更なる態様は、少なくとも２００個（又は５００個、１０００個等）の手段の連続論理領域内に、（i）ＦＩＧ３３Ａ‐Ｂ手段；ＦＩＧ３４Ａ‐Ｂ手段；ＦＩＧ３５Ａ‐Ｂ手段；ＦＩＧ３６Ａ‐Ｂ手段；ＦＩＧ３７Ａ‐Ｂ手段；ＦＩＧ３８Ａ‐Ｂ手段；ＦＩＧ３９Ａ‐Ｂ手段；ＦＩＧ４０Ａ‐Ｂ手段；ＦＩＧ４１Ａ‐Ｂ手段；ＦＩＧ４２Ａ‐Ｂ手段；ＦＩＧ４３Ａ‐Ｂ手段；ＦＩＧ４４Ａ‐Ｂ手段；ＦＩＧ４５手段；ＦＩＧ４６手段；ＦＩＧ４７手段；ＦＩＧ４８手段；ＦＩＧ４９手段；ＦＩＧ５０手段；ＦＩＧ５１手段；ＦＩＧ５２手段；ＦＩＧ５３手段；ＦＩＧ５４手段；ＦＩＧ５５手段；ＦＩＧ５６手段；ＦＩＧ５７手段；ＦＩＧ５８手段；ＦＩＧ５９手段；ＦＩＧ６０手段；ＦＩＧ６１手段；ＦＩＧ６２手段；ＦＩＧ６３手段；ＦＩＧ６４手段；ＦＩＧ６５手段；ＦＩＧ６６手段；ＦＩＧ６７手段；ＦＩＧ６８手段；ＦＩＧ６９手段；ＦＩＧ７０手段；ＦＩＧ７１手段；ＦＩＧ７２手段；ＦＩＧ７３手段；ＦＩＧ７４手段；ＦＩＧ７５手段；ＦＩＧ７６手段；ＦＩＧ７７手段；ＦＩＧ７８手段；ＦＩＧ７９手段；ＦＩＧ８０手段；ＦＩＧ８１手段；ＦＩＧ８２手段；ＦＩＧ８３Ａ‐Ｂ手段；ＦＩＧ８４手段；及びＦＩＧ８５手段からなるセットから選択された、少なくともある選択された個数（２個、３個、４個、５個等）の別個の「手段」（即ち対応する手段又は米国特許法第１１２条第６項による「その等価物」）と、（ii）少なくとも１つ（又は２つ、３つ、４つ等）の別個のタイプを含み、かつ：ＦＩＧ１１手段；ＦＩＧ１２手段；ＦＩＧ１３手段；ＦＩＧ１４手段；ＦＩＧ１５手段；ＦＩＧ１６手段；ＦＩＧ１７手段；ＦＩＧ１８手段；ＦＩＧ１９手段；ＦＩＧ２０手段；ＦＩＧ２１手段；ＦＩＧ２２手段；ＦＩＧ２３手段；ＦＩＧ２４手段；ＦＩＧ２５手段；ＦＩＧ２６手段；ＦＩＧ２７手段；ＦＩＧ２８手段；ＦＩＧ２９手段；ＦＩＧ３０手段；ＦＩＧ３１手段；及びＦＩＧ３２手段からなるセットから選択された、少なくとも１０個の試験対応「手段」とを内包する、製品集積回路に関する。本発明の別の態様は、例えば上述のセットから選択された、少なくともある選択された個数の別個の手段をインスタンス化及び製作することによって、上記ＩＣを作製するための方法に関する。本発明の更なる態様は、少なくともある選択された個数（１個、２個、３個、４個）の上で定義したタイプのＩＣと、１つ又は複数の充電式電源といった他の任意の構成部品とを含む、電子システム（据え置き型又は携帯型）に関する。また、本発明のまた更なる態様は、例えば少なくともある選択された個数の、上で言及した「セル」及び／又は「手段」をインスタンス化することによって、上記ＩＣを作製するための方法に関する。
例示的な論理及び試験対応セル（図１１〜８５）は、テーパードデバイスの使用を回避することによって、このようなデバイスに関連するパラメトリック変動性の問題及び機能的歩留まり損失の問題を回避しているが、当業者であれば、これらのセルの同等の代替バージョンがテーパードデバイスを採用してよいこと、及び上記代替的なテーパードバージョンが本発明の範囲内であることを、容易に理解するであろう。
本発明の別の態様は、荷電粒子カラム（電子又はイオン）を用いたツールの使用に関し、上記ツールの主要な機能は、半導体ウェハの表面上の欠陥を発見すること（即ち点検器として機能すること）である。（本説明は用語「ｅビーム（ｅ−ｂｅａｍ）」を使用するが、本説明は全ての荷電ビームに当てはまることを理解されたい。）
本発明の一態様に従い、本発明者らは、ウェハ表面上のピクセルをサンプリングするＶＣ点検器を説明する。この走査方法は、以前に設計されたあらゆる点検器とは原理的に異なる。一実施形態では、ピクセルは、特定の指定されたＸ−Ｙ座標を有し、そのピクセル値（即ち電子ビーム信号）を用いて、欠陥が存在しているかいないかが決定される。これは、従来技術の典型的な２Ｄ点検ではなく、０Ｄ点検と考えることができる。
一実施形態では、上記ピクセルは、電圧コントラスト欠陥を発見する目的のために明確に形成された、電子試験構造体内の「パッド（ｐａｄ）」に対応する。ビームは上記パッドを、指定された時間に亘って照明する。各試験構造体は、１つ又は複数のパッドを有してよい（点検器はパッド１つあたり１ピクセルを読み出す）。上記試験パッドは、パターンが主に「試験チップ（ｔｅｓｔ ｃｈｉｐ）」として設計されている半導体ウェハ上に存在してよく、又は「製品ウェハ（ｐｒｏｄｕｃｔ ｗａｆｅｒ）」に埋め込まれてもよい。
一実施形態では、各ピクセルは、半導体製品レイアウトのある特定の具体的位置に対応する。製品上のこれらの位置における信号異常が、１つ又は複数の特定のタイプの欠陥の指標となるため、これらのピクセルが選択される。
一実施形態では、ステージは、「ステップ・アンド・スキャン（ｓｔｅｐ ａｎｄ ｓｃａｎ）」点検と同様に静止状態で保持される。ある所与の視野に対応するピクセル値が感知されると、上記ステージは、次のピクセルのセットを読み出すことができる別の位置へと移動する。
一実施形態では、ステージは、ピクセルの走査中に移動し、これに従ってｅビームを屈折させてステージの移動を補償することによって、点検が行われる。
一実施形態では、各位置におけるピクセル読み出しの期間は、各ピクセルに関して動的であり、即ち各点において点検されている試験構造体又は製品回路に応じて、ビームをその位置に保持する期間は好適に変化する。
一実施形態では、ウェハ上のビームのサイズは固定されておらず、読み出される各位置に対して動的に変化する。このタイプのビーム成形は、ｅビーム描画装置において使用されるものと同様である。構造体毎のスポットのサイズ設定により、ビームを各構造体に対して最適化できる。この最適化は典型的には、点検の信号対ノイズ比を最大化できる。本発明の別の態様は、試験パッドを有する電圧コントラスト被測定デバイス（ｖｏｌｔａｇｅ−ｃｏｎｔｒａｓｔ ｄｅｖｉｃｅ−ｕｎｄｅｒ−ｔｅｓｔ：「ＶＣ ＤＵＴ」）の設計に関し、完全な構造体を、極わずかなピクセル（１０未満）のみで試験する。上記ＶＣ ＤＵＴは、そのサイズ及び形状が非円形入射ｅビームを受け入れながら同時にＳＮＲを最大化する、試験パッドを有してよい。上記ビームはまた、正方形状のパッドに適合するように、同様に正方形状であってよい。上記パッドは、３を超える非対称アスペクト比（Ｘ／Ｙ長さ比）を有するビーム（例えばＸ寸法１００ｎｍ及びＹ寸法３００〜６００ｎｍのＤＵＴは、アスペクト比３：１、４：１、５：１を有することになる）を捕捉するよう構成してよい。
本発明のこれらの及びその他の態様、特徴及び利点を、以下の一連の図面において例示する。
図１は、標準セルレイアウトの例示的セクションの概念図であり、上記レイアウトは、複数の行に配設された論理セル（Ｌ）、タップセル（Ｔ）及びフィラーセル（Ｆ）と、上記列の間の配線チャネルと、近傍のデキャップセル（ｄＣ）とを含む。図示されているように、この例示的セクション内におけるデキャップ、タップ及びフィラーセルの全体的な分散は不規則であり、いずれの明確なパターン又は対称性に従うものではない。（当業者であれば、この図示が概念的なものであり、実際のレイアウトそのものを表すのではなく、本発明の原理を説明することのみを意図したものであることを容易に認識するであろう。）事実、当業者であれば、タップセルが典型的には１つのサイズであり、規則的な、又は略規則的な間隔で存在することを理解するであろう。同様に、当業者であれば、デキャップセルは、標準セル行内にフィットするようにサイズ設定でき、標準セル行内に配置でき、またそのようにサイズ設定及び配置されることが多いことも認識するであろう。
図２は、図１と同一の従来技術のレイアウトを示すが、第１の層内にダミーフィル領域が示されている。これらのダミーフィル領域は斜線付き領域として示されており、また図示されているように、規則的な（例えば長方形の）又は不規則な形状であってよい。本発明に従って最も有用なダミーフィル領域は、典型的には第３の、及びそれより上の金属層（例えばＭ３、Ｍ４、Ｍ５、Ｍ６）上に存在するが、アクティブな１つ又は複数のポリ層といった、より下の金属層及び／若しくは以前の層、又は局所的相互接続上に存在してもよい。（ダミーフィル領域は典型的には、１つ又は少数の標準セルよりも面積がはるかに大きくなるため、図２のダミーフィル領域の図示が概念的なものであることは、当業者には理解されるであろう。）
図３は、図１、２と同一のレイアウトの概念図であるが、第２の層内に１つ又は複数のダミーフィル領域が示されている。この第２の層のダミーフィル領域は、鱗状パターンで示されている。
図４は、図３のレイアウトをベースとした例示的なレイアウトの概念図であり、本発明の特定の態様を図示している。図４に例示されているように、フィラーセル（Ｆ）及びタップセル（Ｔ）は、試験構造体（ＴＳ４、ＴＳ５、ＴＳ６、ＴＳ７、ＴＳ８、ＴＳ９、ＴＳ１０）に置換され、デキャップセル（ｄＣ）は試験対応デキャップセル（ｄＣ‐Ｔ）に置換され、ダミーフィル領域は試験構造体（ＴＳ１、ＴＳ２、ＴＳ３）に置換されている。
図５は、本発明に従って使用するために好適な標準セルレイアウトのある好ましい形態の概念図である。この図は、セルの複数の行が当接しており、配線領域がセル全体を覆っている、比較的現代的なスタイルを示す。図示されていないが、配線領域は規則的な形状である必要はなく、また行に対して平行な方向に配向される必要もない。
図６は、図５のフィラーセル（Ｆ）、タップセル（Ｔ）、デキャップセル（ｄＣ）及びダミーフィル（斜線付き）領域が、自己完結型試験構造体（それぞれＴＳ、ｄＣ‐Ｔ及び網掛け領域）に置換されている、本発明による例示的なレイアウトを示す。
当業者であれば、特定の試験構造体を本発明に従って日和見的にインスタンス化するために、多数の選択肢が存在することを認識するであろう。
本発明による製品ＩＣは、マルチパターン形成構造体を含む、システマティック欠陥に最も影響される製品レイアウトパターンの、明視野及び／又はｅビーム（若しくは他の荷電）によるインラインシステマティック欠陥点検のために適合された試験構造体を含む。上記試験構造体は好ましくは、カナリア構造体（即ちプロセスレイアウトの限界を探るために使用される、設計ルール未満の構造体）を含んでよい。
本発明による製品ＩＣはまた、単一ライン状開口等の最も発生しやすい欠陥、及び最も発生しやすいビアホール開口位置に関する、製品様パターンの明視野及び／又はｅビームツールによるインラインランダム欠陥点検のために適合された試験構造体（カナリア構造体を含む））も含んでよい。
本発明による製品ＩＣはまた、オーバレイ／ミスアライメント、ポリＣＤ、ＭＯＬ ＣＤ、ビアホール底部ＣＤ、金属ＣＤといった製品固有パターン、及び高さ、誘電高さ等を抽出するための構造体といった、インライン計量のために適合された試験構造体も含んでよく、また（例えばオーバレイ、線状ＣＤ及びプロファイルに関して）電気的に並びに／又は走査電子顕微鏡によって試験可能であってよい。
本発明による製品ＩＣはまた、発生する確率が高いシステマティック故障のための、物理的故障分析（Ｐｈｙｓｉｃａｌ Ｆａｉｌｕｒｅ Ａｎａｌｙｓｉｓ：ＰＦＡ）構造体も含んでよく、上記ＰＦＡは、製品固有レイアウトパターン（カナリア構造体を含む）、及びプローブ探査のためのパッドを含んでよい。
また本発明による製品ＩＣは、上述の、又はその他の有用な試験構造体のいずれの組み合わせも含んでよい。
試験対応デキャップセルに関して、好ましい試験構造体は、単一線状開口点検のためのＭ１構造体である。
本発明の特定の実施形態による試験構造体の設計の重要な目標は：（１）試験構造体は、アクティブな領域（即ち標準セル又は相互接続）の印刷性に影響を及ぼしてはならないこと；並びに／又は（２）試験構造体は、アクティブセル特性（印刷性及び電気的特徴）の典型でなければならないことである。
以下に詳細に説明するように、図１１〜３２は、本発明の特定の実施形態における使用のために好適な、一連の例示的なＶＣ ＤＵＴを示す。
第１の例示的な試験対応タップセルを示す図１１を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成（Ｍｅｒｇｅｄ Ｖｉａ ｃｏｎｆｉｇｕｒａｔｉｏｎ）の、近傍の金属／局所的相互接続に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。（ｅビーム点検を、フローティングしているポリゴンに関して暗色又は明色状態を生成するよう構成できることは、当業者には理解されるであろう。後者の構成が典型的には比較的安定しており、従って本開示の実施例に関してこの構成が想定されているが、本発明がいずれの構成においても有用であることは、当業者には理解されるであろう。）
第１の例示的な試験対応フィラーセルを示す図１２を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図１３を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応タップセルを示す図１４を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された下層金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。
別の例示的な試験対応フィラーセルを示す図１５を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：結合ビアホール構成の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された下層金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。
別の例示的な試験対応タップセルを示す図１６を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：ビアホールの、近傍の金属／局所的相互接続に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図１７を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：ビアホールの、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図１８を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：ビアホールの、下層の金属に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層金属に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応タップセルを示す図１９を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図２０を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図２１を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図２２を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：下層に対する接点短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された下層→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応タップセルを示す図２３を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：同色金属端部の金属側部に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図２４を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：同色金属端部の金属側部に対する短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応タップセルを示す図２５を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。
別の例示的な試験対応フィラーセルを示す図２６を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属の開口。図示されている構成では、合格反応＝グランド接続された金属＝明色のパッドであり、その一方で不合格反応＝グランド接続された金属への接続の失敗→フローティングしているパッド＝暗色のパッドである。
別の例示的な試験対応タップセルを示す図２７を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属コーナーに対する金属の短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図２８を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：金属コーナーに対する金属の短絡。図示されている構成では、合格反応＝フローティングしている金属＝暗色のパッドであり、その一方で不合格反応＝グランド接続された金属層に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応タップセルを示す図２９を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：同色の接点端部の接点に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応タップセルを示す図３０を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：異なる色の接点の接点端部に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図３１を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：接点の接点に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。
別の例示的な試験対応フィラーセルを示す図３２を参照する。このセルは、Ｅ字型電圧コントラスト標的／パッドを内包し、また以下の故障モードを検出するためのｅビーム（又は他の荷電粒子）インライン試験のために構成される：接点の接点に対する短絡。図示されている構成では、合格反応＝フローティングしている接点＝暗色のパッドであり、その一方で不合格反応＝グランド接続された接触層に対する短絡→グランド接続されたパッド＝明色のパッドである。
図３３Ａ〜８５は、標準セルライブラリからの例示的なセルを示す。これらのセルは、上述の図１１〜３２の試験対応フィラーセルと適合する。これらの例示的な標準セルを、添付の図３３Ａ〜８５に詳細に示す。図示されている各セルの機能を以下に説明する。図３３Ａは、これらの図のための層の凡例を提供するものであり、層が以下のように図示されている：金属‐１／第１のマスク（１１）；金属‐１／第２のマスク（１２）；ビアホール‐０（１３）；ビアホール‐１（１４）；金属‐２（１５）；ポリ接点（１６）；アクティブ（１７）；アクティブ接点（１８）；ポリ（１９）；ポリカット（２０）；及びアクティブカット（２１）。これらのセルが、（例えば：Ｓ． Ｓａｉｋａ，“Ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｙ ａｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ”、米国登録特許第８３０２０５７Ｂ２号（参照により本出願に援用される）；Ｊ． Ｊ． Ｌｅｅ， ｅｔ ａｌ．，“Ｓｔａｎｄａｒｄ Ｃｅｌｌ Ｐｌａｃｅｍｅｎｔ Ｔｅｃｈｎｉｑｕｅ Ｆｏｒ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ”、米国特許出願第２０１３００３６３９７Ａ１号（これもまた参照により本出願に援用される）；Ｄ． Ｄ． Ｓｈｅｒｌｅｋａｒ，“Ｐｏｗｅｒ Ｒｏｕｔｉｎｇ ｉｎ Ｓｔａｎｄａｒｄ Ｃｅｌｌ Ｄｅｓｉｇｎｓ”、米国特許出願第２０１２０２４９１８２Ａ１号（これもまた参照により本出願に援用される）；Ｈ． Ｈ． Ｎｇｕｙｅｎ， ｅｔ ａｌ．，“７-ｔｒａｃｋｓ ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｙ”、米国特許第６９３８２２６号（これもまた参照により本出願に援用される）；Ｐ． Ｐｅｎｚｅｓ， ｅｔ ａｌ．，“Ｈｉｇｈ-ｓｐｅｅｄ ｌｏｗ‐ｌｅａｋａｇｅ‐ｐｏｗｅｒ ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｙ”、米国特許第８０７９００８号（これもまた参照により本出願に援用される）；Ｈ．‐Ｙ． Ｋｉｍ， ｅｔ ａｌ．，“Ｓｔａｎｄａｒｄ ｃｅｌｌ ｌｉｂｒａｒｉｅｓ ａｎｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｉｎｃｌｕｄｉｎｇ ｓｔａｎｄａｒｄ ｃｅｌｌｓ”、米国特許第８１７４０５２号（これもまた参照により本出願に援用される）；及びＯ． Ｍ． Ｋ． Ｌａｗ， ｅｔ ａｌ．，“Ｓｔａｎｄａｒｄ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ ｍｅｔｈｏｄｓ ｗｉｔｈ ｖａｒｉａｂｌｅ ｄｅｓｉｇｎ ｒｕｌｅｓ”米国特許第８１７３４９１号（これもまた参照により本出願に援用される）に記載されているような）当該技術分野において公知の方法及び構成においてインスタンス化及び使用するために構成されていることは、当業者であれば理解するであろう。更に、当業者であれば認識するであろうように、各セル境界の右及び左縁部を超えて図示されているダミーポリストライプは、ＤＲＣ検査に使用され、従ってセル自体の一部と考えてはならない。本発明のライブラリを用いて構成された製品ＩＣは好ましくは、市販の１４ｎｍ製作プロセスを用いて製作される。
第１の例示的な標準セルの当接している左側及び右側部分をそれぞれ示す、図３３Ａ、Ｂを参照する。このセルは、駆動強度３において設定及び反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３４Ａ、Ｂを参照する。このセルは、駆動強度２において設定及び反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３５Ａ、Ｂを参照する。このセルは、駆動強度１において設定及び反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３６Ａ、Ｂを参照する。このセルは、駆動強度３に設定された走査対応ｄ‐フリップフロップを実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３７Ａ、Ｂを参照する。このセルは、駆動強度２に設定された走査対応ｄ‐フリップフロップの論理機能を実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３８Ａ、Ｂを参照する。このセルは、駆動強度１に設定された走査対応ｄ‐フリップフロップを実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図３９Ａ、Ｂを参照する。これは、駆動強度３においてリセットされ反転された出力を有する走査対応ｄ‐フリップフロップの論理機能を実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４０Ａ、Ｂを参照する。このセルは、駆動強度２においてリセットされ反転された出力を有する走査対応ｄ‐フリップフロップを実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４１Ａ、Ｂを参照する。このセルは、駆動強度１においてリセットされ反転された出力を有する走査対応ｄ‐フリップフロップを実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４２Ａ、Ｂを参照する。このセルは、駆動強度３にリセットされた走査対応ｄ‐フリップフロップの論理機能を実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４３Ａ、Ｂを参照する。このセルは、駆動強度２にリセットされた走査対応ｄ‐フリップフロップを実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図４４Ａ、Ｂを参照する。このセルは、駆動強度１にリセットされた走査対応ｄ‐フリップフロップの論理機能を実装する。
別の標準セルを示す図４５を参照する。このセルは、駆動強度３において設定及びリセットされたラッチの論理機能を実装する。
別の標準セルを示す図４６を参照する。このセルは、駆動強度２において設定及びリセットされたラッチの論理機能を実装する。
別の標準セルを示す図４７を参照する。このセルは、駆動強度１において設定及びリセットされたラッチの論理機能を実装する。
別の標準セルを示す図４８を参照する。このセルは、駆動強度３において設定されたラッチの論理機能を実装する。
別の標準セルを示す図４９を参照する。このセルは、駆動強度２において設定されたラッチの論理機能を実装する。
別の標準セルを示す図５０を参照する。このセルは、駆動強度１において設定されたラッチの論理機能を実装する。
別の標準セルを示す図５１を参照する。このセルは、駆動強度３においてリセットされたラッチの論理機能を実装する。
別の標準セルを示す図５２を参照する。このセルは、駆動強度２においてリセットされたラッチの論理機能を実装する。
別の標準セルを示す図５３を参照する。このセルは、駆動強度１においてリセットされたラッチの論理機能を実装する。
別の標準セルを示す図５４を参照する。このセルは、駆動強度４において反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図５５を参照する。このセルは、駆動強度３において反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図５６を参照する。このセルは、駆動強度２において反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図５７を参照する。このセルは、駆動強度１において反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図５８を参照する。このセルは、駆動強度３において反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図５９を参照する。このセルは、駆動強度２において反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図６０を参照する。このセルは、駆動強度１において反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図６１を参照する。このセルは、駆動強度３において設定、リセット及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６２を参照する。このセルは、駆動強度２において設定、リセット及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６３を参照する。このセルは、駆動強度１において設定、リセット及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６４を参照する。このセルは、駆動強度３において設定及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６５を参照する。このセルは、駆動強度２において設定及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６６を参照する。このセルは、駆動強度１において設定及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６７を参照する。このセルは、駆動強度３においてリセット及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６８を参照する。このセルは、駆動強度２においてリセット及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図６９を参照する。このセルは、駆動強度１においてリセット及び反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図７０を参照する。このセルは、駆動強度３においてリセット、反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図７１を参照する。このセルは、駆動強度２においてリセット、反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図７２を参照する。このセルは、駆動強度１においてリセット、反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図７３を参照する。このセルは、駆動強度４において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図７４を参照する。このセルは、駆動強度３において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図７５を参照する。このセルは、駆動強度２において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図７６を参照する。このセルは、駆動強度１において反転されたクロック及び反転された出力を有するラッチの論理機能を実装する。
別の標準セルを示す図７７を参照する。このセルは、駆動強度３において反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図７８を参照する。このセルは、駆動強度２において反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図７９を参照する。このセルは、駆動強度１において反転されたクロックを有するラッチの論理機能を実装する。
別の標準セルを示す図８０を参照する。このセルは、駆動強度４において２入力３状態マルチプレクサの論理機能を実装する。
別の標準セルを示す図８１を参照する。このセルは、駆動強度２において２入力３状態マルチプレクサの論理機能を実装する。
別の標準セルを示す図８２を参照する。このセルは、駆動強度１において２入力３状態マルチプレクサの論理機能を実装する。
別の標準セルの当接している左側及び右側部分をそれぞれ示す、図８３Ａ、Ｂを参照する。このセルは、駆動強度４において反転された出力を有する２入力３状態マルチプレクサの論理機能を実装する。
別の標準セルを示す図８４を参照する。このセルは、駆動強度２において反転された出力を有する２入力３状態マルチプレクサの論理機能を実装する。
別の標準セルを示す図８５を参照する。このセルは、駆動強度１において反転された出力を有する２入力３状態マルチプレクサの論理機能を実装する。
当業者であれば理解するであろうように、図３３Ａ〜８５に図示されている例示的なフリップフロップ、ラッチ及びｍｕｘの設計は、競合する設計と比較して大幅な改善（例えば少なくとも１つのポリストライプの削減）を達成している。
図８６は、従来技術の「ステップ・アンド・スキャン（ｓｔｅｐ ａｎｄ ｓｃａｎ）」及び「スウォージング（ｓｗａｔｈｉｎｇ）」技術を示す。
図８７は、従来技術のビーム走査／成形装置を示す。
図８８は、図８７のカラムを用いて実現できるビーム形状の例を示す。
図８９は、典型的には円形であり、複数の同一のダイに分割される、例示的な半導体ウェハを示し、更に、全ての試験構造体がダイのスクライブライン領域内に配置されている例示的ケースを示す。
図９０は、パッドが一列にレイアウトされた一連の試験構造体を示し、電子ビームのスポットは、上記スポットに対するウェハの相対移動によってパッド全体を走査する。
図９１は、パッドに送達される電子流を最大化するために、パッドのサイズ及び形状に適合するように非円形に成形された、電子ビームスポットを示す。
図９２は、試験構造体に送達する必要がある荷電量に応じてサイズ設定されたパッド形状の別の図を示し、より多くの荷電を必要とする試験構造体は、ビームの走査方向に沿ってより長いパッドを有し、これにより、パッド上のビーム滞留時間を増大させる。
図９３は、荷電させるパッドが存在しない長い区間が存在する場合にはビームが迅速に、ただし一定の速度で移動し、パッドが配置された領域においては、試験構造体のパッドにより多く荷電させることができるように、よりゆっくりと移動するシナリオを示す。
図９４は、パッドの両側にレイアウトされた試験構造体を示し、これにより、ウェハ上のビームの単回パスを用いて、より多くの試験構造体を走査できる。
図９５は、パッドのレイアウトが半導体加工の設計ルールに適合するように、中実のパッドをより細いライン又は代替的形状に分割できる方法を示す。ここで図９６を参照する。図９６は、単一スポット測定における読み出しのための非円形入射ｅビームを受け入れるためのサイズ及び形状を有するＶＣ ＤＵＴを示し、パッドグループは、１つ置きのラインのみがＤＵＴに接続され、パッドの残りのラインがフローティング又はグランドへと接続されることによって、これらの極性が機能しているＤＵＴの極性と反対になるように設計されている。
機能しているＤＵＴに関して、パッドのラインは交互になった明色／暗色として現れることになり、その一方で機能していないＤＵＴ（即ち故障したＤＵＴ）に関しては、パッドは全て明色であるか、又は全て暗色である。ここでその利点は、全ての欠陥を有しないＤＵＴに関する「正味の（ｎｅｔ）」グレーレベルが事実上常に同一となり、画像コンピュータが全ての欠陥を有するＤＵＴの検出のために同一の閾値を使用できる点である。これにより、画像コンピュータのソフトウェアアルゴリズム及びハードウェアが簡略化される。
これより本発明の特定の態様によるＶＣ ＤＵＴの一実施形態の概念図である、図９７を参照する。パッドは、大型スポットサイズｅビームツールを用いて、単一ピクセル測定（即ち単一のアナログ読み出し値）又は同一位置におけるＮ個のアナログ値（即ちＳＮＲを改善するためにＮ個のサンプルの二値平均化を使用できる）によって読み出される。
ビーム及びパッドは、ある程度同一のフットプリントを有するように設計される。この場合、Ｘ／Ｙアスペクト比は〜１となる。ビームはパッドに適合するように正方形に成形されるが、同様のサイズの円形であってもよい。図は４つのパッドを示しているが、本発明は１つ又は複数のパッドにも同様に適用される。
本発明の特定の態様によるＶＣ ＤＵＴの別の実施形態の概念図である、図９８を参照する。パッドは、大型スポットサイズｅビームツールを用いて、単一ピクセル測定（即ち単一のアナログ読み出し値）又は同一位置におけるＮ個のアナログ値（即ちＳＮＲを改善するためにＮ個のサンプルの二値平均化を使用できる）によって読み出される。全体として、パッド及びビームはウェハ上で同様のフットプリントを有する。しかしながら、半導体レイアウト設計ルールを満たしながら非対称ビーム（Ｘ／Ｙアスペクト比＞３）を受け入れるために、パッドは、幅が狭い複数の水平なラインのアレイに分割されている。図は１つのパッドを示しているが、本発明は１つ又は複数のパッドにも同様に適用される。
本発明の特定の態様によるＶＣ ＤＵＴの別の実施形態の概念図である、図９９を参照する。パッドは線状ビームに対して最適化されている。パッド及びビームのＸ／Ｙアスペクト比は３超である。パッドは、バーコードスキャナのように読み取され、各パッドの極性が１０ピクセル未満で読み取られる。図は４つのパッドを示しているが、本発明は１つ又は複数のパッドにも同様に適用される。
Claims (20)
- 少なくとも以下のステップ：
製品ＩＣウェハを初期製作ステップに供するステップ；
前記ウェハ上に設けられた複数の試験構造体から連続走査を行わずにｅビーム励起測定を得るステップであって、前記各試験構造体に関連するｅビームパッドであって、複数の電気的に接続された細長い金属セグメントを備えた論理デバイスを含むｅビームパッドから１０未満のピクセルを選択的にサンプリングすることによって当該ｅビームパッドを選択的に標的とする、前記測定を得るステップ；及び
前記試験構造体から得られた測定に少なくとも部分的に基づいて、前記ウェハを、追加の製作ステップに選択的に供するステップ
を含む、ＩＣ製作プロセス。 - 前記測定を得るステップは、非対称アスペクト比を有するｅビーム標的パッドを選択的に標的とするステップを含む、請求項１に記載のＩＣ製作プロセス。
- 前記測定を得るステップは、標的にされた前記各ｅビームパッドから単一のピクセルの測定のみを得るステップを伴う、請求項１に記載のＩＣ製作プロセス。
- 前記選択的に供するステップは、前記初期製作ステップのうちの１つ又は複数を再実行するかどうかを決定するステップを含む、請求項１に記載のＩＣ製作プロセス。
- 前記選択的に供するステップは、前記追加の製作ステップを実施するかどうかを決定するステップを含む、請求項１に記載のＩＣ製作プロセス。
- 少なくとも以下のステップ：
製品ＩＣウェハを初期製作ステップに供するステップ；
前記ウェハ上に設けられた複数の試験構造体からｅビーム励起測定を得るステップであって、細長主軸を有するｅビームスポットを用いて、前記各試験構造体に関連するｅビームパッドであって、複数の電気的に接続された細長い金属セグメントを備えた論理デバイスを含むｅビームパッドを選択的に標的とする、前記測定を得るステップ；及び
前記試験構造体から得られた測定に少なくとも部分的に基づいて、前記ウェハを、追加の製作ステップに選択的に供するステップ
を含む、ＩＣ製作プロセス。 - 標的にされた前記各ｅビームパッドのサイズおよび形状に適合するように、前記各ｅビームスポットを成形することにより、走査効率を最大化する、請求項６に記載のＩＣ製作プロセス。
- 標的にされた前記各ｅビームパッドは、前記ｅビームスポットの前記細長主軸に適合する、該ｅビームの走査方向の第１の寸法を有し、
標的にされた前記ｅビームパッドのうちの少なくともいくつかは、前記第１の寸法に対して垂直な第２の寸法が異なっている、請求項６に記載のＩＣ製作プロセス。 - 標的にされた前記各ｅビームパッドは、直線状の走査ラインに沿って位置決めされ、
前記ｅビームスポットの前記細長主軸は、前記走査ラインに対して垂直に配向される、請求項６に記載のＩＣ製作プロセス。 - 前記測定を得るステップは、標的にされた前記各ｅビームパッドから、１０未満のピクセルの測定を得るステップを伴う、請求項６に記載のＩＣ製作プロセス。
- 前記測定を得るステップは、標的にされた前記各ｅビームパッドから、単一のピクセルの測定のみを得るステップを伴う、請求項１０に記載のＩＣ製作プロセス。
- 前記選択的に供するステップは、前記初期製作ステップのうちの１つ又は複数を再実行するかどうかを決定するステップを含む、請求項６に記載のＩＣ製作プロセス。
- 前記選択的に供するステップは、前記追加の製作ステップを実施するかどうかを決定するステップを含む、請求項６に記載のＩＣ製作プロセス。
- 少なくとも以下のステップ：
製品ＩＣウェハを初期製作ステップに供するステップ；
前記ウェハ上に設けられた複数の試験構造体からｅビーム励起測定を得るステップであって、直線状走査方向に沿って、前記各試験構造体に関連するｅビームパッドであって複数の電気的に接続された細長い金属セグメントを備えた論理デバイスを含むｅビームパッドを選択的に標的とする、前記測定を得るステップ；及び
前記試験構造体から得られた測定に少なくとも部分的に基づいて、前記ウェハを、追加の製作ステップに選択的に供するステップ
を含む、ＩＣ製作プロセス。 - 標的にされた前記各ｅビームパッドは、サイズ及び形状が同一の少なくとも２つの前記細長い金属セグメントを有する、請求項１４に記載のＩＣ製作プロセス。
- 前記測定を得るステップは、標的にされた前記各ｅビームパッドから、１０未満のピクセルの測定を得るステップを伴う、請求項１４に記載のＩＣ製作プロセス。
- 前記測定を得るステップは、標的にされた前記各ｅビームパッドから、単一のピクセルの測定のみを得るステップを伴う、請求項１６に記載のＩＣ製作プロセス。
- 前記測定を得るステップは、前記直線状走査方向に対して垂直に配向された細長主軸を有するｅビームスポットを用いて、選択的に標的とするステップを伴う、請求項１４に記載のＩＣ製作プロセス。
- 前記選択的に供するステップは、前記初期製作ステップのうちの１つ又は複数を再実行するかどうかを決定するステップを含む、請求項１４に記載のＩＣ製作プロセス。
- 前記選択的に供するステップは、前記追加の製作ステップを実施するかどうかを決定するステップを含む、請求項１４に記載のＩＣ製作プロセス。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201462011161P | 2014-06-12 | 2014-06-12 | |
| US201414303578A | 2014-06-12 | 2014-06-12 | |
| US62/011,161 | 2014-06-12 | ||
| US14/303,578 | 2014-06-12 | ||
| PCT/US2015/035647 WO2015192069A1 (en) | 2014-06-12 | 2015-06-12 | Opportunistic placement of ic test structures and/or e-beam target pads in areas otherwise used for filler cells, tap cells, decap cells, scribe lines, and/or dummy fill, as well as product ic chips containing same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017525160A JP2017525160A (ja) | 2017-08-31 |
| JP6702955B2 true JP6702955B2 (ja) | 2020-06-03 |
Family
ID=54834446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017518035A Active JP6702955B2 (ja) | 2014-06-12 | 2015-06-12 | フィラーセル、タップセル、デキャップセル、スクライブライン及び／又はダミーフィル並びにこれらを内包する製品ＩＣチップのために使用されるはずの領域への、ＩＣ試験構造体及び／又はｅビーム標的パッドの日和見的配置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP6702955B2 (ja) |
| KR (1) | KR102474252B1 (ja) |
| CN (1) | CN106575649A (ja) |
| TW (1) | TW201611145A (ja) |
| WO (1) | WO2015192069A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9799575B2 (en) | 2015-12-16 | 2017-10-24 | Pdf Solutions, Inc. | Integrated circuit containing DOEs of NCEM-enabled fill cells |
| US10199283B1 (en) | 2015-02-03 | 2019-02-05 | Pdf Solutions, Inc. | Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage |
| US9805994B1 (en) | 2015-02-03 | 2017-10-31 | Pdf Solutions, Inc. | Mesh-style NCEM pads, and process for making semiconductor dies, chips, and wafers using in-line measurements from such pads |
| US10593604B1 (en) | 2015-12-16 | 2020-03-17 | Pdf Solutions, Inc. | Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells |
| US10978438B1 (en) | 2015-12-16 | 2021-04-13 | Pdf Solutions, Inc. | IC with test structures and E-beam pads embedded within a contiguous standard cell area |
| US9929063B1 (en) | 2016-04-04 | 2018-03-27 | Pdf Solutions, Inc. | Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates |
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| US9653446B1 (en) | 2016-04-04 | 2017-05-16 | Pdf Solutions, Inc. | Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, TS-short-configured, and AA-short-configured, NCEM-enabled fill cells |
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-
2015
- 2015-06-12 JP JP2017518035A patent/JP6702955B2/ja active Active
- 2015-06-12 WO PCT/US2015/035647 patent/WO2015192069A1/en active Application Filing
- 2015-06-12 CN CN201580043425.3A patent/CN106575649A/zh active Pending
- 2015-06-12 KR KR1020177000797A patent/KR102474252B1/ko active IP Right Grant
- 2015-06-12 TW TW104119143A patent/TW201611145A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2015192069A1 (en) | 2015-12-17 |
| TW201611145A (zh) | 2016-03-16 |
| KR102474252B1 (ko) | 2022-12-05 |
| CN106575649A (zh) | 2017-04-19 |
| KR20170018027A (ko) | 2017-02-15 |
| JP2017525160A (ja) | 2017-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20170202 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180612 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190510 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190528 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20190828 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200507 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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