CN106571364A - 集成电路装置及其制造方法 - Google Patents

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Abstract

本发明提供了集成电路装置及其制造方法。集成电路装置包括从器件间隔离区的表面突出的双峰突起。为了制造该集成电路装置，在衬底的器件间隔离区中形成多个凹槽，通过部分地去除多个凹槽之间的衬底的表面来形成凹坑，通过蚀刻器件区和器件间隔离区中的衬底，在器件区中形成至少一个鳍式有源区域，并且在器件间隔离区中从衬底的表面形成双峰突起。

Description

集成电路装置及其制造方法
相关申请的交叉引用
本申请要求于2015年10月7日在韩国知识产权局提交的韩国专利申请No.10-2015-0141047的优先权的利益，该申请的公开以引用方式全文并入本文中。
技术领域
公开的实施例涉及集成电路装置及其制造方法，例如，涉及包括鳍式场效应晶体管(FET)的集成电路装置及其制造方法。
背景技术
随着设计和制造技术的提高，半导体装置持续按比例缩小。在这种按比例缩小的半导体装置中，布线与触点之间的空间减小，因此对晶体管的高速操作和精确操作的要求进一步增加。
发明内容
本发明构思的各方面提供了一种具有能够提高鳍式场效应晶体管(FET)的性能的结构的集成电路装置，所述鳍式场效应晶体管被包括在高度集成的半导体装置中，并且被高度缩小(highly scaled)。
本发明构思的各方面还提供了一种具有能够提高鳍式场效应晶体管(FET)的性能的结构的制造集成电路装置的方法，所述鳍式场效应晶体管被包括在高度集成的半导体装置中，并且被高度缩小。
根据本发明构思的一方面，提供了一种集成电路装置，该集成电路装置包括：衬底，其包括PMOS器件区、邻近于PMOS器件区的NMOS器件区和介于PMOS器件区与NMOS器件区之间的器件间隔离区；第一鳍式有源区域，其在PMOS器件区和NMOS器件区之一中从衬底突出；器件隔离层，其在器件间隔离区覆盖衬底，其中参照在PMOS器件区与NMOS器件区之间延伸的竖直剖面观看时：在器件间隔离区的衬底的上表面包括双峰突起，该双峰突起包括具有第一尖峰的第一峰、具有第二尖峰的第二峰和布置在第一尖峰与第二尖峰之间的凹坑，该凹坑的深度包括从凹坑的最下面的部分至第一尖峰和第二尖峰之一的高度的竖直距离，其中双峰突起的高度包括从紧邻着双峰突起的衬底的顶表面的最小高度至第一尖峰和第二尖峰之一的顶部的竖直距离，并且双峰突起的高度大于凹坑的深度。
根据本公开的一方面，一种集成电路装置包括：衬底，其包括第一器件区、第二器件区和在第一器件区与第二器件区之间的器件间隔离区；多个鳍式有源区域，其在第一器件区和第二器件区中从衬底突出；器件隔离层，其布置在第一器件区和第二器件区之间的器件间隔离区处的衬底上；其中器件间隔离区中的衬底的表面包括多个双峰突起，并且在器件间隔离区中，多个谷部各自位于相邻的成对的多个双峰突起之间，谷部的竖直深度小于多个鳍式有源区域的高度；并且其中器件隔离层覆盖多个双峰突起和多个谷部。
根据本公开的一方面，一种制造集成电路装置的方法包括以下步骤：在衬底的器件区和器件间隔离区中形成多个掩模图案；通过蚀刻位于器件间隔离区中的多个掩模图案之间的衬底的暴露的部分来在器件间隔离区中形成多个凹槽；去除器件间隔离区中的多个掩模图案；通过部分地去除通过去除多个掩模图案暴露的衬底的一部分来在器件间隔离区中形成凹坑；以及通过利用布置在器件区中的多个掩模图案作为蚀刻掩模而蚀刻器件区和器件间隔离区中的衬底，在衬底的表面上在器件区中形成至少一个鳍式有源区域以及在器件间隔离区中形成双峰突起。
根据本公开的一方面，一种制造集成电路装置的方法包括以下步骤：在衬底的器件区和器件间隔离区中形成多个掩模图案；通过利用多个掩模图案作为蚀刻掩模蚀刻衬底，在器件区和器件间隔离区中形成多个鳍式有源区域；在器件区中的多个鳍式有源区域被保护掩模图案覆盖的同时，通过在器件间隔离区中去除多个掩模图案和部分地去除多个鳍式有源区域，在器件间隔离区中形成多个双峰突起，以及形成各自位于多个双峰突起之间的多个凹槽；通过去除保护掩模图案暴露出器件区中的多个鳍式有源区域；以及形成覆盖多个鳍式有源区域的侧壁、多个双峰突起和多个凹槽的器件隔离层。
根据本公开的一方面，一种制造集成电路装置的方法包括以下步骤：在衬底上形成在第一方向上延伸的多个牺牲图案；在牺牲图案的侧壁上形成多个间隔件掩模图案；从衬底去除多个牺牲图案；利用间隔件掩模图案作为蚀刻掩模在衬底上形成多个第一掩模图案；利用间隔件掩模图案和第一掩模图案作为蚀刻掩模蚀刻衬底，以形成在衬底的第一区中在第一方向上延伸的第一双峰突起和在衬底的第二区中在第一方向上延伸的第一鳍式有源区域，其中参照在垂直于第一方向的方向上截取的竖直剖面观看时：第一双峰突起的上表面包括具有第一尖峰的第一峰、具有第二尖峰的第二峰和布置在第一尖峰与第二尖峰之间的凹坑，该凹坑的深度包括从凹坑的最下面的部分至第一尖峰和第二尖峰之一的高度的竖直距离，第一双峰突起的高度包括从紧邻着双峰突起的衬底的顶表面的最小高度至第一尖峰和第二尖峰之一的顶部的竖直距离，并且双峰突起的高度大于凹坑的深度。
根据本公开的一方面，一种集成电路装置包括：衬底，其具有顶表面，该顶表面在衬底的第一区中形成包括第一双峰突起的多个双峰突起；以及在衬底的第二区中的鳍式有源区域，其中第一鳍式有源区域的高度与第一双峰突起的峰的高度的比率在2与4之间，鳍式有源区域的高度是从第一鳍式有源区域的顶表面至与紧邻着第一鳍式有源区域的衬底的最小高度相对应的深度的竖直距离，其中峰的高度是从峰的顶表面至与紧邻着第一双峰突起的衬底的最小高度相对应的深度的竖直距离。
附图说明
将从以下结合附图的详细描述中更加清楚地理解本发明构思的示例性实施例，附图中：
图1A是根据某些示例性实施例的集成电路装置的主要元件的平面布局图，并且图1B是沿着图1A的线B-B'截取的集成电路装置的剖视图；
图2是根据某些示例性实施例的集成电路装置的剖视图；
图3是根据某些示例性实施例的集成电路装置的剖视图；
图4是根据某些示例性实施例的集成电路装置的剖视图；
图5A至图5P是根据某些示例性实施例的用于描述基于处理次序制造集成电路装置的方法的剖视图；
图6A至图6D是根据某些示例性实施例的用于描述基于处理次序制造集成电路装置的方法的剖视图；
图7A至图7F是根据某些示例性实施例的用于描述基于处理次序制造集成电路装置的方法的剖视图；
图8A是根据某些示例性实施例的集成电路装置的主要元件的平面布局图，并且图8B是沿着图8A的线B-B'截取的集成电路装置的剖视图；
图9A是根据某些示例性实施例的集成电路装置的主要元件的平面布局图，并且图9B是沿着图9A的线B1-B1'和B2-B2’截取的集成电路装置的剖视图；
图10是根据某些示例性实施例的集成电路装置的剖视图；
图11是根据某些示例性实施例的电子装置的框图；以及
图12是根据某些示例性实施例的电子***的框图。
具体实施方式
下文中，将通过参照附图解释本发明的示例性实施例来详细描述本发明构思的各方面。附图中的相同附图标记指代相同元件，因此将省略对它们的描述。
图1A和图1B是示出根据示例性实施例的集成电路装置100的主要元件的图。图1A是集成电路装置100的平面布局图。图1B是沿着图1A的线B-B'截取的集成电路装置100的剖视图。
参照图1A和图1B，集成电路装置100可包括具有在水平方向(图1的X和Y方向)上延伸的主表面的衬底110。衬底110的主表面可为集成电路装置100的有源表面，并且可为其上或其中形成有集成电路装置100的大部分电路的表面。衬底110可包括彼此间隔开的多个器件区DR1和DR2和布置在所述多个器件区DR1和DR2之间的器件间隔离区IDR。所述多个器件区DR1和DR2可包括彼此间隔开的第一器件区DR1和第二器件区DR2，同时器件间隔离区IDR介于第一器件区DR1与第二器件区DR2之间。
从衬底110突出的至少一个鳍式有源区域FA可形成在所述多个器件区DR1和DR2中的每一个中。图1A和图1B示出了其中在器件区DR1和DR2中的每一个中形成了两个鳍式有源区域FA的示例，但是本发明构思的示例性实施例不限于附图的示例。例如，一个鳍式有源区域FA或者三个或更多个鳍式有源区域FA可形成在所述多个器件区DR1和DR2中的每一个中，并且不同数量的鳍式有源区域FA可形成在所述多个器件区DR1和DR2中。例如，第一器件区DR1的鳍式有源区域FA的数量可与第二器件区DR2的鳍式有源区域FA的数量不同。
至少一个双峰突起120可形成在包括在衬底110中的器件间隔离区IDR的表面上。图1B示出了形成在单个器件间隔离区IDR中的四个双峰突起120的示例，但是本发明构思的示例性实施例不限于附图的示例。根据本发明构思的特定示例性实施例，一个双峰突起120或者多个双峰突起120可根据将被形成的装置的布局设计而形成在器件间隔离区IDR中，并且可不同地选择所述多个双峰突起120的数量。
覆盖至少一个双峰突起120的器件隔离层132可形成在器件间隔离区IDR上。浅沟槽隔离(STI)层134可形成在所述多个器件区DR1和DR2上的所述多个鳍式有源区域FA之间。STI层134的深度可小于器件隔离层132的深度。
所述多个鳍式有源区域FA可在垂直于衬底110的主表面的方向(Z方向)上从衬底110突出，并且可沿着衬底110上的一个方向(图1A和图1B的Y方向)彼此平行地延伸。
所述多个鳍式有源区域FA中的每一个的下侧壁可由器件隔离层132和/或STI层134覆盖。沟道区域CH可形成在从器件隔离层132和STI层134突出的所述多个鳍式有源区域FA上。
衬底110可包括诸如Si和Ge的半导体，或者诸如SiGe、SiC、GaAs、InAs和InP的化合物半导体。在一些示例性实施例中，衬底110可包括III-V族材料和IV族材料中的至少一个。III-V族材料可包括包含至少一个III族元素和至少一个V族元素的二元化合物、三元化合物或四元化合物。III-V族材料可为包括作为III族元素的In、Ga和Al中的至少一个元素和作为V族元素的As、P和Sb中的至少一个元素的化合物。例如，III-V族材料可选自InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)。例如，二元化合物可为InP、GaAs、InAs、InSb和GaSb之一。三元化合物可为InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP之一。IV族材料可为Si或Ge。然而，本发明构思的示例性实施例不限于III-V族材料和IV族材料的以上示例。III-V族材料和诸如Ge的IV族材料可用作用于形成具有低功耗和高操作速度的晶体管的沟道材料。可通过利用包括电子迁移率比Si衬底的电子迁移率更高的III-V族材料(例如，GaAs)的半导体衬底和具有空穴迁移率比Si衬底的空穴迁移率更高的半导体材料(例如，Ge)的半导体衬底来制造高性能互补金属氧化物半导体(CMOS)。在一些示例性实施例中，当NMOS晶体管形成在衬底110上时，衬底110可包括上面解释的III-V族材料之一。在一些示例性实施例中，当PMOS晶体管形成在衬底110上时，衬底110的至少一部分可包括Ge。在特定示例性实施例中，衬底110可具有绝缘体上硅(SOI)结构。衬底110可包括导电区域，例如，掺有杂质的阱或者掺有杂质的结构。
在一些示例性实施例中，所述多个鳍式有源区域FA的沟道区域CH可包括单个材料。例如，包括沟道区域CH的所述多个鳍式有源区域FA可包括Si。在一些示例性实施例中，所述多个鳍式有源区域FA中的一些可包括Ge，而其它所述多个鳍式有源区域FA可包括Si。
图1B示出了其中所述多个鳍式有源区域FA中的每一个的两个侧壁形成为具有大致对称的轮廓形状的情况。然而，本发明构思的示例性实施例不限于图1B所示的示例。所述多个鳍式有源区域FA的至少一些的两个侧壁可具有不对称轮廓形状。
形成在器件间隔离区IDR中的双峰突起120可包括具有第一尖峰P1的第一峰120A和具有第二尖峰P2的第二峰120B。双峰突起120可包括在第一尖峰P1与第二尖峰P2之间的由第一峰120A和第二峰120B限定的凹进的顶表面120T。
双峰突起120的第一峰120A的两个侧壁可相对于第一尖峰P1具有不对称形状。双峰突起120的第二峰120B的两个侧壁可相对于第二尖峰P2具有不对称形状。
第一尖峰P1和第二尖峰P2可位于比凹进的顶表面120T的水平更高的水平。第一尖峰P1的水平和第二尖峰P2的水平可相同或相似。本说明书中使用的术语“水平”可意味着相对于衬底110的底表面110B的竖直高度。
在所述多个器件区DR1和DR2中，所述多个鳍式有源区域FA中的两个邻近的鳍式有源区域FA之间的衬底110的顶表面的第一水平L1可高于双峰突起120的凹进的顶表面120T的最低点的第二水平L2。第一尖峰P1的水平和第二尖峰P2的水平可与第一水平L1相同或相似。在两个邻近的鳍式有源区域FA中间的位置的衬底110的顶表面可为两个邻近的鳍式有源区域FA之间的衬底110的顶表面的最低点，如在(诸如图1B所示的)垂直于鳍式有源区域FA截取的截面中观看的那样。
例如，在两个邻近的鳍式有源区域FA中间的位置的衬底110的顶表面可为两个邻近的鳍式有源区域FA之间的衬底110的顶表面的最低点，如在垂直于鳍式有源区域FA截取的截面中观看的那样。例如，图1B的第一水平L1可表示在两个邻近的鳍式有源区域FA中间的位置的衬底110的顶表面的最低点的水平。鳍式有源区域FA的高度可为两个邻近的鳍式有源区域FA之间的鳍式有源区域FA的最高点与衬底110的顶表面的最低点之间的竖直距离。
在某些实施例中，相对于两个邻近的鳍式有源区域FA之间的衬底110的顶表面的最低点的高度，鳍式有源区域FA的高度可为约160nm或更小，或者140nm或更小。例如，鳍式有源区域FA的该高度可在140±20nm的范围内。例如，鳍式有源区域FA的该高度可在120nm与160nm之间的范围内。在某些实施例中，鳍式有源区域FA的该高度可在140±40nm的范围内。例如，鳍式有源区域FA的该高度可在100nm与180nm之间的范围内。例如，鳍式有源区域的高度可为连接邻近的两个鳍式有源区域的两个对应的顶点的第一线与平行于第一线并且穿过两个邻近的鳍式有源区域之间的鳍式有源区域形成层的上表面的最低点的第二线之间的差。
例如，第一水平L1与第二水平L2之间的差可表示凹进的顶表面120T相对于图1B中的双峰突起120的尖峰P1和P2的深度。凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度可为约30nm。例如，凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度可在30±10nm的范围内。例如，凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度可在20nm与40nm之间的范围内。在某些实施例中，凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度可在30±20nm的范围内。例如，凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度可在10nm与50nm之间的范围内。例如，凹进的顶表面的深度可为连接双峰突起120的对应的峰的两个尖峰P1和P2的第三线与平行于第三线并且穿过双峰突起的两个峰之间的双峰突起形成层的上表面的最低点的第四线之间的距离。
器件间隔离区IDR还可包括分别布置在双峰突起120中的每一个的每一侧的多个谷部126。谷部126的最低点的第三水平L3可低于第一水平L1并且可低于第二水平L2。
例如，第一水平L1与第三水平L3之间的差可表示尖峰P1和P2相对于图1B中的谷部126的最低点的高度。尖峰P1和P2相对于谷部126的最低点的高度可为约50nm。例如，尖峰P1和P2相对于谷部126的最低点的高度可在50±15nm的范围内。例如，尖峰P1和P2相对于谷部126的最低点的高度可在35nm与65nm之间的范围内。在某些实施例中，尖峰P1和P2相对于谷部126的最低点的高度可在50±30nm的范围内。例如，第一水平L1与第三水平L3之间的差可在20nm与80nm之间的范围内。例如，尖峰P1和P2的高度可为连接双峰突起120的对应的峰的两个尖峰P1和P2的第三线与平行于第三线并且穿过两个邻近的双峰突起之间的双峰突起形成层的上表面的最低点的第五线之间的距离。
在器件间隔离区IDR中，所述多个双峰突起120可沿着一方向(X方向)从第一器件区DR1排列至第二器件区DR2，以使得谷部126和凹进的顶表面120T在X方向上交替地排列。
所述多个鳍式有源区域FA可在所述多个器件区DR1和DR2中以第一节距PCH1重复地形成。例如，多个鳍式有源区域FA可在X方向上以第一节距PCH1形成在器件区DR1和DR2中的每一个中。例如，第一节距PCH1可为约80nm。例如，第一节距PCH1可在80±20nm的范围内。例如，第一节距PCH1可在60nm与100nm之间的范围内。在某些实施例中，第一节距PCH1可在80±40nm的范围内。例如，第一节距PCH1可在40nm与120nm之间的范围内。在器件间隔离区IDR中，所述多个双峰突起120可以第二节距PCH2重复地形成。第一节距PCH1和第二节距PCH2可相同或相似。例如，第二节距PCH2的范围可与以上相对于第一节距PCH1描述的范围基本相同。
在一些示例性实施例中，在双峰突起120中，第一峰120A和第二峰120B可相对于凹进的顶表面120T对称。第一峰120A和第二峰120B中的每一个的两个侧壁可具有不对称形状。第一峰120A和第二峰120B中的每一个的两个侧壁的竖直长度(沿着Z方向的长度)可彼此不同。例如，双峰突起120的峰120A或120B的一个侧壁的竖直长度可与各个峰120A或120B的另一侧壁的竖直长度不同。如图1B所示，在第一峰120A中，从第一尖峰P1延伸至谷部126的侧壁的竖直长度可大于从第一尖峰P1延伸至凹进的顶表面120T的侧壁的竖直长度。相似地，在第二峰120B中，从第二尖峰P2延伸至谷部126的侧壁的竖直长度可大于从第二尖峰P2延伸至凹进的顶表面120T的侧壁的竖直长度。
双峰突起120可构成衬底110的一部分，并且可包括与衬底110的材料相同的材料。在一些示例性实施例中，双峰突起120可包括III-V族材料和IV族材料中的至少一个。关于双峰突起120的材料的更多详细内容与以上参照衬底110描述的那些相同。
器件隔离层132可包括面对衬底110的波纹状底表面132BS。波纹状底表面132BS可包括多个交替地排列的第一突起表面132B1和第二突起表面132B2。所述多个第一突起表面132B1可从器件隔离层132的顶表面132T例如向下突出至对应于第三水平L3的深度。例如，器件隔离层132可具有到达第三水平L3的多个第一向下的突起。所述多个第二突起表面132B2可从器件隔离层132的顶表面132T例如向下突出至对应于第二水平L2的深度。例如，器件隔离层132可具有到达第二水平L2的多个第二突起。
在一些示例性实施例中，器件隔离层132可包括含硅绝缘层，诸如氧化硅层、氮化硅层、氧氮化硅层和硅钽碳氮化物膜、多晶硅或它们的组合。例如，器件隔离层132可包括通过沉积工艺或者涂布工艺形成的膜。在一些示例性实施例中，器件隔离层132可包括通过可流动化学气相沉积(FCVD)工艺或旋涂工艺形成的氧化物层。例如，器件隔离层132可包括氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、可流动氧化物(FOX)、等离子体增强的正硅酸乙酯(PE-TEOS)或东燃硅氮烷(TOSZ)，但不限于此。
鳍式有源区域FA的沟道区域CH可由界面层142覆盖。覆盖鳍式有源区域FA的两个侧壁和顶表面的栅极绝缘层144和栅极线150可按次序形成在界面层142上。栅极绝缘层144和栅极线150可在与其中鳍式有源区域FA延伸的方向交叉的方向(图1A和图1B中的X方向)上延伸。例如，栅极线150可与鳍式有源区域FA交叉。例如，栅极线150可在X方向上延伸，并且鳍式有源区域可在垂直于X方向的Y方向上延伸。
晶体管TR可形成在其中鳍式有源区域FA与栅极线150彼此交叉的一部分上。晶体管TR可为具有其中沟道形成在鳍式有源区域FA的顶表面和两个侧壁上的三维结构的金属氧化物半导体(MOS)晶体管。晶体管TR可构成NMOS晶体管或者PMOS晶体管。
在一些示例性实施例中，可通过氧化鳍式有源区域FA的表面获得界面层142。界面层142可接触鳍式有源区域FA。界面层142可修复鳍式有源区域FA与栅极绝缘层144之间的界面缺陷。例如，界面层142可使栅极线150在例如栅极绝缘层144具有缺陷的区域中与鳍式有源区域FA电绝缘。
在一些示例性实施例中，界面层142可包括介电常数为9或更小的低介电材料层，例如，氧化硅层、氧氮化硅层或者它们的组合。在一些其它示例性实施例中，界面层142可包括硅酸盐、硅酸盐与氧化硅层的组合或者硅酸盐与氧氮化硅层的组合。在一些示例性实施例中，界面层142可具有在从约至约的范围内的厚度，但不限于此。在一些示例性实施例中，可省略界面层142。例如，在一些实施例中，栅极绝缘层144可接触鳍式有源区域FA。
栅极绝缘层144可包括介电常数大于界面层142的介电常数的材料。例如，栅极绝缘层144的介电常数可为约10至约25。栅极绝缘层144可包括选自氧化铪、铪氧氮化物、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、铅锌铌酸盐，以及它们的组合的材料，但不限于此。栅极绝缘层144可通过原子层沉积(ALD)、化学气相沉积(CVD)或者物理气相沉积(PVD)工艺形成。栅极绝缘层144可具有在从约至约的范围内的厚度，但不限于此。
栅极线150可包括包含用于调整功函数的金属的层和包含用于填充形成在所述包含用于调整功函数的金属的层的上部上的间隙的金属的层。在一些示例性实施例中，栅极线150可具有其中金属氮化物层、金属层、导电封盖层和间隙填充金属层按次序堆叠的结构。金属氮化物层和金属层各自可包括选自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd的至少一种金属材料。金属氮化物层和金属层可通过ALD工艺、金属有机ALD(MOALD)工艺或者金属有机CVD(MOCVD)工艺形成。导电封盖层可用作用于防止金属层的表面氧化的保护层。例如，导电封盖层可用作润湿层，以使另一导电层容易在金属层上沉积。导电封盖层可包括金属氮化物层，例如TiN、TaN或它们的组合，但不限于此。间隙填充金属层可在导电封盖层上延伸。间隙填充金属层可包括W层。间隙填充金属层可通过ALD、CVD或PVD工艺形成。间隙填充金属层可嵌入通过导电封盖层的上表面上的区域之间的台阶形成的凹坑空间中而没有空隙。例如，间隙填充金属层可形成在导电封盖层的上表面上的凹坑区域或者台阶区域中。在一些示例性实施例中，栅极线150可包括堆叠结构TiAlC/TiN/W、堆叠结构TiN/TaN/TiAlC/TiN/W或者堆叠结构TiN/TaN/TiN/TiAlC/TiN/W。在以上堆叠结构中，TiAlC层或TiN层可用作包含用于调整功函数的金属的层。
如图1A所示，一对源极和漏极区域162可形成在鳍式有源区域FA中的栅极线150的两侧上。所述一对源极和漏极区域162可包括从通过蚀刻鳍式有源区域FA的一部分形成的凹进的区域(未示出)外延地生长的半导体层。例如，凹坑区域可通过蚀刻鳍式有源区域FA的一部分形成在鳍式有源区域FA中，并且源极/漏极区域162可通过生长外延半导体层形成在凹坑区域中。源极和漏极区域162可具有包括外延地生长的Si层、外延地生长的SiC层和外延地生长的多个SiGe层的嵌入的SiGe结构。
在参照图1A和图1B描述的集成电路装置100中，至少一个双峰突起120可形成在布置在邻近的两个器件区DR1和DR2之间的器件间隔离区IDR的表面上。双峰突起120可具有在制造高度集成的半导体装置的处理中获得的结构，以获得优化的操作特性并且提高高度集成的半导体装置的性能。例如，根据本发明构思的示例性实施例的集成电路装置100可有利于在高度缩小的鳍式场效应晶体管(FET)中控制漏电流。
图2是根据某些示例性实施例的集成电路装置100A的剖视图。在图2中，与图1A和图1B中的附图标记相同的附图标记指代相同元件，并且将省略对这些元件的详细描述。
参照图2，集成电路装置100A可基本具有与图1A和图1B所示的集成电路装置100的构造相同的构造，不同的是，集成电路装置100A可包括具有绝缘衬垫132L和间隙填充绝缘层132G的器件隔离层132A而不是图1A和图1B所示的集成电路装置100的器件隔离层132。集成电路装置100A可包括具有绝缘衬垫134L和间隙填充STI层134G的STI层134A而不是图1A和图1B所示的集成电路装置100的STI层134。
绝缘衬垫132L可延伸以覆盖所述至少一个鳍式有源区域FA的侧壁和双峰突起120。绝缘衬垫132L可根据器件间隔离区IDR上的双峰突起120的顶表面轮廓卷绕和延伸。例如，绝缘衬垫132L可保形地形成在器件间隔离区IDR中的双峰突起120上。间隙填充绝缘层132G可形成在绝缘衬垫132L上以覆盖所述至少一个鳍式有源区域FA的侧壁和双峰突起120。
构成STI层134A的绝缘衬垫134L可在所述多个器件区DR1和DR2上延伸以覆盖所述至少一个鳍式有源区域FA的下侧壁。间隙填充STI层134G可形成在绝缘衬垫134L上以覆盖所述至少一个鳍式有源区域FA的下侧壁。
在一些示例性实施例中，绝缘衬垫132L和134L的材料可与间隙填充绝缘层132G和间隙填充STI层134G的材料不同。在一些其它示例性实施例中，绝缘衬垫132L和134L的材料可与间隙填充绝缘层132G和间隙填充STI层134G的材料相同。
在一些示例性实施例中，绝缘衬垫132L和134L可包括将应力施加至鳍式有源区域FA的沟道区域CH的材料。绝缘衬垫132L和134L可通过将应力施加至沟道区域CH以用于提高沟道区域CH中的载流子迁移率。例如，如果沟道区域CH是N型沟道区域，则绝缘衬垫132L和134L可包括将张应力施加至沟道区域CH的材料。例如，绝缘衬垫132L和134L可包括SiN(氮化硅)、SiON(氧氮化硅)、SiBN(硅硼氮化物)、SiC(碳化硅)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC(氧碳化硅)、SiO2(二氧化硅)、多晶硅，或它们的组合。
在一些示例性实施例中，绝缘衬垫132L和134L可具有在从约至约的范围内的厚度。
在一些示例性实施例中，间隙填充绝缘层132G和间隙填充STI层134G可包括氧化物层。在一些示例性实施例中，间隙填充绝缘层132G和间隙填充STI层134G可包括通过沉积工艺或涂布工艺形成的氧化物层。在一些示例性实施例中，间隙填充绝缘层132G和间隙填充STI层134G可包括通过可流动化学气相沉积(FCVD)工艺或者旋涂工艺形成的氧化物层。例如，间隙填充绝缘层132G和间隙填充STI层134G可包括氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、可流动氧化物(FOX)、等离子体增强的正硅酸乙酯(PE-TEOS)或东燃硅氮烷(TOSZ)，但不限于此。
图3是根据某些示例性实施例的集成电路装置100B的剖视图。在图3中，与图1A至图2的附图标记相同的附图标记指代相同的元件，并且将省略对这些元件的详细描述。
参照图3，集成电路装置100B可基本具有与图1A和图1B所示的集成电路装置100的构造相同的构造，不同的是，集成电路装置100B可包括具有双层结构的绝缘衬垫132L1和132L2以及间隙填充绝缘层132G的器件隔离层132B而不是图1A和图1B所示的集成电路装置100的器件隔离层132。集成电路装置100B可包括具有双层结构的绝缘衬垫134L1和134L2以及间隙填充STI层134G的STI层134B而不是图1A和图1B所示的集成电路装置100的STI层134。
双层结构的绝缘衬垫132L1和132L2可包括按次序覆盖所述至少一个鳍式有源区域FA的侧壁和双峰突起120的第一绝缘衬垫132L1和第二绝缘衬垫132L2。双层结构的绝缘衬垫132L1和132L2可根据器件间隔离区IDR上的双峰突起120的顶表面轮廓卷绕和延伸。例如，绝缘衬垫132L1和132L2可保形地形成在器件间隔离区IDR中的双峰突起120上。间隙填充绝缘层132G可形成在双层结构的绝缘衬垫132L1和132L2上，以覆盖所述至少一个鳍式有源区域FA的两个侧壁和双峰突起120。例如，间隙填充绝缘层132G可形成在绝缘衬垫132L1和132L2上，以覆盖鳍式有源区域FA的侧壁中的至少一个和双峰突起120中的至少一个。
构成STI层134B的双层结构的绝缘衬垫134L1和134L2可包括按次序覆盖所述多个器件区DR1和DR2上的所述至少一个鳍式有源区域FA的下侧壁的第一绝缘衬垫134L1和第二绝缘衬垫134L2。间隙填充STI层134G可形成在双层结构的绝缘衬垫134L1和134L2上，以覆盖所述至少一个鳍式有源区域FA的下侧壁。
在一些示例性实施例中，双层结构的绝缘衬垫132L1和132L2和双层结构的绝缘衬垫134L1和134L2的材料的更多细节与参照图2描述的绝缘衬垫132L和134L的那些材料相同。例如，第一绝缘衬垫132L1和134L1可包括氧化物层，第二绝缘衬垫132L2和134L2可包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2、多晶硅，或它们的组合。在一些示例性实施例中，双层结构的绝缘衬垫132L1和132L2以及双层结构的绝缘衬垫134L1和134L2可具有在从约至约的范围内的厚度。
间隙填充绝缘层132G和间隙填充STI层134G的更详细的构造与以上参照图2描述的那些相同。
图4是根据某些示例性实施例的集成电路装置100C的剖视图。在图4中，与图1A和图1B的附图标记相同的附图标记指代相同的元件，并且将省略对这些元件的详细描述。
参照图4，集成电路装置100C可基本具有与图1A和图1B所示的集成电路装置100的构造相同的构造，不同的是，在集成电路装置100C中，所述多个鳍式有源区域FA中的两个邻近的鳍式有源区域FA之间的衬底110的顶表面的第一水平L1可高于双峰突起120的第一尖峰P1和第二尖峰P2的水平L21。
例如，两个邻近的鳍式有源区域FA之间的衬底110的顶表面可为两个邻近的鳍式有源区域FA之间的衬底110的顶表面的最低点。图4中的第一水平L1可表示两个邻近的鳍式有源区域FA之间的衬底110的顶表面的最低点。鳍式有源区域FA的高度可与以上参照图1B描述的鳍式有源区域FA的高度基本相同。例如，鳍式有源区域的高度可为连接邻近的两个鳍式有源区域的两个对应的顶点的第一线与平行于第一线并且穿过两个邻近的鳍式有源区域之间的鳍式有源区域形成层的上表面的最低点的第二线之间的差。
在器件间隔离区IDR中，双峰突起120的凹进的顶表面120T中的最低点的水平L22可低于第一尖峰P1和第二尖峰P2的水平L21。在双峰突起120中的每一个的两侧的谷部126的最低点的第三水平L23可低于凹进的顶表面120T中的最低点的水平L22。
例如，在图4中，水平L21与水平L22之间的差可表示凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度。凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度可与凹进的顶表面120T相对于以上参照图1B描述的双峰突起120的尖峰P1和P2的深度基本相同。
例如，在图4中，水平L21与水平L23之间的差可表示尖峰P1和P2相对于谷部126的最低点的高度。尖峰P1和P2相对于谷部126的最低点的高度可与以上参照图1B描述的尖峰P1和P2相对于谷部126的最低点的高度基本相同。例如，尖峰P1和P2的高度可为连接双峰突起的对应的峰的两个尖峰P1和P2的第三线与平行于第三线并且穿过两个邻近的双峰突起之间的双峰突起形成层的上表面的最低点的第五线之间的距离。
在某些实施例中，鳍式有源区域FA的高度与尖峰P1和P2相对于谷部126的最低点的高度的比率可为约14/5。例如，鳍式有源区域FA的高度与双峰突起120的尖峰P1和P2相对于两个邻近的双峰突起120之间的谷部126的最低点的高度的比率可在2.5与3之间。在某些实施例中，鳍式有源区域FA的高度与双峰突起120的尖峰P1和P2相对于两个邻近的双峰突起120之间的谷部126的最低点的高度的比率可在2与4之间。例如，鳍式有源区域的高度可为连接邻近的两个鳍式有源区域的两个对应的顶点的第一线与平行于第一线并且穿过两个邻近的鳍式有源区域之间的鳍式有源区域形成层的上表面的最低点的第二线之间的差。
在某些实施例中，双峰突起120的尖峰Pl和P2相对于两个邻近的双峰突起120之间的谷部126的最低点的高度与凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度的比率可为约5/3。例如，双峰突起120的尖峰Pl和P2相对于两个邻近的双峰突起120之间的谷部126的最低点的高度与凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度的比率可在1.5与2之间。在某些实施例中，双峰突起120的尖峰Pl和P2相对于两个邻近的双峰突起120之间的谷部126的最低点的高度与凹进的顶表面120T相对于双峰突起120的尖峰P1和P2的深度的比率可在1.2与2.5之间。例如，尖峰P1和P2的高度可为双峰突起120的峰的高度。双峰突起120的峰的高度可为峰的顶点与两个邻近的双峰突起120之间的谷部126的最低点之间的差。
图5A至图5P是根据某些示例性实施例的用于基于处理次序描述制造集成电路装置100B的方法的剖视图。现在将参照图5A至图5P描述制造图3的集成电路装置100B的方法。在图5A至图5P中，与图1A至图4的附图标记相同的附图标记指代相同的元件，并且将省略对这些元件的详细描述。
参照图5A，可在衬底110上按次序形成第一掩模层112和第二掩模层113，并且可在第二掩模层113上形成多个牺牲图案114。
在第一掩模层112、第二掩模层113和所述多个牺牲图案114中，邻近的层可包括用于提供不同的蚀刻选择性的材料。例如，第一掩模层112可在以下蚀刻工艺中具有与第二掩模层113的蚀刻率不同的蚀刻率，第二掩模层113可在以下蚀刻工艺中具有与所述多个牺牲图案114的蚀刻率不同的蚀刻率。在一些示例性实施例中，第一掩模层112可包括氮化硅层或者氧氮化硅层，第二掩模层113可包括多晶硅。所述多个牺牲图案114可包括旋涂硬掩模(SOH)材料。在一些示例性实施例中，SOH材料可包括相对于SOH材料或其衍生物的总重量具有从约85wt％至约99wt％的范围内的相对高的碳含量的碳氢化合物。例如，SOH材料可包括上述具有高碳含量的碳氢化合物的结构模拟。然而，第一掩模层112、第二掩模层113和所述多个牺牲图案114的材料不限于以上示例。
在一些示例性实施例中，所述多个牺牲图案114可包括具有第三节距W1并且在一个方向(Y方向)上彼此平行地延伸的多个线图案。
参照图5B，多个间隔件掩模图案115可形成在第二掩模层113上，以覆盖所述多个牺牲图案114的两个侧壁。
在形成所述多个间隔件掩模图案115的示例中，可在第二掩模层113上形成以均匀厚度覆盖所述多个牺牲图案114的绝缘层，然后可将绝缘层回蚀，因此，可留下所述多个间隔件掩模图案115。例如，可在所述多个牺牲图案114和第二掩模层113上保形地形成绝缘层，然后将绝缘层各向异性地蚀刻以形成所述多个间隔件掩模图案115。在一些示例性实施例中，所述多个间隔件掩模图案115可沿着基本垂直于Y方向的X方向以等节距形成。
在一些示例性实施例中，所述多个间隔件掩模图案115可包括氧化硅、氧氮化硅、氮化硅，或它们的组合。
参照图5C，可通过去除所述多个牺牲图案114(见图5B)将第二掩模层113的顶表面在所述多个间隔件掩模图案115的两侧暴露出来。
参照图5D，可通过利用所述多个间隔件掩模图案115作为蚀刻掩模通过第二掩模层113(见图5C)的各向异性干蚀刻形成多个第二掩模图案113P。
可使用等离子体蚀刻工艺或者反应离子蚀刻(RIE)工艺来蚀刻第二掩模层113，但是本发明构思的示例性实施例不限于以上工艺。
在形成所述多个第二掩模图案113P之后，第一掩模层112的顶表面可在所述多个第二掩模图案113P之间暴露出来。所述多个间隔件掩模图案115的未被第二掩模图案113P的蚀刻工艺消耗的残余部分可保留在所述多个第二掩模图案113P上。
参照图5E，可通过利用所述多个第二掩模图案113P和保留在第二掩模图案113P上的所述多个间隔件掩模图案115的残余部分作为蚀刻掩模通过第一掩模层112(见图5D)的各向异性蚀刻形成多个第一掩模图案112P。在用于形成所述多个第一掩模图案112P的蚀刻工艺中，可执行过度蚀刻，因此可蚀刻在所述多个第一掩模图案112P之间暴露的衬底110的一部分。
所述多个第一掩模图案112P可包括以小于图5A的所述多个牺牲图案114的第三节距W1的第四节距W2彼此平行地延伸的多个线图案。在一些示例性实施例中，第四节距W2可为第三节距W1的约1/2。
参照图5F，可在形成所述多个第一掩模图案112P之后在衬底110上形成保护掩模层116。保护掩模层116可覆盖衬底110、所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115。可在保护掩模层116上形成多个局部掩模图案117。所述多个局部掩模图案117可覆盖将成为器件区DR1和DR2的衬底110的那些部分。
在一些示例性实施例中，保护掩模层116可包括SOH材料，并且所述多个局部掩模图案117可包括氧氮化硅，但是本发明构思的示例性实施例不限于以上材料。
参照图5G，可通过利用所述多个局部掩模图案117作为蚀刻掩模通过蚀刻保护掩模层116的一部分形成保护掩模图案116P。在该蚀刻工艺中，可将覆盖将成为器件间隔离区IDR的衬底110的那些部分的保护掩模层116的那些部分去除。例如，保护掩模图案116P可将所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115的一部分暴露出来。
即使形成保护掩模图案116P之后，衬底110也可由保护掩模图案116P覆盖而不被暴露出来。例如，在形成保护掩模图案116P之后，在将成为器件间隔离区IDR的那些部分中，保护掩模层116的下部可保留在衬底110上。
参照图5H，保留在保护掩模图案116P上的所述多个局部掩模图案117可通过蚀刻工艺被去除。通过衬底110的器件间隔离区IDR上的保护掩模图案116P暴露出来的所述多个第二掩模图案113P和所述多个间隔件掩模图案115可通过蚀刻工艺被去除。例如，所述多个第一掩模图案112P可保留在器件间隔离区IDR上。
然后，在去除所述多个局部掩模图案117、所述多个第二掩模图案113P和所述多个间隔件掩模图案115之后，可执行过度蚀刻，可去除保护掩模图案116P的部分厚度，以使得在器件间隔离区IDR中的所述多个第一掩模图案112P之间暴露出衬底110，并且通过蚀刻在所述多个第一掩模图案112P之间暴露的衬底110，可在衬底110的顶表面上形成多个凹槽110G。在后续工艺中，可以将被形成的双峰突起120(见图5L)的期望高度为考虑来确定所述多个凹槽110G的第一深度D1。
在形成所述多个凹槽110G的过程中，所述多个第一掩模图案112P、所述多个第二掩模图案113P、所述多个间隔件掩模图案115以及衬底110的顶表面可保持由衬底110的器件区DR1和DR2上的保护掩模图案116P覆盖。
图5I至图5J是用于描述去除衬底110的器件间隔离区IDR上的所述多个第一掩模图案112P以及蚀刻衬底110的一部分的工艺的剖视图。
参照图5I，钝化层118可形成在所述多个第一掩模图案112P中的每一个的周边中，同时将在器件间隔离区IDR上暴露的所述多个第一掩模图案112P去除。
钝化层118可集中在多个凹槽110G的内壁上，并且可形成在衬底110上以覆盖所述多个第一掩模图案112P的周边部分和所述多个凹槽110G的一些部分。例如，钝化层118可形成在包括所述多个凹槽110G的衬底110上。
在一些示例性实施例中，可通过利用包括由氟和氧取代的碳氢化合物的蚀刻气体执行RIE工艺，以去除器件间隔离区IDR上的所述多个第一掩模图案112P。例如，蚀刻气体可包括O2和选自CH3F、CHF3、CH2F2、CF4、C2F6、C4F8和C4F6中的至少一个，但是本发明构思的示例性实施例不限于此。在去除所述多个第一掩模图案112P的蚀刻工艺中，可通过由包括在蚀刻气体中的O2氧化衬底110的一部分形成钝化层118。在一些示例性实施例中，当衬底110包括Si时，钝化层118可包括氧化硅。在一些其它示例性实施例中，钝化层118可包括氧化硅和包括CxFyHz的聚合物等。
在去除器件间隔离区IDR上的所述多个第一掩模图案112P的过程中，所述多个第一掩模图案112P的周边部分和所述多个凹槽110G的一些部分由钝化层118覆盖。因此，所述多个第一掩模图案112P的周边部分和所述多个凹槽110G的一些部分可被保护以免受蚀刻气氛的影响。例如，在第一掩模图案112P的去除工艺中，衬底110的在第一图案112P之间暴露的部分可被保护以免受蚀刻剂的影响，这是因为衬底的该部分由钝化层118覆盖。因此，所述多个第一掩模图案112P的周边部分和衬底110中的所述多个凹槽110G的一些部分可被保护以免受用于去除所述多个第一掩模图案112P的蚀刻气氛的影响。
从图5I的所得物去除所述多个第一掩模图案112P的蚀刻工艺可持续，以完全去除在衬底110的器件间隔离区IDR上暴露的所述多个第一掩模图案112P。即使在完全去除所述多个第一掩模图案112P之后，可通过利用参照图5I描述的蚀刻气氛继续进行蚀刻工艺以将衬底110的一部分过度蚀刻。因此，在完全去除第一掩模图案112P之后，可将其上布置有第一掩模图案112P的衬底110的那些部分部分地去除。例如，可在在所述多个凹槽110G之间暴露的衬底110的顶表面上形成凹坑110R，如图5J所示。在该过度蚀刻工艺中，所述多个第一掩模图案112P的周边部分和衬底110的所述多个凹槽110G的一些部分可由钝化层118覆盖，因此可不去除所述多个第一掩模图案112P的周边部分和所述多个凹槽110G的一些部分，而是可将它们按原样保留。例如，在部分地去除其上布置有第一掩模图案112P的衬底110的那些部分以形成凹坑110R的同时，不去除其上形成有钝化层118的衬底110的一些部分，并且因此保持它们的形状。
凹坑110R可相对于衬底110的顶表面以第二深度D2形成。凹坑110R的第二深度D2可小于所述多个凹槽110G的第一深度D1(见图5H)。
参照图5K，可通过从其中所述多个凹槽110G和所述多个凹坑110R形成在衬底110的器件间隔离区IDR上的图5J的所得物去除钝化层118来暴露出所述多个凹槽110G的内壁。
湿蚀刻工艺可用于去除钝化层118，但不限于此。
在去除钝化层118之后，衬底110的所述多个凹槽110G和所述多个凹坑110R可在器件间隔离区IDR上被暴露出来。与将在后续工艺中形成的双峰突起120对应的形状的突起可通过衬底110的所述多个凹槽110G和所述多个凹坑110R保留在器件间隔离区IDR上。
参照图5L，形成在所述多个器件区DR1和DR2上的所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115可通过去除保留在衬底110上的保护掩模图案116P被暴露出来。
然后，所述多个器件区DR1和DR2以及器件间隔离区IDR的衬底110的上部可通过蚀刻工艺被去除。在该蚀刻工艺中，可通过利用所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115作为蚀刻掩模在所述多个器件区DR1和DR2中形成多个初始鳍式有源区域PA。在该蚀刻工艺中，可通过转移器件间隔离区IDR上的所述多个凹坑110R和所述多个凹槽110G(见图5K)的形状形成多个双峰突起120。
在该蚀刻工艺中，可部分地消耗用作蚀刻掩模的所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115。图5L示出了其中所述多个第一掩模图案112P的一些部分保留在所述多个初始鳍式有源区域PA上的情况。
参照图5M，覆盖所述多个初始鳍式有源区域PA和所述多个双峰突起120的暴露的表面的第一绝缘衬垫IL1可形成在其中形成了所述多个初始鳍式有源区域PA和所述多个双峰突起120的所得物上。
可通过执行氧化所述多个初始鳍式有源区域PA的表面和所述多个双峰突起120的表面的工艺获得第一绝缘衬垫IL1。例如，可利用热氧化工艺形成第一绝缘衬垫IL1，但不限于此。在一些示例性实施例中，第一绝缘衬垫IL1可具有在从约至约的范围内的厚度。
然后，可在第一绝缘衬垫IL1上形成第二绝缘衬垫IL2。第二绝缘衬垫IL2可具有均匀厚度，以保形地覆盖第一绝缘衬垫IL1。
在将要形成NMOS晶体管的各个区域中，第二绝缘衬垫IL2可包括将张应力施加至所述多个初始鳍式有源区域PA中的每一个的材料。在将要形成PMOS晶体管的区域中，第二绝缘衬垫IL2可包括将压应力施加至所述多个初始鳍式有源区域PA中的每一个的材料。例如，第二绝缘衬垫IL2可包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2、多晶硅，或它们的组合。在一些示例性实施例中，第二绝缘衬垫IL2可通过等离子体增强的化学气相沉积(PECVD)工艺、高密度等离子体CVD(HDP CVD)工艺、感应耦合等离子体CVD(ICP CVD)工艺或者电容耦合等离子体CVD(CCP CVD)工艺形成。在一些示例性实施例中，第二绝缘衬垫IL2可形成为具有从约至约范围内的厚度。
然后，可形成覆盖第二绝缘衬垫IL2的间隙填充绝缘层GI。在一些示例性实施例中，为了形成间隙填充绝缘层GI，可在第二绝缘衬垫IL2上积累氧化物，然后可对积累的氧化物进行退火。例如，在第二绝缘衬垫IL2上形成氧化物层之后，可将氧化物层加热至高温。然后，可通过从间隙填充绝缘层GI和第二绝缘衬垫IL2的顶部部分地去除间隙填充绝缘层GI和第二绝缘衬垫IL2将间隙填充绝缘层GI和第二绝缘衬垫IL2的顶表面平坦化，并且可将所述多个第一掩模图案112P的顶表面暴露出来。
可利用可流动化学气相沉积(FCVD)工艺或者旋涂工艺形成间隙填充绝缘层GI。例如，间隙填充绝缘层GI可包括FSG、USG、BPSG、PSG、FOX、PE-TEOS或者TOSZ。
参照图5N，可通过去除通过间隙填充绝缘层GI和第二绝缘衬垫IL2暴露的多个第一掩模图案112P来暴露出所述多个初始鳍式有源区域PA的顶表面。
参照图5O，可执行凹进工艺以从间隙填充绝缘层GI、第一绝缘衬垫IL1和第二绝缘衬垫IL2(见图5N)的顶表面去除它们中的每一个的部分厚度，以暴露出所述多个初始鳍式有源区域PA中的每一个的顶表面和顶侧壁。例如，各个初始鳍式有源区域的上部可通过用于去除间隙填充绝缘层GI、第一绝缘衬垫IL1和第二绝缘衬垫IL2的上部的凹进工艺暴露出来。
结果，间隙填充绝缘层GI、第一绝缘衬垫IL1和第二绝缘衬垫IL2的高度可减小，因此所述多个初始鳍式有源区域PA中的一些的顶部外表面可被消耗，从而从所述多个初始鳍式有源区域PA中获得所述多个鳍式有源区域FA。例如，所述多个初始鳍式有源区域PA的对应的上部可通过凹进工艺被去除，并且可通过去除所述多个初始鳍式有源区域PA的对应的上部形成多个鳍式有源区域FA。
例如，可使用干蚀刻、湿蚀刻或者干蚀刻和湿蚀刻的组合来执行凹进工艺。在凹进工艺中，在衬底110上暴露的所述多个初始鳍式有源区域PA中的每一个的顶部被暴露至蚀刻气氛和/或可在蚀刻之后被暴露至清洁气氛。结果，所述多个初始鳍式有源区域PA的外表面可通过蚀刻、氧化和/或清洁被部分地消耗，如图5O所示，可获得具有宽度减小的顶部的多个初始鳍式有源区域PA。例如，在凹进工艺中，初始鳍式有源区域PA的对应的上部可暴露至蚀刻剂，并且初始鳍式有源区域PA的上部中的一些可被去除。例如，蚀刻剂可为液体化学品、气体化学品或者等离子体。
通过凹进工艺，可在器件间隔离区IDR和器件区DR1和DR2中形成器件隔离层132B和STI层134B。器件隔离层132B可包括双层结构的绝缘衬垫132L1和132L2以及间隙填充绝缘层132G。STI层134B可包括双层结构的绝缘衬垫134L1和134L2以及间隙填充STI层134G。
在一些示例性实施例中，杂质离子可被注射至从器件隔离层132B和STI层134B突出的所述多个鳍式有源区域FA中的每一个的顶部中。杂质离子可调整在以下工艺中通过鳍式有源区域FA形成的晶体管的阈电压。例如，可将硼(B)离子作为杂质注射至其中形成了NMOS晶体管的区域中。可将磷(P)离子或者砷(As)离子注射至其中形成了PMOS晶体管的区域中作为杂质。例如，第一器件区DR1可为NMOS区，并且第二器件区DR2可为PMOS区。例如，n阱(掺有n型杂质的衬底的一部分)可形成在p型衬底110中，以限定PMOS区。例如，通过选择性地暴露出第二器件区DR2并且为第二器件区DR2掺杂n型杂质以遍及该区生成n阱，衬底110可形成第二器件区DR2。此时，衬底110的其余部分可保持掺有p型杂质。PMOS区中的鳍式有源区域FA的本体部分(包括形成在该鳍式有源区域FA中的沟道区)可与该n阱的其余部分具有基本相同的掺杂水平，但是源极/漏极区可接着通过p型掺杂剂的注入(或者在原位掺杂的情况下外延生长)被掺杂，以在第二器件区DR2中形成PMOS晶体管。n阱的边界(从上方俯视)可形成在器件间隔离区IDR的下方，并且n阱的一部分的上表面可接触器件隔离层132B。在由NMOS区中的鳍式有源区域FA形成的NMOS晶体管的源极/漏极区掺有n型掺杂剂(通过将n型掺杂剂注入NMOS晶体管的源极/漏极区中或者在原位掺杂的情况下外延地生长源极/漏极区)的情况下，NMOS区中的所述多个鳍式有源区域FA的本体和沟道区可掺有p型杂质。
参照图5P，可通过形成界面层142、栅极绝缘层144、栅极线150和源极和漏极区域162(见图1A)来制造图3所示的集成电路装置100B。界面层142可覆盖所述多个鳍式有源区域FA中的每一个的暴露的表面。栅极绝缘层144、栅极线150和源极和漏极区域162可按次序在界面层142上覆盖所述多个鳍式有源区域FA的顶部。
在一些示例性实施例中，可使用置换栅极(RPG)工艺以形成栅极线150。所述多个鳍式有源区域FA中的每一个的顶部可为晶体管的沟道区域CH。
根据参照图5A至图5P描述的制造集成电路装置100B的方法，至少一个双峰突起120可形成在邻近于器件区的器件间隔离区的表面上。集成电路装置可包括高度缩小的鳍式FET。双峰突起120可具有在制造集成半导体装置的工艺中获得的结构，以获得优化的操作特性和集成电路装置的优秀的性能。例如，根据本发明构思的示例性实施例的集成电路装置可有利于控制高度缩小的鳍式FET中的漏电流，并且可提高鳍式FET的性能。
虽然参照图5A至图5P描述了制造集成电路装置100B的方法的示例，但是在本发明构思的范围内可利用根据其修改和改变的各种方法容易地实现具有在本说明书中描述的各种结构的集成电路装置，例如，图1A和图1B所示的集成电路装置100和图2所示的集成电路装置100A。
例如，在制造图1A和图1B所示的集成电路装置100的示例中，参照图5M描述的形成第一绝缘衬垫IL1和第二绝缘衬垫IL2的工艺可省略，并且可形成与所述多个初始鳍式有源区域PA和所述多个双峰突起120直接接触的间隙填充绝缘层GI。
在制造图2所示的集成电路装置100A的示例中，可形成参照图5M描述的第一绝缘衬垫IL1，可省略形成第二绝缘衬垫IL2的处理，并且间隙填充绝缘层GI可直接形成在第一绝缘衬垫IL1上。
图6A至图6D是根据某些示例性实施例的用于描述基于处理次序的制造集成电路装置100C的方法的剖视图。现在将参照图6A至图6D描述制造图4的集成电路装置100C的方法。在图6A至图6D中，与图1A至图5P的附图标记相同的附图标记指代相同的元件，并且将省略对这些元件的详细描述。
参照图6A，可执行参照图5A至图5K描述的方法相同的方法，以在衬底110的器件间隔离区IDR中形成多个凹槽110G和多个凹坑110R，去除钝化层118，以及暴露出多个凹槽110G和多个凹坑110R。
然后，可通过去除经保护掩模图案116P暴露的衬底110来形成限定所述多个器件区DR1和DR2的中间沟槽MT，从而衬底110的暴露的部分减薄了均匀厚度。例如，通过去除工艺在衬底的整个暴露的部分上去除基本相同厚度的衬底110。结果，所述多个凹槽110G和所述多个凹坑110R(见图5K)的形状可转移至器件间隔离区IDR中的中间沟槽MT的底表面，因此可形成具有与所述多个凹槽110G和所述多个凹坑110R的形状基本相同或相似的形状的多个凹槽110G’和多个凹坑110R’。
在一些示例性实施例中，可使用RIE工艺去除通过保护掩模图案116P暴露的衬底110，以使得衬底110的暴露的部分减薄了均匀厚度。例如，通过RIE工艺在衬底的整个暴露的部分上去除基本相同厚度的衬底110。然而，本发明构思的示例性实施例不限于此。
参照图6B，按照参照图5L描述的方式相似的方式，可通过去除保留在衬底110上的保护掩模图案116P暴露出形成在所述多个器件区DR1和DR2上的多个第一掩模图案112P、多个第二掩模图案113P和多个间隔件掩模图案115(见图6A)。
然后，可通过利用所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115作为蚀刻掩模来蚀刻在所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115之间暴露出的衬底110。多个初始鳍式有源区域PA可形成在所述多个器件区DR1和DR2中，并且可通过转移器件间隔离区IDR中的所述多个凹槽110G’和所述多个凹坑110R’(见图6A)的形状来形成多个双峰突起120。
与图5L所示的示例性实施例不同，在当前示例性实施例中，在所述多个初始鳍式有源区域PA形成在所述多个器件区DR1和DR2中之后，器件间隔离区IDR中的双峰突起120的第一尖峰P1和第二尖峰P2的水平L21可低于布置在器件区DR1和DR2中两个邻近的初始鳍式有源区域PA之间的衬底110的顶表面的第一水平L1。
在当前实施例的器件间隔离区IDR中，双峰突起120的凹进的顶表面120T、双峰突起120的第一尖峰P1和第二尖峰P2以及双峰突起120中的每一个的两侧的谷部126的水平可低于图5L所示的器件隔离区的谷部126的水平。例如，波纹状底表面132BS的水平和当前实施例的尖峰水平L21(见图6C)可低于图5L所示的实施例的谷部126的水平。
参照图6C，可执行与参照图5M至图5O描述的处理相似的处理以在所述多个初始鳍式有源区域PA之间形成多个鳍式有源区域FA和器件隔离层(见图6B)。然而，在当前示例中，可形成器件隔离层132和STI层134以替代图5M至图5O所示的器件隔离层132B和STI层134B。当形成器件隔离层132和STI层134时，可省略参照图5M描述的形成第一绝缘衬垫IL1和第二绝缘衬垫IL2的处理。
参照图6D，按照与参照图5P描述的方式相同的方式，可通过在其中形成了所述多个鳍式有源区域FA、器件隔离层132和STI层134的所得物上形成界面层142、栅极绝缘层144、栅极线150和源极和漏极区域162(见图1A)来制造图4所示的集成电路装置100C。
图7A至图7F是根据某些示例性实施例的用于描述基于处理次序制造图3所示的集成电路装置100B的方法的剖视图。现在，将参照图7A至图7F描述制造图3的集成电路装置100B的方法。在图7A至图7F中，与图1A至图6D的附图标记相同的附图标记指代相同元件，并且将省略对这些元件的详细描述。
参照图7A，按照与参照图5A至图5E描述的方式相同的方式，可执行在衬底110上形成多个第一掩模图案112P、多个第二掩模图案113P和多个间隔件掩模图案115的处理。
参照图7B，可通过利用所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115作为蚀刻掩模来蚀刻在所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115(见图7A)之间暴露的衬底110，多个初始鳍式有源区域PA可形成在所述多个器件区DR1和DR2和所述多个器件区DR1和DR2之间的器件间隔离区IDR中。
在用于形成所述多个初始鳍式有源区域PA的蚀刻工艺中，用作蚀刻掩模的所述多个第一掩模图案112P、所述多个第二掩模图案113P和所述多个间隔件掩模图案115可部分地消耗。图7B示出了其中所述多个第一掩模图案112P中的一些保留在所述多个初始鳍式有源区域PA上的情况。
参照图7C，按照与参照图5F描述的方式相似的方式，可在其中形成了所述多个初始鳍式有源区域PA(见图7B)的所得物上形成覆盖衬底110和所述多个第一掩模图案112P的保护掩模层116。可在保护掩模层116上形成覆盖衬底110的将成为器件区DR1和DR2的那些部分的多个局部掩模图案117。
参照图7D，按照与参照图5G描述的方式相似的方式，可通过利用所述多个局部掩模图案117作为蚀刻掩模来蚀刻保护掩模层116的一部分在衬底110的将成为器件区DR1和DR2的那些部分上形成保护掩模图案116Q。然而，与图5G所示的处理不同的是，在当前示例中，保护掩模图案116Q可形成为使得所述多个第一掩模图案112P和所述多个初始鳍式有源区域PA在器件间隔离区IDR中被暴露出来。
参照图7E，按照与参照图5H至图5L描述的方式相似的方式，可将在器件间隔离区IDR中暴露的所述多个第一掩模图案112P(见图7D)去除，并且可蚀刻作为结果暴露的所述多个初始鳍式有源区域PA，从而在器件间隔离区IDR中形成多个双峰突起120和多个谷部126。
在蚀刻在器件间隔离区IDR中暴露的所述多个初始鳍式有源区域PA以形成所述多个双峰突起120和所述多个谷部126的过程中，可通过保护掩模图案116Q和所述多个局部掩模图案117保护器件区DR1和DR2中的所述多个初始鳍式有源区域PA。
参照图7F，可通过去除器件区DR1和DR2中的保护掩模图案116Q和所述多个局部掩模图案117暴露出所述多个初始鳍式有源区域PA。
然后，可通过执行参照图5M至图5P描述的处理来制造图3所示的集成电路装置100B。
图8A和图8B是根据某些示例性实施例的集成电路装置200的主要元件的图。图8A是集成电路装置200的平面布局图。图8B是沿着图8A的线B-B'截取的集成电路装置的剖视图。在图8A和图8B中，与图1A和图1B的附图标记相同的附图标记指代相同元件，并且将省略对这些元件的详细描述。
参照图8A和图8B，集成电路装置200可基本具有与图1A和图1B所示的集成电路装置100的构造相同的构造，不同的是，与图1A和图1B所示的集成电路装置100不同，在集成电路装置200中，形成在多个器件区DR1和DR2中的多个鳍式有源区域FA的节距PCH3和形成在器件间隔离区IDR中的多个双峰突起120的节距PCH4不同。
图8B示出了所述多个鳍式有源区域FA的节距PCH3小于所述多个双峰突起120的节距PCH4，但是本发明构思的示例性实施例不限于图8B所示的示例。在一些其它示例性实施例中，所述多个鳍式有源区域FA的节距PCH3可大于所述多个双峰突起120的节距PCH4。
与图1A和图1B所示的集成电路装置100相同，集成电路装置200可包括器件隔离层132和STI层134。然而，本发明构思的示例性实施例不限于图8A和图8B所示的示例。在一些示例性实施例中，与图2所示的集成电路装置100A相似，集成电路装置200可包括代替器件隔离层132的包括绝缘衬垫132L和间隙填充绝缘层132G的器件隔离层132A和代替STI层134的包括绝缘衬垫134L和间隙填充STI层134G的STI层134A。在一些其它示例性实施例中，与图3所示的集成电路装置100B相似，图8A和图8B所示的集成电路装置200可包括代替器件隔离层132的包括双层结构的绝缘衬垫132L1和132L2以及间隙填充绝缘层132G的器件隔离层132B和代替STI层134的包括双层结构的绝缘衬垫134L1和134L2以及间隙填充STI层134G的STI层134B。
与图1A和图1B所示的集成电路装置100相似，在集成电路装置200中，在所述多个器件区DR1和DR2中，所述多个鳍式有源区域FA中的两个邻近的鳍式有源区域FA之间的衬底110的顶表面的第一水平L1可与第一尖峰P1和第二尖峰P2的水平相同或相似。然而，本发明构思的示例性实施例不限于图8A和图8B所示的示例。例如，与图4所示的集成电路装置100C相似，形成在所述多个器件区DR1和DR2中的所述多个鳍式有源区域FA中的两个邻近的鳍式有源区域FA之间的衬底110的顶表面的第一水平L1可高于双峰突起120的第一尖峰P1和第二尖峰P2的水平。
图9A和图9B是根据某些示例性实施例的集成电路装置300的图。图9A是包括第一区I和第二区II的集成电路装置300的主要元件的平面布局图。图9B是沿着图9A的线B1-B1'和B2-B2’截取的集成电路装置300的剖视图。在图9A和图9B中，与图1A至图8B的附图标记相同的附图标记指代相同元件，并且将省略对这些元件的详细描述。
参照图9A和图9B，集成电路装置300的衬底110可包括第一区I和第二区II。衬底110的第一区I和第二区II可指代衬底110的不同的区域。
集成电路装置300的第一区I可包括第一器件间隔离区IDR1和彼此间隔开的第一器件区DR1和第二器件区DR2，其中第一器件间隔离区IDR1介于第一器件区DR1和第二器件区DR2之间。
所述多个鳍式有源区域FA可形成在第一器件区DR1和第二器件区DR2中的每一个中。第一沟道区域CH1可形成在从器件隔离层132和STI层134突出的所述多个鳍式有源区域FA上。第一器件区DR1和第二器件区DR2的更多详细的构造与参照图1A和图1B描述的那些基本相同。
如参照图1A和图1B对器件间隔离区IDR的描述，可在第一器件间隔离区IDR1中的衬底110的表面上形成至少一个双峰突起120。
集成电路装置300的第二区II可包括第二器件间隔离区IDR2和彼此间隔开的第三器件区DR3和第四器件区DR4，其中第二器件间隔离区IDR2介于第三器件区DR3和第四器件区DR4之间。
可在第三器件区DR3和第四器件区DR4中的每一个中形成多个鳍式有源区域FB。在一些示例性实施例中，形成在第二区II中的所述多个鳍式有源区域FB可具有与形成在第一区I中的所述多个鳍式有源区域FA的形状相同或相似的形状。在一些其它示例性实施例中，形成在第二区II中的所述多个鳍式有源区域FB可具有与形成在第一区I中的所述多个鳍式有源区域FA的形状不同的形状。
所述多个鳍式有源区域FB可具有由STI层334和器件隔离层332限定的下侧壁。STI层334可形成在第三器件区DR3和第四器件区DR4中的每一个中。器件隔离层332可形成在第二器件间隔离区IDR2中。第二沟道区域CH2可形成在从器件隔离层332和STI层334突出的所述多个鳍式有源区域FB上。第二沟道区域CH2可为与形成在第一区I中的第一沟道区域CH1相同或不同的导电类型的区域。
鳍式有源区域FB的第二沟道区域CH2可由界面层342覆盖。覆盖鳍式有源区域FB的两个侧壁和顶表面的栅极绝缘层344和栅极线350可形成在界面层342上。栅极线350可在与其中鳍式有源区域FB延伸的方向交叉的方向(图9A和图9B的X方向)上延伸。源极/漏极区域362可形成在鳍式有源区域FB中的栅极线350的两侧。
器件隔离层332、STI层334、界面层342、栅极绝缘层344、栅极线350和源极/漏极区域362的更多详细的构造基本与参照图1A和图1B描述的器件隔离层132、STI层134、界面层142、栅极绝缘层144、栅极线150和源极/漏极区域162相同。
在第二区II的第二器件间隔离区IDR2中，衬底110可具有平坦的顶表面T11。例如，器件隔离层332的面对平坦顶表面T11的底表面也可平坦地延伸。
在一些示例性实施例中，第三器件区DR3和第四器件区DR4中的衬底110的平坦顶表面T11和顶表面T12可位于基本相同的水平。
在一些示例性实施例中，第二区II的第二器件间隔离区IDR2中的平坦顶表面T11的水平可与布置在第一区I的对应的第一器件区DR1和第二器件区DR2中的所述多个鳍式有源区域FA中的两个邻近的鳍式有源区域FA之间的衬底110的顶表面的第一水平L1基本相同或相似。例如，第二区II的第二器件间隔离区IDR2的平坦顶表面T11可与第一器件间隔离区IDR1中的双峰突起的第一尖峰和第二尖峰的顶表面水平L1位于基本相同的水平或相似的水平。
图10是根据某些示例性实施例的集成电路装置300A的剖视图。图10所示的集成电路装置300A是图9B所示的集成电路装置300的修改示例。图10的剖视图可对应于沿着图9A的线B1-B1'和B2-B2’截取的集成电路装置300的剖视图。在图10中，与图1A至图9B的附图标记相同的附图标记指代相同的元件，并且将省略对这些元件的详细描述。
参照图10，集成电路装置300A可基本具有与图9A和图9B所示的集成电路装置300的构造相同的构造，不同的是，在集成电路装置300A中，在第二区II的第二器件间隔离区IDR2中，衬底110具有平坦顶表面T21，并且平坦顶表面T21的水平低于第三和第四器件区DR3和DR4中的衬底110的顶表面T22的水平。器件隔离层332的底表面可在平坦顶表面T21上平坦地延伸。例如，第二区II的第二器件间隔离区IDR2的平坦顶表面T21可低于第一器件间隔离区IDR1中的双峰突起的第一尖峰和第二尖峰的顶表面水平L1。
在一些示例性实施例中，第二区II的第二器件间隔离区IDR2中的平坦顶表面T21可低于布置在第一区I的对应的第一器件区DR1和第二器件区DR2中的所述多个鳍式有源区域FA中的两个邻近的鳍式区域FA之间的衬底110的顶表面的第一水平L1。
在图9A和图9B所示的集成电路装置300和图10所示的集成电路装置300A中，描述了其中第一区I的构造与图1A和图1B所示的集成电路装置100的构造相同的示例，但是本发明构思的示例性实施例可不限于该示例。例如，在集成电路装置300和300A中，第一区I的构造可与图3所示的集成电路装置100B、图4所示的集成电路装置100C或者图8A和图8B所示的集成电路装置200的构造相同。
在集成电路装置300和300A中，第一区I和第二区II可为具有基本相同的阈电压或者不同的阈电压的区域。在一些示例性实施例中，第一区I和第二区II之一可为NMOS晶体管区，而另一个可为PMOS晶体管区。在一些其它示例性实施例中，第一区I和第二区II二者可为NMOS晶体管区。在一些其它示例性实施例中，第一区I和第二区II二者可为PMOS晶体管区。
在某些实施例中，第一区I和第二区II中的至少一个可为其中形成了***电路的***电路区。***电路可执行将外部数据输入至集成电路装置300和300A的内部电路中或者将数据从集成电路装置300和300A的内部电路输出至外部的功能。在一些示例性实施例中，第一区I和第二区II中的至少一个可构成输入/输出(I/O)电路设备的一部分。
在某些实施例中，第一区I和第二区II中的至少一个可为其中形成了具有相对低的阈电压和高切换速度的晶体管的区域。在一些示例性实施例中，第一区I和第二区II中的至少一个可为其中单位存储器单元以矩阵形式排列的单元阵列区。例如，第一区I和第二区II中的至少一个可为逻辑单元区或者存储器单元区。逻辑单元区的逻辑单元可为诸如计数器、缓冲器等的执行期望的逻辑功能的标准单元，并且可包括不同类型的逻辑单元，包括诸如晶体管、寄存器等的多个电路元件。例如，逻辑单元可构成AND、NAND、OR、NOR、XOR(异或)、XNOR(异或非)、INV(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FILL(过滤器)、多路复用器(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从触发器、锁存器等。然而，根据本发明构思的示例性实施例的逻辑单元不限于以上示例。存储器单元区可包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一个。
参照图1A至图10描述了包括具有3D结构的沟道的FinFET的集成电路装置和制造该集成电路装置的方法，但是本发明构思的示例性实施例不限于此。例如，本领域普通技术人员应该清楚，可通过在本发明构思的范围内的各种修改和改变提供包括具有本发明构思的示例性实施例的特征的平面MOSFET的集成电路装置和制造该集成电路装置的方法。
图11是根据某些示例性实施例的电子装置1000的框图。
参照图11，电子装置1000可包括逻辑区域1010和存储器区域1020。
逻辑区域1010可具有包括诸如晶体管、寄存器等的多个电路元件的各种逻辑单元，作为诸如计数器、缓冲器等的执行期望逻辑功能的标准单元。例如，逻辑单元可构成AND、NAND、OR、NOR、XOR(异或)、XNOR(异或非)、INV(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FILL(过滤器)、多路复用器(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从触发器、锁存器等。然而，根据本发明构思的示例性实施例的逻辑单元不限于以上示例。
存储器区域1020可包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一个。
逻辑区域1010和存储器区域1020可分别包括图1A至图10所示的集成电路装置100、100A、100B、100C、200、300和300A中的至少一个以及具有本发明构思的范围内的根据以上集成电路装置100、100A、100B、100C、200、300和300A修改和改变的各种结构的其它集成电路装置。
图12是根据特定示例性实施例的电子***2000的框图。
参照图12，电子***2000可包括经总线2050彼此电连接的控制器2010、输入/输出(I/O)装置2020、存储器2030和接口2040。
控制器2010可包括微处理器、数字信号处理器和其它类似处理器中的至少一个。I/O装置2020可包括键区、键盘和显示器中的至少一个。存储器2030可用于存储由控制器2010执行的数据或命令。例如，存储器2030可用于存储用户数据。
电子***2000可构成无线通信装置或者能够在无线通信环境下发送和/或接收信息的装置。接口2040可包括无线接口，以经电子***2000中的无线通信网络发送/接收数据。接口2040可包括天线和/或无线收发器。在一些示例性实施例中，电子***2000可用于第三代通信***的通信接口协议，例如，码分多址(CDMA)、全球移动通信***(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。电子***2000可包括图1A至图10所示的集成电路装置100、100A、100B、100C、200、300和300A中的至少一个以及具有本发明构思的范围内的根据以上集成电路装置100、100A、100B、100C、200、300和300A修改和改变的各种结构的其它集成电路装置。
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是应该理解，在不脱离所附权利要求的精神和范围的情况下，可在其中作出各种形式和细节上的改变。

Claims (25)

1.一种集成电路装置，包括：
衬底，其包括PMOS器件区、邻近于PMOS器件区的NMOS器件区和介于PMOS器件区与NMOS器件区之间的器件间隔离区；
第一鳍式有源区域，其在PMOS器件区和NMOS器件区之一中从衬底突出；
器件隔离层，其在器件间隔离区覆盖衬底，
其中，参照在PMOS器件区与NMOS器件区之间延伸的竖直剖面观看时：
器件间隔离区的衬底的上表面包括双峰突起，该双峰突起包括具有第一尖峰的第一峰、具有第二尖峰的第二峰和布置在第一尖峰与第二尖峰之间的凹坑，该凹坑的深度包括从凹坑的最下面的部分至第一尖峰和第二尖峰之一的高度的竖直距离，
其中双峰突起的高度包括从紧邻着双峰突起的衬底的顶表面的最小高度至第一尖峰和第二尖峰之一的顶部的竖直距离，并且
双峰突起的高度大于凹坑的深度。
2.根据权利要求1所述的集成电路装置，其中沿着与第一鳍式有源区域的长度方向垂直的方向截取所述竖直剖面。
3.根据权利要求2所述的集成电路装置，
其中参照所述竖直剖面，第一峰的各侧壁相对于第一尖峰不对称，并且
其中参照所述竖直剖面，第二峰的各侧壁相对于第二尖峰不对称。
4.根据权利要求2所述的集成电路装置，其中衬底的上表面包括位于双峰突起的侧部的谷部，
其中参照所述竖直剖面，每个谷部中的最低点低于双峰突起的凹进的顶表面的最低点。
5.根据权利要求2所述的集成电路装置，其中集成电路装置包括邻近于第一鳍式有源区域的第二鳍式有源区域，
其中参照所述竖直剖面，第一尖峰和第二尖峰中的至少一个与第一鳍式有源区域与第二鳍式有源区域之间的衬底的顶表面位于相同水平。
6.根据权利要求2所述的集成电路装置，其中集成电路装置包括邻近于第一鳍式有源区域的第二鳍式有源区域，
其中参照所述竖直剖面，第一尖峰和第二尖峰中的至少一个低于第一鳍式有源区域和第二鳍式有源区域之间的衬底的顶表面的最低点。
7.根据权利要求2所述的集成电路装置，其中集成电路装置包括邻近于第一鳍式有源区域的第二鳍式有源区域，并且其中参照所述竖直剖面，凹坑的最低点低于多个鳍式有源区域中的两个邻近的鳍式有源区域之间的衬底的顶表面的最低点。
8.根据权利要求1所述的集成电路装置，其中器件隔离层包括：
绝缘衬垫，其覆盖第一鳍式有源区域的侧壁和双峰突起，并且保形地形成在双峰突起的顶表面上；以及
间隙填充绝缘层，其位于绝缘衬垫上，该间隙填充绝缘层覆盖第一鳍式有源区域的侧壁以及覆盖双峰突起。
9.根据权利要求8所述的集成电路装置，其中绝缘衬垫由与间隙填充绝缘层的材料不同的材料形成。
10.根据权利要求8所述的集成电路装置，其中绝缘衬垫包括按次序堆叠在第一鳍式有源区域的侧壁和双峰突起上的第一绝缘衬垫和第二绝缘衬垫，并且
其中第一绝缘衬垫由与第二绝缘衬垫的材料不同的材料形成。
11.一种集成电路装置，包括：
衬底，其包括第一器件区、第二器件区和在第一器件区与第二器件区之间的器件间隔离区；
多个鳍式有源区域，其在第一器件区和第二器件区中从衬底突出；
器件隔离层，其布置在第一器件区和第二器件区之间的器件间隔离区处的衬底上；
其中器件间隔离区中的衬底的表面包括多个双峰突起，并且在器件间隔离区中，多个谷部各自位于相邻的成对的多个双峰突起之间，谷部的竖直深度小于多个鳍式有源区域的高度；并且
其中器件隔离层覆盖多个双峰突起和多个谷部。
12.根据权利要求11所述的集成电路装置，其中器件隔离层包括面对衬底的波纹状底表面，
其中波纹状底表面包括向下突出至不同深度的第一突起表面和第二突起表面。
13.根据权利要求11所述的集成电路装置，其中多个双峰突起中的每一个包括：
具有第一尖峰的第一峰；
具有第二尖峰的第二峰；以及
在第一峰与第二峰之间并且低于第一尖峰和第二尖峰的凹进的顶表面，其中凹进的顶表面高于多个谷部中的最低点。
14.根据权利要求13所述的集成电路装置，其中多个谷部中的每一个和凹进的顶表面沿着从第一器件区延伸至第二器件区的方向以交替方式依次布置。
15.根据权利要求13所述的集成电路装置，其中器件隔离层包括面对衬底的波纹状底表面，并且
其中波纹状底表面包括面对多个谷部的第一突起和面对凹进的顶表面的第二突起，第一突起相对于器件隔离层的顶表面具有第一深度，第二突起相对于器件隔离层的顶表面具有第二深度，其中第二深度小于第一深度。
16.根据权利要求13所述的集成电路装置，其中第一峰和第二峰中的每一个具有形状不对称的两个侧壁。
17.根据权利要求13所述的集成电路装置，其中
第一峰的各侧壁在竖直方向上具有不同的长度，并且
第二峰的各侧壁在竖直方向上具有不同的长度。
18.根据权利要求11所述的集成电路装置，
其中多个鳍式有源区域中的鳍式有源区域以第一节距彼此间隔开，并且
多个双峰突起中的双峰突起以等于第一节距的第二节距彼此间隔开。
19.根据权利要求11所述的集成电路装置，
其中多个鳍式有源区域中的鳍式有源区域以第一节距重复地形成，并且
其中多个双峰突起中的双峰突起以与第一节距不同的第二节距重复地形成。
20.根据权利要求11所述的集成电路装置，其中多个双峰突起中的每一个包括III-V族材料和IV族材料中的至少一个。
21.一种集成电路装置，包括：
衬底，其具有顶表面，该顶表面在衬底的第一区中形成包括第一双峰突起的多个双峰突起；以及
在衬底的第二区中的鳍式有源区域，
其中第一鳍式有源区域的高度与第一双峰突起的峰的高度的比率在2与4之间，
其中鳍式有源区域的高度是从第一鳍式有源区域的顶表面至与紧邻着第一鳍式有源区域的衬底的最小高度相对应的深度的竖直距离，
其中峰的高度是从峰的顶表面至与紧邻着第一双峰突起的衬底的最小高度相对应的深度的竖直距离。
22.根据权利要求21所述的集成电路装置，其中第一双峰突起包括邻近的峰之间的凹坑，并且峰的高度与凹坑的深度的比率在1.2与2.5之间。
23.根据权利要求21所述的集成电路装置，其中第一区是器件间隔离区，第二区是器件区。
24.根据权利要求21所述的集成电路装置，还包括：
形成在衬底的第三区中的第二鳍式有源区域，
其中第一鳍式有源区域形成具有掺有n型杂质的沟道区的第一晶体管，并且第二鳍式有源区域形成具有掺有p型杂质的沟道区的第二晶体管。
25.根据权利要求24所述的集成电路装置，还包括：
器件隔离层，其从第一鳍式有源区域的侧壁延伸至第二鳍式有源区域的侧壁，并且覆盖布置在第一鳍式有源区域与第二鳍式有源区域之间的多个双峰突起。
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