CN107452799A - 晶体管及半导体器件 - Google Patents

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Abstract

本公开涉及晶体管及半导体器件。一种晶体管包括漏极、源极、栅电极以及源极和漏极之间的纳米线。该纳米线具有有第一厚度的第一部分和有大于第一厚度的第二厚度的第二部分。第二部分在第一部分与源极和漏极中的至少一个之间。当电压被施加到栅电极时，第一纳米线包括沟道。

Description

晶体管及半导体器件
技术领域
这里描述的一个或更多实施方式涉及半导体器件及用于制造半导体器件的方法。
背景技术
已经开发了各种技术以增加半导体器件的密度和集成度。一种技术涉及多栅晶体管的形成，其中鳍或纳米线形状的硅体被设置在衬底上。然后晶体管的栅极被形成在硅体的表面上。
多栅晶体管技术已经得到了许多电路设计者的青睐。例如，这样的晶体管可以包括三维沟道。此外，电流控制能力可以被增强而不增加栅长度。此外，利用这样的晶体管，有效地抑制短沟道效应(SCE)是可能的，在短沟道效应中沟道区域的电位受漏极电压影响。
发明内容
根据一个或更多实施方式，一种晶体管包括：漏极；源极；栅电极；以及在源极和漏极之间的第一纳米线，其中第一纳米线具有有第一厚度的第一部分和有不同于第一厚度的第二厚度的第二部分，其中第二部分在第一部分与源极和漏极中的至少一个之间，当电压被施加到栅电极时第一纳米线包括沟道。
根据一个或更多另外的实施方式，一种晶体管包括：漏极；源极；栅电极；以及纳米线，其在源极和漏极之间并且包括包含沟道膜的第一部分以及包含沟道膜和至少一个扩散膜的第二部分，其中第一部分不重叠栅电极并且第二部分重叠栅电极。
根据一个或更多另外的实施方式，一种半导体器件包括：包含第一晶体管的第一区域，第一晶体管包括第一栅电极、第一源极、第一漏极、以及在第一源极和第一漏极之间的第一纳米线，第一纳米线具有第一形状；以及包括第二晶体管的第二区域，第二晶体管包括第二栅电极、第二源极、第二漏极、以及在第二源极和第二漏极之间的第二纳米线，第二纳米线具有不同于第一形状的第二形状。
根据一个或更多另外的实施方式，一种用于制造晶体管的方法包括：形成纳米线、在纳米线的各侧形成源极区域和漏极区域、以及形成与纳米线相邻的栅电极，其中纳米线包括具有第一厚度的第一部分和具有大于第一厚度的第二厚度的第二部分，其中第二部分在第一部分与源极区域或漏极区域中的至少一个之间，当电压被施加到栅电极时纳米线包括沟道。
附图说明
通过参考附图详细描述示例性实施方式，特征对于本领域技术人员来说将变得明显，其中：
图1示出半导体器件的一实施方式；
图2示出沿图1中的剖切线A-A'截取的一实施方式；
图3示出图2中的第一纳米线的一实施方式；
图4示出沿图1中的剖切线B-B'截取的一实施方式；
图5示出沿图1中的剖切线C-C'截取的一实施方式；
图6示出图5中的外间隔物和内间隔物的一实施方式；
图7示出半导体器件的另一实施方式；
图8示出图7中的第一纳米线的一实施方式；
图9示出图7中的半导体器件的另一视图；
图10示出图7中的半导体器件的另一视图；
图11示出半导体器件的另一实施方式；
图12示出图11中的第一纳米线的一实施方式；
图13示出半导体器件的另一实施方式；
图14示出图13中的第一纳米线的一实施方式；
图15示出半导体器件的另一实施方式；
图16示出半导体器件的另一实施方式；
图17示出图16中的半导体器件的另一视图；
图18示出图16中的半导体器件的另一视图；
图19示出半导体器件的另一实施方式；
图20示出图19中的半导体器件的另一视图；
图21示出图19中的半导体器件的另一视图；
图22示出半导体器件的另一实施方式；
图23示出图22中的第一纳米线的一实施方式；
图24示出半导体器件的另一实施方式；
图25示出图24中的第一纳米线的一实施方式；
图26示出半导体器件的另一实施方式；
图27示出图26中的第一纳米线的一实施方式；
图28示出半导体器件的另一实施方式；
图29至45示出用于制造半导体器件的方法的一实施方式中制造的各种各样的阶段；
图46至62示出用于制造半导体器件的方法的另一实施方式中制造的各种各样的阶段；以及
图63示出电子***的一实施方式。
具体实施方式
图1示出半导体器件的一实施方式。图2是沿图1中的线A-A'截取的剖视图。图3是图2中的第一纳米线的一实施方式的剖视图。图4是沿图1中的线B-B'的剖视图。图5是沿图1中的线C-C'的剖视图。图6是图5中的外间隔物和内间隔物的一实施方式的剖视图。
参考图1，半导体器件可以包括鳍型图案110、钝化膜111、第一纳米线120、栅电极130、栅间隔物140、源极/漏极150等。
衬底100可以是例如体硅或绝缘体上硅(SOI)。或者，衬底100可以是硅衬底，或可以包括其它材料，诸如但不限于硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物。或者，衬底100可以是具有形成于其上的外延层的基底衬底。
鳍型图案110可以从衬底100突出。钝化膜111可以被形成在鳍型图案110的上表面上。钝化膜111可以以与鳍型图案110相同的形状被堆叠以形成突出结构。场绝缘膜105可以围绕鳍型图案110和钝化膜111的侧壁的至少一部分。鳍型图案110可以由场绝缘膜105限定。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜和其组合中的一种。
在图1中，鳍型图案110和钝化膜111的侧壁可以完全被场绝缘膜105围绕。在另一实施方式中，场绝缘膜105可以仅部分地围绕鳍型图案110和钝化膜，或者可以被形成为具有另外的构造或形状。
鳍型图案110可以在第一方向X上伸长。例如，鳍型图案110可以包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。
鳍型图案110可以通过部分蚀刻衬底100来形成，并且可以包括从衬底100生长的外延层。鳍型图案110可以包括例如元素半导体材料，诸如硅或锗。此外，鳍型图案110可以包括诸如例如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
在IV-IV族化合物半导体的情况下，鳍型图案110可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者掺杂有IV族元素的这些化合物。
在III-V族化合物半导体的情况下，鳍型图案110可以是例如二元、三元或四元化合物，其由选自铝(Al)、镓(Ga)和铟(In)的至少一种III族元素与选自磷(P)、砷(As)和锑(Sb)的一种V族元素的组合形成。在以下描述中，假设鳍型图案110包括硅。
钝化膜111可以包括与鳍型图案110不同的材料。例如，当鳍型图案110包括硅时，钝化膜111可以包括SiGe。结果，在根据一些示例性实施方式的半导体器件的制造工艺中，钝化膜111可以用作蚀刻停止膜。
第一纳米线120可以被形成在衬底100上并与衬底100间隔开，并且可以在第一方向X上延伸。例如，第一纳米线120可以被形成在鳍型图案110上，重叠鳍型图案110，并且与鳍型图案110间隔开。在一个实施方式中，第一纳米线120可以被形成在鳍型图案110上，而不是被形成在场绝缘膜105上。
在图4中，第一纳米线120具有正方形或矩形剖面。在另一实施方式中，第一纳米线120可以具有不同的剖面形状，例如，第一纳米线120的拐角可以通过修整工艺被圆化。
第一纳米线120可以被用作晶体管的沟道区域。用于第一纳米线120的材料可以例如根据半导体器件是PMOS还是NMOS而变化。此外，第一纳米线120可以包括与鳍型图案110相同的材料，或者可以包括与鳍型图案110不同的材料。为了解释的方便，将假设第一纳米线120包括硅。
栅电极130可以被形成在场绝缘膜105和鳍型图案110上。栅电极130可以在第二方向Y上延伸。在一个实施方式中，栅电极130可以围绕第一纳米线120的***，其与鳍型图案110的上表面间隔开。栅电极130也可以被形成在第一纳米线120和鳍型图案110之间的空间中。
栅电极130可以包括导电材料。如所示地，栅电极130可以是单层。在另一实施方式中，栅电极130可以包括多个层。例如，栅电极130可以包括调整功函数的功函数导电层和填充由用于功函数调整的功函数导电层形成的空间的填充导电层。
栅电极130可以包括例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al中的至少一种。在一个实施方式中，栅电极130可以包括非金属元素，例如Si、SiGe或另外的元素。栅电极130可以通过替换工艺或另外的工艺被形成。
栅间隔物140可以被形成在栅电极130的在第二方向Y上延伸的彼此相反的侧壁上。在一个实施方式中，栅间隔物140可以在彼此面对的同时被形成在第一纳米线120的彼此相反的侧。栅间隔物140可以每个包括贯通孔140h。
第一纳米线120可以通过贯通孔140h穿过栅间隔物140。栅间隔物140可以完全与第一纳米线120的侧表面的一部分的***接触。当由栅电极130围绕的第一纳米线120的拐角通过诸如修整的工艺而被圆化时，第一纳米线120的侧表面的与栅间隔物140接触的部分可以具有与由栅电极130围绕的第一纳米线120的剖面不同的剖面。
栅间隔物140可以包括第一外间隔物141和第一内间隔物142。第一外间隔物141可以与第一内间隔物142直接接触。第一内间隔物142可以在鳍型图案110的上表面和第一纳米线120之间，并且在至少一个实施方式中可以与鳍型图案110的上表面表面接触。在沿Y-Z平面的剖面中，第一内间隔物142可以被第一纳米线120、第一外间隔物141和鳍型图案110围绕。
栅间隔物140的贯通孔140h可以由第一外间隔物141和第一内间隔物142限定。第一纳米线120的一端或更多端可以与第一外间隔物141和第一内间隔物142接触。
参考图6，贯通孔140h可以包括在第二方向Y上彼此面对的第一边140h-1和在第三方向Z上彼此面对的第二边140h-2。贯通孔140h的第二边140h-2可以连接贯通孔140h的彼此面对的第一边140h-1。
在根据示例性实施方式的半导体器件中，贯通孔140h的第二边140h-2中的至少一个可以由第一内间隔物142限定。然而，贯通孔140h的第一边140h-1可以由第一外间隔物141限定。例如，贯通孔140h可以包括由第一外间隔物141限定的三个边140h-1和140h-2以及由第一内间隔物142限定的一个边140h-2。
贯通孔140h的第一边140h-1可以由第一外间隔物141限定。此外，贯通孔140h的第二边140h-2中的一个可以由第一外间隔物141限定。贯通孔140h的第二边140h-2中的另一个可以由第一内间隔物142限定。
第一外间隔物141和第一内间隔物142可以包括不同的材料。当第一外间隔物141中的材料的介电常数是第一介电常数并且第一内间隔物142中的材料的介电常数是第二介电常数时，第一介电常数和第二介电常数可以不同。
在根据一些示例性实施方式的半导体器件中，第一外间隔物141中的材料可以具有大于第一内间隔物142中的材料的第二介电常数的第一介电常数。通过具有低于第一介电常数的第二介电常数，减小栅电极130和源极/漏极150之间的边缘电容(fringingcapacitance)是可能的。
例如，第一外间隔物141可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。例如，第一内间隔物142可以包括低k电介质材料、硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。低k电介质材料可以是具有比硅氧化物更低的介电常数的材料。
在另一方面，栅间隔物140的第一外间隔物141可以包括第一区域141-1和第二区域141-2。第二区域141-2可以在第二方向Y上的相对于第一区域141-1的两侧。第一区域141-1可以是第一纳米线120穿过的区域。第二区域141-2可以是第一纳米线120不穿过的区域。因此，栅间隔物140的贯通孔140h可以在第一区域141-1中，例如贯通孔140h可以被第一区域141-1和第一内间隔物142围绕。
第二区域141-2可以仅由第一外间隔物141构成。在一个实施方式中，第一区域141-1可以包括第一外间隔物141和第一内间隔物142，例如第一区域141-1可以包括第一外间隔物141的一部分。从衬底100的上表面到栅间隔物140的第一区域141-1的高度大于从衬底100的上表面到第一内间隔物142的高度。
在根据示例性实施方式的半导体器件中，贯通孔140h的第二边140h-2中的至少一个可以由第一内间隔物142限定。然而，贯通孔140h的第一边140h-1可以由第二区域141-2，例如由第一外间隔物141限定。
第一内间隔物142可以与第二区域141-2直接接触。此外，第二区域141-2和第一区域141-1在第一外间隔物141中。因此，栅间隔物的第二区域141-2和第一区域141-1可以是整体结构。
参考图2和3，第一纳米线120可以包括第一中央区域120c和第一边缘区域120s。第一中央区域120c可以具有第一厚度t1。第一边缘区域120s可以具有不同于(例如大于)第一厚度t1的第二厚度t2。
第一边缘区域120s可以在第一中央区域120c的彼此相反的侧。在这种情况下，第一边缘区域120s可以在第一中央区域120c的在第一方向x上的彼此相反的侧。第一边缘区域120s和第一中央区域120c可以彼此连接，从而形成第一边缘区域120s和第一中央区域120c二者成为一体的结构。
第一中央区域120c和第一边缘区域120s的上表面可以在相同平面中。相反，第一中央区域120c和第一边缘区域120s的下表面可以形成彼此不同的平面。例如，第一中央区域120c的下表面可以高于第一边缘区域120s的下表面。
第一中央区域120c可以重叠栅电极130。例如，第一中央区域120c可以与栅绝缘膜147接触并且被栅电极130围绕。
第一边缘区域120s可以被栅间隔物140围绕。第一边缘区域120s的上表面可以与第一外间隔物141接触。第一边缘区域120s的下表面可以与第一内间隔物142接触。
在根据一些示例性实施方式的半导体器件中，第一纳米线120可以与牺牲材料交替地堆叠从而被形成为沟道区域。然后，第一纳米线120可以随牺牲材料的去除而被形成。此时，在与牺牲材料的界面处发生扩散。由于扩散发生，重叠栅电极130的部分可以随着牺牲材料的去除被同时去除。结果，第一纳米线120可以被形成。第一纳米线120可以具有重叠栅间隔物140的部分和重叠栅电极130的部分。这些部分可以具有彼此不同的厚度。
在根据示例性实施方式的半导体器件中，在重叠栅间隔物140的部分处，居间膜可以不在第一纳米线120的最上部和第一外间隔物141之间。例如，第一纳米线120的最上部可以与栅间隔物的第一部分140-1接触。
因此，第一纳米线120的最下部可以接触栅间隔物的第一内间隔物142，并且第一纳米线120的最上部可以接触第一区域140-1。例如，第一纳米线120的最下部可以接触第一内间隔物142，并且第一纳米线120的最上部可以接触第一外间隔物141。
栅绝缘膜147可以被形成在第一纳米线120和栅电极130之间。此外，栅绝缘膜147也可以被形成在场绝缘膜105和栅电极130之间以及在内间隔物142和栅电极130之间。例如，栅绝缘膜147可以包括界面膜146和高k绝缘膜145。在一个实施方式中，根据例如第一纳米线120的材料，栅绝缘膜147的界面膜146可以被省略。
因为界面膜146可以被形成在第一纳米线120的外周上，所以界面膜146可以被形成在第一纳米线120和栅电极130之间以及在鳍型图案110和栅电极130之间。此时，鳍型图案110和栅电极130之间的界面膜146可以被形成在钝化膜111和栅电极130之间。
高k绝缘膜145可以被形成在第一纳米线120和栅电极130之间，在内间隔物142和栅电极130之间，在场绝缘膜105和栅电极130之间，以及在第一外间隔物141和栅电极130之间。
栅绝缘膜147可以沿第一纳米线120的外周被形成。栅绝缘膜147可以沿场绝缘膜105的上表面和钝化膜111的上表面形成。此外，栅绝缘膜147可以沿第一内间隔物142和第一外间隔物141的侧壁形成。
当第一纳米线120包括硅时，界面膜146可以包括硅氧化物膜。此时，界面膜146可以被形成在第一纳米线120的外周和钝化膜111的上表面上，而不沿着第一内间隔物142和第一外间隔物141的侧壁。
当界面膜146是自然形成在硅的表面上的自然氧化物膜时，界面膜146可以不被形成在钝化膜111和栅电极130之间。这是因为钝化膜111可以通过防止鳍型图案110的暴露来防止自然氧化物膜的形成。当界面膜146是沉积氧化物膜而不是自然氧化物膜时，则界面膜146可以被形成在钝化膜111和栅电极130之间。
高k绝缘膜145可以包括具有比硅氧化物膜更高的介电常数的高k电介质材料。例如，该高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的一种或更多种。
如上所述，当界面膜146被省略时，高k绝缘膜145可以不仅包括高k电介质材料，而且包括硅氧化物膜、硅氮氧化物膜、硅氮化物膜等。
源极/漏极150可以被形成在栅电极130的彼此相反的侧且在鳍型图案110上。源极/漏极150可以包括形成在鳍型图案110的上表面上的外延层。源极/漏极150的外周可以呈现各种形状，例如菱形、圆形、矩形和八边形形状中的至少一种。图1示出了菱形、五边形或六边形形状作为一示例。
源极/漏极150可以与第一纳米线120直接连接，沟道区域被形成在第一纳米线120中。例如，源极/漏极150可以与穿过栅间隔物140的贯通孔140h的第一纳米线120直接连接。
源极/漏极150可以不与栅绝缘膜147直接接触。栅间隔物140可以在源极/漏极150和栅绝缘膜147之间。例如，内间隔物142的一个侧壁可以与栅绝缘膜147接触，而内间隔物142的另一侧壁可以与源极/漏极150接触。在这种情况下，在第一纳米线120和衬底100之间，源极/漏极150和栅绝缘膜147可以不彼此接触。此外，由于外间隔物141与第一纳米线120的最上部接触，所以在第一纳米线120上方，源极/漏极150和栅绝缘膜147可以不彼此接触。
层间绝缘膜180可以被形成在源极/漏极150、栅间隔物140和场绝缘膜105上。层间绝缘膜180可以包括低k材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。例如，低k材料可以是可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物或其组合。
根据一些示例性实施方式，半导体器件的操作特性可以通过第一纳米线120的形状来提高。例如，第一纳米线120包括沟道区域。因为第一纳米线120的连接到源极/漏极150的部分是载流子(例如电子或空穴)相对密集地聚集的区域，所以此部分可以具有可以不利地影响半导体器件的操作速度的瓶颈现象。
在一些示例性实施方式中，这样的瓶颈现象可以通过形成第一纳米线120使得第一边缘区域120s的第二厚度t2大于第一中央区域120c的第一厚度t1来被改善。这可以导致根据一些示例性实施方式的半导体器件的更快的操作速度和改善的操作。
图1和图7至10示出半导体器件的另一实施方式，并且图8示出图7中的第一纳米线的一实施方式的剖视图。图9是图7的半导体器件的剖视图，图10是图7中的半导体器件的另一剖视图。为了参考，图7是沿图1中的线A-A'截取的剖视图。图9是沿图1的线B-B'截取的剖视图。图10是沿图1的线C-C'截取的剖视图。
参考图1和图7至10，半导体器件包括在第三方向Z上与第一内间隔物142间隔开的第二内间隔物142-1。因此，第一纳米线120的最上部可以接触第二内间隔物142-1并且第一纳米线120的最下部可以接触第一内间隔物142。
第一内间隔物142和第二内间隔物142-1中的每个可以被包括在第一区域141-1中，并且可以包括具有比第一外间隔物141更低的介电常数的材料。第一内间隔物142和第二内间隔物142-1分别在第一纳米线120下方和上方。
第一纳米线120-1可以包括第一中央区域120c-1和第一边缘区域120s-1。第一中央区域120c-1可以具有第三厚度t3。第一边缘区域120s-1可以具有大于第三厚度t3的第四厚度t4。
第一边缘区域120s-1可以被形成在第一中央区域120c-1的彼此相反的侧。在这种情况下，第一边缘区域120s-1可以被形成在第一中央区域120c-1的第一方向x上的彼此相反的侧。第一边缘区域120s-1和第一中央区域120c-1可以彼此连接，从而形成第一边缘区域120s-1和第一中央区域120c-1两者成为一体的结构。
第一中央区域120c-1和第一边缘区域120s-1的上表面可以在彼此不同的平面中。例如，第一中央区域120c-1的上表面可以低于第一边缘区域120s-1的上表面。此外，第一中央区域120c-1和第一边缘区域120s-1的下表面可以在彼此不同的平面中。例如，第一中央区域120c-1的下表面可以高于第一边缘区域120s-1的下表面。
第一中央区域120c-1可以重叠栅电极130。例如，第一中央区域120c-1可以接触栅绝缘膜147，并且可以被栅电极130围绕。第一边缘区域120s-1可以被栅间隔物140围绕。第一边缘区域120s-1的上表面可以接触第二内间隔物142-1，并且第一边缘区域120s-1的下表面可以接触第一内间隔物142。
图1、11和12示出半导体器件的另一实施方式。具体地，图11示出半导体器件的剖视图，图12示出沿图1中的线A-A'截取的图11中的第一纳米线的一实施方式的剖视图。
参考图1、11和12，半导体器件包括具有第一中央区域120c-2和第一边缘区域120s-2的第一纳米线120-2。第一中央区域120c-2可以具有第三厚度t3。第一边缘区域120s-2可以包括接触区域120s1和间隔区域120s2。接触区域120s1可以与第一内间隔物142和第二内间隔物142-1接触。接触区域120s1的下表面可以与第一内间隔物142接触，并且接触区域120s1的上表面可以与第二内间隔物142-1接触。接触区域120s1可以具有大于第三厚度t3的第四厚度t4。
间隔区域120s2可以重叠第一内间隔物142和第二内间隔物142-1，但是可以不接触第一内间隔物142和第二内间隔物142-1。间隔区域120s2可以在第一中央区域120c-2和接触区域120s1之间。间隔区域120s2可以具有大于第三厚度t3且小于第四厚度t4的第五厚度t5。
间隔区域120s2可以将第一中央区域120c-2与接触区域120s1连接，并且可以包括连接到第一中央区域120c-2的上表面和下表面以及接触区域120s1的上表面和下表面的倾斜表面120f。倾斜表面120f可以在从接触区域120s1到第一中央区域120c-2的方向上倾斜。随着距第一中央区域120c-2的距离减小，间隔区域120s2的第五厚度t5可以从第四厚度t4逐渐减小到第三厚度t3。
第一纳米线120-2的这样的形状可以例如归因于蚀刻工艺。由于第一纳米线120-2的表面包括倾斜表面和台阶部分，所以栅绝缘膜147也可以沿着第一纳米线120-2的表面形成。
图1、13和14示出半导体器件的另一实施方式。具体地，图13示出半导体器件的剖视图，图14是图13中的第一纳米线的一实施方式的剖视图。
参考图1、13和14，半导体器件包括具有第一中央区域120c-3和第一边缘区域120s-3的第一纳米线120-3。第一中央区域120c-3可以具有第六厚度t6。第一边缘区域120s-3可以具有大于第六厚度t6的第七厚度t7。第一边缘区域120s-3可以包括凹窝D。例如，第一边缘区域120s-3可以包括在第一中央区域120c-3的方向上的侧表面上的凹窝D。凹窝D可以被形成在除例如第一边缘区域120s-3和第一中央区域120c-3连接的部分之外的任何地方。在一实施方式中，凹窝D可以具有朝与第一中央区域120c-3相反的方向的凹形。凹窝D可以例如通过扩散和蚀刻工艺来形成。
图1和15示出沿图1中的剖切线A-A'截取的半导体器件的另一实施方式。参考图1和15，半导体器件具有包括第一内间隔物142'、第二内间隔物142-1'和第一外间隔物141'的栅间隔物140'。第一内间隔物142'和第二内间隔物142-1'可以被形成为在面向栅电极130的侧表面上具有弯曲表面。随着距栅电极130的距离减小，第一内间隔物142'和第二内间隔物142-1'的宽度可以减小或逐渐减小。
半导体器件还具有第一纳米线120'。第一纳米线120'的在距栅电极130更远的距离处的末端可以具有弯曲轮廓。第一纳米线120'的重叠第一内间隔物142'和第二内间隔物142-1'的部分可以具有随着距栅电极130的距离增加而逐渐减小的宽度。这起因于形成第一内间隔物142'和第二内间隔物142-1'的工艺期间没有被完全蚀刻的牺牲材料。这也可以起因于蚀刻第一纳米线120'的末端的一部分的用于牺牲材料的蚀刻工艺。
图1和图16至18示出半导体器件的另一实施方式。图16是沿图1中的线A-A'截取的剖视图。图17是沿图1中的线B-B'截取的剖视图。图18是沿图1中的线C-C'截取的剖视图。
参考图1和图16至18，半导体器件包括第一纳米线120和第二纳米线125。第一纳米线120可以例如与图7-9中的纳米线120-1相同。第二纳米线125可以例如与图2-4中的纳米线120相同。在另外的实施方式中，第一和/或第二纳米线120和125可以不同于图7-9和2-4中的那些。
第二纳米线125可以被形成在衬底100上并且与衬底100间隔开。第二纳米线125可以在第一方向X上延伸。在一个实施方式中，第二纳米线125可以比第一纳米线120更远离衬底100，例如鳍型图案110的上表面和第二纳米线125之间的距离可以大于鳍型图案110的上表面和第一纳米线120之间的距离。
在一个实施方式中，第二纳米线125可以重叠鳍型图案110并被形成在鳍型图案110上，而不是形成在场绝缘膜105上。第二纳米线125可以包括用于晶体管的沟道区域。因此，第二纳米线125可以包括与第一纳米线120相同的材料。
栅电极130可以围绕第二纳米线125的外周，并且可以被形成在第一纳米线120和第二纳米线125之间的空间中。
栅间隔物140可以在第一纳米线120的末端上或接近第一纳米线120的末端，以及/或者在第二纳米线125的各末端上或接近第二纳米线125的各末端。栅间隔物140可以包括多个贯通孔140h1和140h2。纳米线120可以穿过贯通孔140h1。第二纳米线125可以穿过贯通孔140h2。第二纳米线125的末端的外周可以完全或部分地与栅间隔物140接触。
当由栅电极130围绕的第二纳米线125的拐角被形成为被圆化(例如通过修整工艺)时，第二纳米线125的与栅间隔物140接触的末端可以具有与被栅电极130围绕的第二纳米线125的剖面不同的剖面。
第二纳米线125可以与第一纳米线120对准。第二纳米线125可以在第三方向Z上重叠第一纳米线120。第一纳米线120和第二纳米线125可以在第一方向X上具有相同的长度或不同的长度。
栅间隔物140可以包括第一内间隔物142、第二内间隔物142-1和外间隔物141。第一内间隔物142可以在鳍型图案110的上表面和第一纳米线120之间。第二内间隔物142-1可以在第一纳米线120和第二纳米线125之间。第二纳米线125的形状可以例如与图2中的第一纳米线120相同，例如第二纳米线125可以包括第二中央区域和第二边缘区域。第二中央区域可以具有第一厚度t1。第二边缘区域可以具有大于第一厚度t1的第二厚度t2。
第一纳米线120-1可以包括第一中央区域和第一边缘区域。第一中央区域可以具有第三厚度t3。第一边缘区域可以具有大于第三厚度t3的第四厚度t4。
如图16所示，第二纳米线125的最上面的表面可以与外间隔物141接触，并且第二纳米线125的最下面的表面可以与第二内间隔物142-1接触，但在所有实施方式中这不是必需的。例如，如图7所示，第二纳米线125的最上面的表面和第二纳米线125的最下面的表面可以分别与内间隔物接触。
栅绝缘膜147可以在第二纳米线125和栅电极130之间。栅绝缘膜147可以沿第二纳米线125的外周形成。
源极/漏极150可以与包括沟道区域的第二纳米线125直接连接。例如，源极/漏极150可以与穿过栅间隔物140的贯通孔140h1和贯通孔140h2的第一纳米线120和第二纳米线125直接连接。
图1和图19至21示出半导体器件的一实施方式。具体地，图19是沿图1的线A-A'截取的剖视图。图20是沿图1的线B-B'截取的剖视图。图21是沿图1的线C-C'截取的剖视图。
参考图1和图19至21，半导体器件包括与图16的第一纳米线120和第二纳米线125相同的第一纳米线120和第三纳米线127。此外，半导体器件可以包括第二纳米线125和第三内间隔物142-2。
第三纳米线127可以被形成在衬底100上并且与衬底100间隔开。第三纳米线127可以在第一方向X上延伸。第三纳米线127可以比第一纳米线120和第二纳米线125更远地与衬底100间隔开。例如，鳍型图案110的上表面和第三纳米线127之间的距离可以大于鳍型图案110的上表面和第一纳米线120之间的距离以及鳍型图案110的上表面和第二纳米线125之间的距离。
在一个实施方式中，第三纳米线127可以重叠鳍型图案110，而不是重叠场绝缘膜105。第三纳米线127可以包括用于晶体管的沟道区域。因此，第三纳米线127可以包括与第一纳米线120和第二纳米线125相同的材料。
栅电极130可以被形成为围绕第三纳米线127的外周，并且还可以被形成在第二纳米线125和第三纳米线127之间的空间中。
栅间隔物140可以在第一纳米线120的末端上或接近第一纳米线120的末端，在第二纳米线125的末端上或接近第二纳米线125的末端，以及/或者在第三纳米线127的末端上或接近第三纳米线127的末端。栅间隔物140可以包括多个贯通孔140h1、140h2和140h3。
第三纳米线127可以穿过栅间隔物140。例如，第三纳米线127可以穿过贯通孔140h3。第三纳米线127的末端的外周可以完全或部分地与栅间隔物140接触。
与第一纳米线120和第二纳米线125相同，当被栅电极130围绕的第三纳米线127的拐角被圆化(例如通过修整工艺)时，第三纳米线127的与栅间隔物140接触的末端可以具有与由栅电极130围绕的第三纳米线127的剖面不同的剖面。
第三纳米线127可以与第一纳米线120和第二纳米线125对准。第三纳米线127可以在第三方向Z上重叠第一纳米线120和第二纳米线125。第一至第三纳米线120至127可以具有相同或不同的长度。
第一内间隔物142可以在鳍型图案110的上表面和第一纳米线120之间。第二内间隔物142-1可以在第一纳米线120和第二纳米线125之间。第三内间隔物142-2可以在第二纳米线125和第三纳米线127之间。
如图19所示，第三纳米线127的最上面的表面可以与第一外间隔物141接触，并且第三纳米线127的最下面的表面可以与第三内间隔物142-2接触，尽管这不是必须的。例如，在图7中，第三纳米线127的最上面的表面和第三纳米线127的最下面的表面可以分别与内间隔物接触。
栅绝缘膜147可以在第三纳米线127和栅电极130之间。栅绝缘膜147可以沿第三纳米线127的外周形成。
源极/漏极150可以直接连接到包括沟道区域的第三纳米线127。例如，源极/漏极150可以直接连接到穿过栅间隔物140的孔140h1、140h2和140h3的第一至第三纳米线120至127。
第二纳米线125可以具有与第一纳米线120类似的形状。例如，第二纳米线125可以包括第二中央区域和第二边缘区域。第二中央区域可以具有第八厚度t8。第二边缘区域可以具有大于第八厚度t8的第九厚度t9。
在此实施方式中，三个纳米线被示出。在另一实施方式中，可以包括不同数量(例如多于三个)的纳米线。此外，图1至21示出了将Si用于第一纳米线(例如沟道区域)和将SiGe用于牺牲材料的半导体器件。在另外的实施方式中，使用3-5族材料的半导体器件可以被提供，例如将InGaAs用于第一纳米线(例如沟道区域)和将InP用于牺牲材料的半导体器件。
图1、22和23示出半导体器件的另一实施方式。具体地，图23示出沿图1中的线A-A'截取的，图22中的第一纳米线的一实施方式的剖视图。
参考图1、22和23，半导体器件的第一纳米线120-4可以包括沟道膜120-4p、扩散膜124-2和热处理扩散膜124-3。沟道膜120-4p可以包括SiGe。沟道膜120-4p可以直接接触源极/漏极150。沟道膜120-4p可以穿过栅间隔物140和栅电极130形成。
扩散膜124-2可以被形成在沟道膜120-4p的上表面和下表面上。扩散膜124-2可以包括在沟道膜120-4p的上表面上的上表面扩散膜124-2b和在沟道膜120-4p的下表面上的下表面扩散膜124-2a。上表面扩散膜124-2b可以在沟道膜120-4p的上表面上。下表面扩散膜124-2a可以在沟道膜120-4p的下表面上。扩散膜124-2可以直接接触源极/漏极150。包括沟道膜120-4p和扩散膜124-2两者的结构的厚度可以是第十一厚度t11。
热处理扩散膜124-3可以通过热处理被形成。热处理扩散膜124-3可以包括在上表面扩散膜124-2b的上表面上的上表面热处理扩散膜124-3b，以及在下表面扩散膜124-2a的下表面上的下表面热处理扩散膜124-3a。热处理扩散膜124-3可以不与源极/漏极150接触，而是可以与第一内间隔物142和第二内间隔物142-1接触。热处理扩散膜124-3的长度可以短于沟道膜120-4p和扩散膜124-2的长度。
第一纳米线120-4可以包括第一中央区域120c-4和第一边缘区域120s-4。第一中央区域120c-4可以具有第十厚度t10。第一边缘区域120s-4可以具有小于第十厚度t10的第十一厚度t11。
第一边缘区域120s-4可以被形成在第一中央区域120c-4的彼此相反的侧。在这种情况下，第一边缘区域120s-4可以被形成在第一中央区域120c-4的第一方向X上的彼此相反的侧。第一边缘区域120s-4和第一中央区域120c-4可以彼此连接，从而形成第一边缘区域120s-4和第一中央区域120c-4成为一体的结构。
第一中央区域120c-4和第一边缘区域120s-4的上表面可以在不同的平面中。例如，第一中央区域120c-4的上表面可以高于第一边缘区域120s-4的上表面。第一中央区域120c-4和第一边缘区域120s-4的下表面可以在不同的平面中。例如，第一中央区域120c-4的下表面可以低于第一边缘区域120s-4的下表面。这可归因于例如热处理扩散膜124-3的厚度。
第一中央区域120c-4可以重叠栅电极130。例如，第一中央区域120c-4可以与栅绝缘膜147接触并且被栅电极130围绕。
第一边缘区域120s-4可以被栅间隔物140围绕。第一边缘区域120s-4的上表面可以与第二内间隔物142-1接触。第一边缘区域120s-4的下表面可以与第一内间隔物142接触。
图1、24和25示出半导体器件的另一实施方式。具体地，图24示出沿图1中的线A-A'截取的半导体器件的剖视图。图25示出图24中的第一纳米线的一实施方式的剖视图。
参考图1、24和25，半导体器件包括具有沟道膜120-5p、扩散膜124-2和热处理扩散膜124-5的第一纳米线120-5。沟道膜120-5p可以包括例如SiGe。沟道膜120-5p可以直接接触源极/漏极150，并且可以穿过栅间隔物140和栅电极130被形成。
扩散膜124-2可以被形成在沟道膜120-5p的上表面和下表面上。扩散膜124-2可以包括在沟道膜120-5p的上表面上的上表面扩散膜124-2b，以及在沟道膜120-5p的下表面上的下表面扩散膜124-2a。上表面扩散膜124-2b可以被形成在沟道膜120-5p的上表面上。下表面扩散膜124-2a可以被形成在沟道膜120-5p的下表面上。扩散膜124-2可以直接接触源极/漏极150。
包括沟道膜120-5p和扩散膜124-2两者的结构的厚度可以是第十三厚度t13。扩散膜124-2可以是随沟道膜120-5p在与牺牲膜的界面处扩散Ge而形成的膜。此时，牺牲膜可以包括Si，在这种情况下，作为结果，扩散膜124-2可以包括SiGe。
热处理扩散膜124-5可以通过热处理形成。热处理扩散膜124-5可以包括在上表面扩散膜124-2b的上表面上的上表面热处理扩散膜124-5b，以及在下表面扩散膜124-2a的下表面上的下表面热处理扩散膜124-5a。热处理扩散膜124-5可以不与源极/漏极150接触，但是可以与第一内间隔物142和第二内间隔物142-1接触。
热处理扩散膜124-5的长度可以短于沟道膜120-5p和扩散膜124-2的长度。热处理扩散膜124-5可以是随着沟道膜120-5p和扩散膜124-2通过热处理在与牺牲膜的界面处扩散Ge而形成的膜。热处理扩散膜124-5可以包括例如SiGe。
热处理扩散膜124-5可以具有随着距栅间隔物140的距离增加而减小的宽度。例如，热处理扩散膜124-5的厚度可以被形成为在接触栅间隔物140的部分处更厚。如所示地，热处理扩散膜124-5可以在靠近接触栅间隔物140的部分的区域处变得更厚。在这种情况下，该区域的宽度可以随距栅间隔物140的距离增加而减小。例如，当在蚀刻工艺中牺牲膜的一部分被不完全地蚀刻时，或者当在扩散工艺期间沿着侧壁发生增大的扩散的量时，这是可能的。
第一纳米线120-5可以包括第一中央区域120c-5和第一边缘区域120s-5。第一中央区域120c-5可以具有第十二厚度t12。第一边缘区域120s-5可以具有小于第十二厚度t12的第十三厚度t13。在第一中央区域120c中，接触栅间隔物140的部分可以具有第十四厚度t14。第十四厚度t14可以大于第十二厚度t12并且大于第十三厚度t13。
第一边缘区域120s-5可以被形成在第一中央区域120c-5的彼此相反的侧。在这种情况下，第一边缘区域120s-5可以被形成在第一中央区域120c-5的第一方向X上的彼此相反的侧。
第一中央区域120c-5和第一边缘区域120s-5的上表面可以在不同的平面中。例如，第一中央区域120c-5的上表面可以高于第一边缘区域120s-5的上表面。第一中央区域120c-5和第一边缘区域120s-5的下表面可以在不同的平面中。例如，第一中央区域120c-5的下表面可以低于第一边缘区域120s-5的下表面。这归因于例如热处理扩散膜124-5的厚度。
图1、26和27示出半导体器件的另一实施方式。具体地，图26示出沿图1的线A-A'截取的半导体器件的剖视图。图27示出图26中的第一纳米线的一实施方式的剖视图。
参考图1、26和27，半导体器件包括具有沟道膜120-6p、扩散膜124-2和热处理扩散膜124-6的第一纳米线120-6。沟道膜120-6p可以包括例如SiGe并且可以直接接触源极/漏极150。沟道膜120-6p可以穿过栅间隔物140和栅电极130被形成。
扩散膜124-2可以被形成在沟道膜120-6p的上表面和下表面上。扩散膜124-2可以包括在沟道膜120-6p的上表面上的上表面扩散膜124-2b，以及在沟道膜120-6p的下表面上的下表面扩散膜124-2a。上表面扩散膜124-2b可以被形成在沟道膜120-6p的上表面上。下表面扩散膜124-2a可以被形成在沟道膜120-6p的下表面上。扩散膜124-2可以直接接触源极/漏极150。
包括沟道膜120-6p和扩散膜124-2的结构的厚度可以是第十三厚度t13。扩散膜124-2例如可以是随沟道膜120-6p在与牺牲膜的界面处扩散Ge而形成的膜。此时，牺牲膜可以包括例如Si，在这种情况下，作为结果，扩散膜124-2可以包括SiGe。
热处理扩散膜124-6可以例如通过热处理形成。热处理扩散膜124-6可以包括在上表面扩散膜124-2b的上表面上的上表面热处理扩散膜124-6b，以及在下表面扩散膜124-2a的下表面上的下表面热处理扩散膜124-6a。热处理扩散膜124-6可以不与源极/漏极150接触，但是可以接触第一内间隔物142和第二内间隔物142-1。
热处理扩散膜124-6的长度可以短于沟道膜120-6p和扩散膜124-2的长度。热处理扩散膜124-6可以是随沟道膜120-6p和扩散膜124-2通过热处理在与牺牲膜的界面处扩散Ge而形成的膜。因此，热处理扩散膜124-6可以包括SiGe。
热处理扩散膜124-6的宽度可以随着距栅间隔物140的距离增加而增加。例如，热处理扩散膜124-6的厚度在接触栅间隔物140的部分处可以更薄。热处理扩散膜124-6可以形成有在靠近接触栅间隔物140的部分的区域处变得更薄的区域。在这种情况下，该区域的宽度可以随着距栅间隔物140的距离增加而增加。例如，当在蚀刻工艺中牺牲膜的一部分被不完全地蚀刻时，或者当在扩散工艺期间沿着侧壁发生大量扩散时，这是可能的。
第一纳米线120-6可以包括第一中央区域120c-6和第一边缘区域120s-6。第一中央区域120c-6可以具有第十二厚度t12。第一边缘区域120s-6可以具有小于第十二厚度t12的第十三厚度t13。在第一中央区域120c中接触栅间隔物140的部分可以具有第十四厚度t14。第十四厚度t14可以小于第十二厚度t12并且大于第十三厚度t13。
第一边缘区域120s-6可以被形成在第一中央区域120c-6的彼此相反的侧。在这种情况下，第一边缘区域120s-6可以被形成在第一中央区域120c-6的在第一方向X上的彼此相反的侧。第一中央区域120c-6和第一边缘区域120s-6的上表面可以在不同的平面中。例如，第一中央区域120c-6的上表面可以高于第一边缘区域120s-6的上表面。第一中央区域120c-6和第一边缘区域120s-6的下表面可以在不同的平面中。例如，第一中央区域120c-6的下表面可以低于第一边缘区域120s-6的下表面。这归因于例如热处理扩散膜124-6的厚度。
图1和28示出半导体器件的另一实施方式。在图28中，衬底100的两个区域I和II的剖视图被示出，其沿图1的线A-A'截取。
参考图1和28，在根据一些示例性实施方式的半导体器件中，衬底100可以包括第一区域I和第二区域II。第一区域I包括与图7的半导体器件基本相同的器件。第二区域II包括与图22的半导体器件基本相同的器件。在另一实施方式中，第一和/或第二区域可以包括不同器件。例如，第一区域I和第二区域II中的纳米线可以包括不同的材料。
图22的栅间隔物140、栅电极130、栅绝缘膜147、贯通孔140h、源极/漏极150、鳍型图案110、钝化膜111和层间绝缘膜180可以分别与图28的栅间隔物140"(包括第一内间隔物142"、第二内间隔物142"-1和外间隔物141")、栅电极130'、栅绝缘膜147'(包括界面膜146'和高k绝缘膜145')、贯通孔140h'、源极/漏极150'、鳍型图案110'、钝化膜111'和层间绝缘膜180'基本相同。
第一区域I可以是NMOS区域，第二区域II可以是PMOS区域。第一NMOS区域I可以具有Si沟道。第二PMOS区域II可以具有SiGe沟道。结果，半导体器件在PMOS区域中可以具有提高的载流子迁移率和操作特性。
图29至45示出用于制造半导体器件的方法的一实施方式的制造的各种各样的阶段，该半导体器件例如可以对应于图1和图7至10中的器件。具体地，图37和38是沿图36中的线D-D截取的剖视图。图42和44是沿图41中的线E-E'截取的剖视图。图43和45是沿图41的线F-F'截取的剖视图。
参考图29，第一牺牲膜2001、下表面初步扩散膜2004a、有源膜2002、上表面初步扩散膜2004b和第二牺牲膜2003可以被顺序形成在衬底100上。
第一牺牲膜2001和第二牺牲膜2003可以包括相同或不同的材料。在解释本实施方式时，假设第一牺牲膜2001和第二牺牲膜2003包括相同的材料。第一牺牲膜2001和有源膜2002可以包括不同的材料。有源膜2002可以包括相对于第一牺牲膜2001具有蚀刻选择性的材料。
例如，衬底100和有源膜2002可以包括将要被用作用于晶体管的沟道区域的材料。在PMOS的情况下，有源膜2002可以包括例如高空穴迁移率的材料。在NMOS的情况下，有源膜2002可以包括例如具有高电子迁移率的材料。
第一牺牲膜2001和第二牺牲膜2003可以包括具有与有源膜2002类似的晶格常数和晶格结构的材料。第一牺牲膜2001和第二牺牲膜2003可以包括半导体材料或晶化金属材料。
此外，在本非限制性的说明性实施方式中，假设有源膜2002包括硅并且第一牺牲膜2001和第二牺牲膜2003的每个包括硅锗。第一牺牲膜2001中的锗的浓度可以不同于(例如小于)第二牺牲膜2003中的锗的浓度。结果，可以通过将第一牺牲膜2001的蚀刻速率降低至第二牺牲膜2003的蚀刻速率之下来形成钝化膜(图44中的'111')。
图29示出仅一个有源膜2002。在另一实施方式中，多对第一牺牲膜2001和有源膜2002可以被交替形成，其中第二牺牲膜2003被形成在最上面的有源膜2002上。此外，图29示出了在堆叠膜结构的最上面部分上的第二牺牲膜2003。在另一实施方式中，有源膜2002可以在堆叠膜结构的最上面部分上。
初步扩散膜2004包括上表面初步扩散膜2004b和下表面初步扩散膜2004a。初步扩散膜2004可以在第一牺牲膜2001和第二牺牲膜2003与有源膜2002之间的界面处天然地形成。例如，第一牺牲膜2001和第二牺牲膜2003中的Ge可以被扩散到有源膜2002中从而形成初步扩散膜2004。
然后，第一掩模图案2103被形成在第二牺牲膜2003上。第一掩模图案2103可以在第一方向X上延长。例如，第一掩模图案2103可以具有包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种的材料。
参考图30，利用作为掩模的第一掩模图案2103进行蚀刻工艺，从而形成鳍型结构(图31中的“110P”)。鳍型结构(图31中的“110P”)可以例如通过图案化第二牺牲膜2003、有源膜2002、第一牺牲膜2001、初步扩散膜2004和衬底100的一部分来被形成。
鳍型结构(图31中的“110P”)可以被形成在衬底100上并且可以从衬底100突出。与第一掩模图案2103相同，鳍型结构(图31中的“110P”)可以在第一方向X上延伸。
在鳍型结构(图31中的“110P”)中，鳍型图案110、第一牺牲图案121、下表面扩散膜124a、第一纳米线120-1、上表面扩散膜124b和第二牺牲图案123被顺序地堆叠在衬底100上。扩散膜124可以包括上表面扩散膜124b和下表面扩散膜124a。
参考图31，覆盖鳍型结构110P的侧壁的至少一部分的场绝缘膜105可以被形成在衬底100上。例如，覆盖鳍型结构110P的场绝缘膜105被形成在衬底100上。通过场绝缘膜105的平坦化工艺，鳍型结构110P的上表面和场绝缘膜105的上表面可以在相同平面中。
例如，在平坦化的工艺中或在另外的工艺中第一掩模图案2103可以被去除。
然后，场绝缘膜105的上部被凹进以暴露鳍型结构110P的一部分。凹进工艺可以包括例如蚀刻工艺。例如，鳍型结构110P可以被形成为在场绝缘膜105上突出。
如图31所示，鳍型图案110、第一牺牲图案121、下表面扩散膜124a、第一纳米线120-1、上表面扩散膜124b、以及第二牺牲图案123的总体(即鳍型结构110P)可以在场绝缘膜105的上表面之上突出。鳍型图案110的侧壁可以被场绝缘膜105完全或部分地围绕。例如，鳍型图案110的侧壁的一部分可以通过场绝缘膜105的上部凹进工艺而在场绝缘膜105的上表面之上突出。
用于阈值电压调整的目的的掺杂可以在导致鳍型结构110P的一部分在场绝缘膜105的上表面之上突出的凹进工艺之前和/或之后对第一纳米线120-1执行。当半导体器件是NMOS晶体管时，使用的杂质可以是例如硼(B)。当半导体器件是PMOS晶体管时，使用的杂质可以是例如磷(P)或砷(As)。
参考图32，交叉鳍型结构110P并在第二方向Y上延伸的虚设栅图案135可以通过利用第二掩模图案2104执行蚀刻工艺来形成。虚设栅图案135可以被形成在鳍型结构110P上。虚设栅图案135可以包括虚设栅绝缘膜136和虚设栅电极137。例如，虚设栅绝缘膜136可以包括硅氧化物膜，虚设栅电极137可以包括多晶硅或非晶硅。
参考图33，第一外间隔物141可以被形成在虚设栅图案135的侧壁上。例如，第一外间隔物141可以被形成在虚设栅绝缘膜136和虚设栅电极137的侧壁上。例如，覆盖虚设栅图案135和鳍型结构110P的第一间隔物膜可以被形成在场绝缘膜105上。然后，第一间隔物膜可以被回蚀刻，以留下虚设栅图案135的侧壁上的第一外间隔物141。
参考图34，使用包括虚设栅电极137的虚设栅图案135作为掩模，不重叠虚设栅电极137和外间隔物141的鳍型结构110P被去除。通过这样做，凹陷150r可以被形成在鳍型结构110P内。凹陷150r的底表面可以是第一牺牲图案121。例如，位于场绝缘膜105上的第一牺牲图案121可以被去除，而相比场绝缘膜105不突出的第一牺牲图案121可以保留。
形成第一外间隔物141和形成凹陷150r可以被同时进行，但这不是必须的。例如，凹陷150r可以在形成外间隔物141之后通过去除鳍型结构110P的一部分被形成。
在凹陷150r在鳍型结构110P中形成的同时，第一牺牲图案121、扩散膜124和第二牺牲图案123的不重叠虚设栅电极137和第一外间隔物141的部分可以被去除。此外，在凹陷150r在鳍型结构110P中形成的同时，第一纳米线120-1可以由于不重叠虚设栅电极137和第一外间隔物141的第一纳米线120-1的去除而被形成。
第一牺牲图案121的剖面、第二牺牲图案123的剖面、扩散膜124的剖面和第一纳米线120-1的剖面可以被凹陷150r暴露。
参考图35，第一牺牲图案121的至少一部分和第二牺牲图案123的至少一部分可以被去除，所述部分通过凹陷150r暴露并且重叠第一外间隔物141。结果，凹窝可以被形成在第一外间隔物141之间。凹窝也可以被形成在第一外间隔物141和第一纳米线120-1之间，例如在水平重叠第二牺牲图案123的部分中。
凹窝可以具有第一方向X上的相比第一纳米线120-1的通过凹陷150r暴露的剖面缩进更大程度的形状。凹窝可以例如以选择性蚀刻工艺形成。在一个实施方式中，凹窝可以通过使用以下蚀刻剂的蚀刻工艺形成，与对于第一纳米线120-1的蚀刻速率相比，该蚀刻剂具有对于第一牺牲图案121和第二牺牲图案123的更高的蚀刻速率。
对第一牺牲图案121的蚀刻速率低于对第二牺牲图案123的蚀刻速率，使得下面的凹窝可以具有比其上的凹窝更小的容积。此外，通过上述蚀刻工艺，第一牺牲图案121的不重叠虚设栅图案135和第一外间隔物141的部分(例如形成与场绝缘膜105相同的平面的部分)可以被部分蚀刻。
具有比第一牺牲图案121和第二牺牲图案123相对更低的Ge浓度的扩散膜124可以具有相对迟缓的蚀刻工艺的进度。因此，凹窝可以被形成为其中扩散膜124区域被更少地进行的弯曲形状。结果，图15的栅间隔物140'可以被形成。
参考图36和37，凹窝可以用绝缘材料填充以形成第一内间隔物142和第二内间隔物142-1。例如，用于填充凹窝的第二间隔物膜可以被形成。第二间隔物膜可以是例如具有优良间隙填充能力的材料。第二间隔物膜还可以被形成在场绝缘膜105、第一外间隔物141的侧壁以及虚设栅图案135上。
然后可以通过蚀刻第二间隔物膜来执行蚀刻工艺直到第一牺牲图案121的不重叠虚设栅图案135和外间隔物141的上表面被暴露。结果，第一内间隔物142和第二内间隔物142-1可以被形成，并且因此栅间隔物140可以被形成。
此外，由第一外间隔物141、第一内间隔物142和第二内间隔物142-1限定的贯通孔可以被形成在栅间隔物140中。第一纳米线120-1可以通过该贯通孔被暴露，例如第一纳米线120-1可以穿过该贯通孔。在这种情况下，第一纳米线120-1的厚度可以是例如先前讨论的第四厚度t4。
参考图38，热处理扩散膜124-1可以通过热处理形成。热处理扩散膜124-1可以例如随着Ge被扩散到第一纳米线120-1中被形成。因此，热处理扩散膜124-1可以随着第一牺牲图案121、第二牺牲图案123和扩散膜124中的Ge被扩散到第一纳米线120-1而被形成。热处理扩散膜124-1可以包括分别在第一纳米线120-1下侧和上侧的下表面热处理扩散膜124-1a和上表面热处理扩散膜124-1b。
根据热处理扩散膜124-1的形成，在中央部分处的第一纳米线120-1的厚度被减小到第三厚度t3，并且在重叠栅间隔物140的区域处可以保持第四厚度t4。
第一纳米线120-1的形状可以之后根据热处理扩散膜124-1通过热处理被形成的形状来确定。例如，热处理扩散膜124-1的去除之后的第一纳米线120-1的形状可以成为第一纳米线120-1的最终形状。因此，热处理扩散膜124-1的形状不仅可以确定图8的第一纳米线120-1的形状，也可以确定图12的第一纳米线120-2和图13的第一纳米线120-3的形状。
参考图39，用于填充凹陷150r的源极/漏极150可以被形成。源极/漏极150可以被形成在虚设栅图案135的彼此相反的侧。源极/漏极150可以例如利用作为籽晶层的暴露的第一纳米线120-1来形成。在由凹陷150r暴露的第一纳米线120-1的突出剖面和第一牺牲图案121上额外地形成籽晶膜是可能的。
源极/漏极150可以被形成从而覆盖第一内间隔物142。源极/漏极150可以接触第一内间隔物142。源极/漏极150可以例如通过外延工艺形成。用于源极/漏极150中的外延层的材料可以例如根据半导体器件是n型晶体管还是p型晶体管而变化。此外，杂质可以在外延工艺期间被原位掺杂。
参考图40，覆盖源极/漏极150、栅间隔物140、虚设栅图案135等的层间绝缘膜180可以被形成在场绝缘膜105上。层间绝缘膜180可以包括例如低k材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。例如，低k材料可以是可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物或其组合。
然后层间绝缘膜180被平坦化直到虚设栅电极137的上表面被暴露。结果，第二掩模图案2104被去除，从而暴露虚设栅电极137的上表面。
参考图41至43，可以去除虚设栅图案135，例如虚设栅绝缘膜136和虚设栅电极137。通过去除虚设栅绝缘膜136和虚设栅电极137，重叠虚设栅图案135的场绝缘膜105和鳍型结构110P可以被暴露。例如，重叠虚设栅图案135的第一牺牲图案121、第二牺牲图案123、扩散膜124、热处理扩散膜124-1和第一纳米线120-1可以被暴露。
参考图44和45，第一牺牲图案121的一部分、扩散膜124、热处理扩散膜124-1和第二牺牲图案123可以从鳍型结构110P去除。结果，钝化膜111可以被形成。此外，在钝化膜111和第一纳米线120-1之间可以形成空间。此外，在鳍型图案110上第一纳米线120-1可以被暴露。
去除第一纳米线120-1上方和下方的第一牺牲图案121、第二牺牲图案123、扩散膜124和热处理扩散膜124-1可以涉及例如蚀刻工艺的执行。在一个实施方式中，第一牺牲图案121、第二牺牲图案123、扩散膜124和热处理扩散膜124-1以及第一纳米线120-1之间的蚀刻选择性可以被利用。
第一牺牲图案121中的Ge浓度可以比第二牺牲图案123中的Ge浓度相对更低。因此，第一牺牲图案121的一部分可以被去除并且另一部分可以保留。第一牺牲图案121的剩余部分可以成为钝化膜111。
参考图1和图7至10，界面膜146可以被形成在第一纳米线120-1的外周和钝化膜111的上表面上。当界面膜146是硅的表面上天然形成的自然氧化物膜时，界面膜146可以不被形成在钝化膜111和栅电极130之间。这是因为钝化膜111可以通过防止鳍型图案110的暴露来防止自然氧化物膜的形成。当界面膜146是沉积的氧化物膜而不是自然氧化物膜时，如所示，界面膜146可以被形成在钝化膜111和栅电极130之间。
然后高k绝缘膜145可以在栅间隔物140的侧壁上，例如在第一外间隔物141、第二内间隔物142-1和第一内间隔物142的侧壁上，以及沿第一纳米线120-1的外周形成。高k绝缘膜145可以与第一内间隔物142接触。因此，栅绝缘膜147可以被形成。
然后，栅电极130可以被形成为围绕第一纳米线120-1并且在第二方向Y上延伸。栅电极130可以是例如替换金属栅电极。
根据一些示例性实施方式的用于制造半导体器件的方法可以通过上述方法形成哑铃形状的第一纳米线。这样的第一纳米线可以减小或最小化瓶颈现象，因此提供具有改善的操作特性的半导体器件。
图46至62示出用于制造半导体器件的方法的另一实施方式中的各种各样的阶段，该半导体器件例如可以对应于图1、22、23中的半导体器件。图54和55是沿图53中的线D-D'截取的剖视图，图59和61是沿图58中的线G-G'截取的剖视图，图60和62是沿图41中的线H-H'截取的剖视图。
参考图46，初步钝化膜2001a、第一牺牲膜2002a、下表面初步扩散膜2004a、有源膜2003a、上表面初步扩散膜2004b和第二牺牲膜2005a被顺序形成在衬底100上。
第一牺牲膜2002a和第二牺牲膜2005a可以包括相同的材料或不同的材料。第一牺牲膜2002a和有源膜2003a可以包括不同的材料。在解释本实施方式的方法时，可以假设第一牺牲膜2002a和第二牺牲膜2005a包括相同的材料。此外，有源膜2003a可以包括对第一牺牲膜2002a具有蚀刻选择性的材料。
衬底100和有源膜2003a可以包括例如用作用于晶体管的沟道区域的材料。当晶体管是PMOS晶体管时，有源膜2003a可以包括高空穴迁移率的材料。当晶体管是NMOS晶体管时，有源膜2003a可以包括具有高电子迁移率的材料。
第一牺牲膜2002a和第二牺牲膜2005a可以包括具有与有源膜2003a类似的晶格常数和晶格结构的材料。例如，第一牺牲膜2002a和第二牺牲膜2005a可以是半导体材料或晶化金属材料。
在解释本实施方式的方法时，还可以假设有源膜2003a包括硅锗，并且第一牺牲膜2002a和第二牺牲膜2005a的每个包括硅。
图46仅示出一个有源膜2003a。在另一实施方式中，多对第一牺牲膜2002a和有源膜2003a可以被交替形成，其中第二牺牲膜2005a被形成在最上面的有源膜2003a上。尽管图46示出了在堆叠膜结构的最上面部分上的第二牺牲膜2005a，但是在一个实施方式中，有源膜2003a可以位于堆叠膜结构的最上面部分上。
初步扩散膜2004包括上表面初步扩散膜2004b和下表面初步扩散膜2004a。初步扩散膜2004可以在第一牺牲膜2002a和第二牺牲膜2005a与有源膜2003a之间的界面处天然地形成。例如，初步扩散膜2004可以随着有源膜2003a中的Ge被扩散到第一牺牲膜2002a和第二牺牲膜2005a而被形成。
然后，第一掩模图案2103被形成在第二牺牲膜2005a上。第一掩模图案2103可以在第一方向X上延长。例如，第一掩模图案2103可以由包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种的材料形成。
参考图47，蚀刻工艺利用作为掩模的第一掩模图案2103来进行，从而形成鳍型结构(图48中的“110P”)。鳍型结构(图48中的“110P”)可以例如通过图案化第二牺牲膜2005a、有源膜2003a、第一牺牲膜2002a、初步扩散膜2004和衬底100的一部分来形成。
鳍型结构(图48中的“110P”)可以被形成在衬底100上以从衬底100突出。与第一掩模图案2103相同，鳍型结构(图48中的“110P”)可以在第一方向X上延伸。
在鳍型结构(图48中的“110P”)中，鳍型图案110、钝化膜111、第一牺牲图案122a、下表面扩散膜124-2a、沟道膜120-4p、上表面扩散膜124-2b和第二牺牲图案123a被顺序地堆叠在衬底100上。扩散膜124-2可以包括上表面扩散膜124-2b和下表面扩散膜124-2a。
参考图48，覆盖鳍型结构110P的侧壁的至少一部分的场绝缘膜105可以被形成在衬底100上。例如，覆盖鳍型结构110P的场绝缘膜105被形成在衬底100上。利用场绝缘膜105的平坦化工艺，鳍型结构110P的上表面和场绝缘膜105的上表面可以在相同平面中。
在平坦化的工艺中或在另外的工艺中第一掩模图案2103可以被去除。
然后，场绝缘膜105的上部被凹进以暴露鳍型结构110P的一部分。凹进工艺可以包括蚀刻工艺。因此，鳍型结构110P可以被形成为在场绝缘膜105上突出。
如图48所示，鳍型图案110、第一牺牲图案122a、下表面扩散膜124-2a、沟道膜120-4p、上表面扩散膜124-2b和第二牺牲图案123a的总体可以在场绝缘膜105的上表面之上突出。钝化膜111和鳍型图案110的侧壁可以完全地被场绝缘膜105围绕。在一个实施方式中，鳍型图案110的侧壁的一部分可以通过场绝缘膜105的上部凹进工艺在场绝缘膜105的上表面之上突出。
用于阈值电压调整的目的的掺杂可以在导致鳍型结构110P的一部分在场绝缘膜105的上表面之上突出的凹进工艺之前和/或之后对第一纳米线120执行。当半导体器件是NMOS晶体管时，使用的杂质可以是例如硼(B)。当半导体器件是PMOS晶体管时，杂质可以是例如磷(P)或砷(As)。
参考图49，虚设栅图案135可以被形成为交叉鳍型结构110P并且在第二方向Y上延伸。虚设栅图案135可以通过利用第二掩模图案2104执行蚀刻工艺来形成。虚设栅图案135可以被形成在鳍型结构110P上。虚设栅图案135可以包括虚设栅绝缘膜136和虚设栅电极137。例如，虚设栅绝缘膜136可以包括硅氧化物膜，虚设栅电极137可以包括多晶硅或非晶硅。
参考图50，第一外间隔物141可以被形成在虚设栅图案135的侧壁上。例如，第一外间隔物141可以被形成在虚设栅绝缘膜136和虚设栅电极137的侧壁上。在一个实施方式中，覆盖虚设栅图案135和鳍型结构110P的第一间隔物膜被形成在场绝缘膜105上。然后第一间隔物膜可以被回蚀刻，留下虚设栅图案135的侧壁上的第一外间隔物141。
参考图51，利用包括虚设栅电极137的虚设栅图案135作为掩模，鳍型结构110P的不重叠虚设栅电极137和外间隔物141的部分被去除。通过这样做，凹陷150r可以被形成在鳍型结构110P内。凹陷150r的底表面可以是钝化膜111。
形成第一外间隔物141和形成凹陷150r可以被同时执行，或者凹陷150r可以在形成外间隔物141之后，通过去除鳍型结构110P的一部分来形成。
在凹陷150r在鳍型结构110P中形成的同时，第一牺牲图案122a、扩散膜124-2和第二牺牲图案123a的不重叠虚设栅电极137和第一外间隔物141的部分可以被去除。在凹陷150r在鳍型结构110P中形成的同时，沟道膜120-4p的不重叠虚设栅电极137和第一外间隔物141的部分可以被去除。第一牺牲图案122a的剖面、第二牺牲图案123a的剖面、扩散膜124-2的剖面和沟道膜120-4p的剖面可以通过凹陷150r暴露。
参考图52，第一牺牲图案122a的至少一部分和第二牺牲图案123a的至少一部分可以被去除，所述部分通过凹陷150r暴露并且重叠第一外间隔物141。结果，凹窝可以被形成在第一外间隔物141之间。凹窝也可以被形成在第一外间隔物141和扩散膜124-2之间，例如在水平重叠第二牺牲图案123a的部分中。
凹窝可以为在第一方向X上比沟道膜120-4p和扩散膜124-2的通过凹陷150r暴露的剖面更多地缩进的形状。例如，凹窝可以通过选择性蚀刻工艺形成。在一个实施方式中，凹窝可以通过使用如下蚀刻剂的蚀刻工艺形成，与对于沟道膜120-4p和扩散膜124-2的蚀刻速率相比，该蚀刻剂具有对于第一牺牲图案122a和第二牺牲图案123a的更高的蚀刻速率。
具有比第一牺牲图案122a和第二牺牲图案123a相对更高的Ge浓度的扩散膜124-2可以在蚀刻工艺期间经历更少的进度。因此，凹窝可以被形成为其中扩散膜124-2区域被进行至更少程度的弯曲形状。
参考图53和54，凹窝可以以绝缘材料填充以形成第一内间隔物142和第二内间隔物142-1。例如，用于填充凹窝的第二间隔物膜可以被形成。第二间隔物膜可以是具有优良间隙填充能力的材料。第二间隔物膜还可以被形成在场绝缘膜105、第一外间隔物141的侧壁以及虚设栅图案135上。
然后可以通过蚀刻第二间隔物膜来执行蚀刻工艺，直到钝化膜111的上表面的不重叠虚设栅图案135和外间隔物141的部分被暴露。结果，第一内间隔物142和第二内间隔物142-1可以被形成，因此栅间隔物140可以被形成。
此外，由第一外间隔物141、第一内间隔物142和第二内间隔物142-1限定的贯通孔可以被形成在栅间隔物140中。沟道膜120-4p和扩散膜124-2可以通过贯通孔被暴露。在一个实施方式中，沟道膜120-4p和扩散膜124-2可以穿过贯通孔。在这种情况下，沟道膜120-4p和扩散膜124-2的厚度可以是第十一厚度t11。
参考图55，热处理扩散膜124-3可以通过热处理形成。热处理扩散膜124-3可以随Ge被扩散到第一牺牲图案122a和第二牺牲图案123a中而被形成。例如，热处理扩散膜124-3可以随沟道膜120-4p和扩散膜124-2中的Ge被扩散到第一牺牲图案122a和第二牺牲图案123a而被形成。
第一纳米线120-4可以包括沟道膜120-4p、扩散膜124-2和热处理扩散膜124-3。根据热处理扩散膜124-3的形成，第一纳米线120-4的在中央部分处的厚度被增加到第十厚度t10，并且在重叠栅间隔物140的区域处可以保持第十一厚度t11。
第一纳米线120-4的形状可以之后根据热处理扩散膜124-3通过热处理被形成的形状确定。例如，热处理扩散膜124-3的去除之后第一纳米线120-4的形状可以成为第一纳米线120-4的最终形状。因此，热处理扩散膜124-3的形状不仅可以确定图23的第一纳米线120-4的形状，也可以确定图25的第一纳米线120-5的形状和图27的第一纳米线120-6的形状。它可以通过扩散工艺或随后的蚀刻工艺以各种各样的方式形成。
参考图56，用于填充凹陷150r的源极/漏极150可以被形成在虚设栅图案135的彼此相反的侧。源极/漏极150可以例如利用作为籽晶层的暴露的第一纳米线120-4来形成。在一个实施方式中，籽晶膜可以被额外地形成在通过凹陷150r暴露的第一纳米线120-4的突出剖面和钝化膜111上。
源极/漏极150可以被形成为覆盖第一内间隔物142。源极/漏极150可以接触第一内间隔物142。源极/漏极150可以例如通过外延工艺被形成。根据半导体器件是n型还是p型晶体管，用于源极/漏极150中的外延层的材料可以变化。此外，杂质可以在外延工艺期间被原位掺杂。
参考图57，覆盖源极/漏极150、栅间隔物140、虚设栅图案135等的层间绝缘膜180可以被形成在场绝缘膜105上。层间绝缘膜180可以包括低k材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。例如，低k材料可以是可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物或其组合。
然后层间绝缘膜180被平坦化直到虚设栅电极137的上表面被暴露。结果，第二掩模图案2104被去除以暴露虚设栅电极137的上表面。
参考图58至60，可以去除虚设栅图案135，例如虚设栅绝缘膜136和虚设栅电极137。通过虚设栅绝缘膜136和虚设栅电极137的去除，场绝缘膜105和鳍型结构110P的重叠虚设栅图案135的部分可以被暴露。也就是，重叠虚设栅图案135的第一牺牲图案122a、第二牺牲图案123a和第一纳米线120-4现在可以被暴露。
参考图61和62，鳍型结构110P的第一牺牲图案122a和第二牺牲图案123a可以被去除。结果，在钝化膜111和第一纳米线120-4之间可以形成空间。此外，在鳍型图案110上第一纳米线120-4可以被暴露。
去除第一纳米线120-4上方和下方的第一牺牲图案122a和第二牺牲图案123a可以涉及例如蚀刻工艺的使用。例如，第一牺牲图案122a和第二牺牲图案123a与第一纳米线120-4之间的蚀刻选择性可以被利用。
参考图1、22和23，界面膜146可以被形成在第一纳米线120-4的外周和钝化膜111的上表面上。
然后高k绝缘膜145可以在栅间隔物140的侧壁上(例如在第一外间隔物141和第一内间隔物142的侧壁上)以及沿着第一纳米线120-4的外周形成。高k绝缘膜145可以与第一内间隔物142接触。因此，栅绝缘膜147可以被形成。
然后，栅电极130可以被形成为围绕第一纳米线120-4并且在第二方向Y上延伸。栅电极130可以是替换金属栅电极。
根据一些示例性实施方式的用于制造半导体器件的方法可以通过上述方法形成第一纳米线120-4。
图63示出包括半导体器件的电子***1100的一实施方式。参考图63，电子***1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以通过总线1150彼此连接。总线1150对应于数据行进通过的路径。
控制器1110可以包括微处理器、数字信号处理、微控制器和用于执行与上述器件的功能类似的功能的逻辑器件中的至少一种。I/O装置1120可以包括小键盘、键盘、显示装置和/或另外类型的I/O装置。存储装置1130可以存储例如数据和/或指令。接口1140可以执行向通信网络发送数据或从通信网络接收数据的功能。接口1140可以为有线或无线形式。例如，接口1140可以包括天线或有线/无线收发器。
电子***1100可以额外地包括运行存储器以增强控制器1110的操作。运行存储器的示例包括高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。根据一些示例性实施方式，所述半导体器件可以在存储装置1130内，或者被提供为控制器1110或I/O装置1120的一部分。
电子***1100可以例如相应于个人数字助理(PDA)便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或几乎所有能够在无线环境中发送和/或接收数据的电子产品。
示例性实施方式已经在这里被公开，并且尽管特定术语被使用，但是它们仅在一般的和描述性的意义上被使用和被解释，而不为了限制的目的。实施方式可以被组合以形成另外的实施方式。在一些情况下，如本申请的提交时对本领域普通技术人员来说是明显的那样，结合具体实施方式描述的特征、特性和/或元件可以被单独使用，或与结合其它实施方式描述的特征、特性和/或元件结合使用，除非明确地另行指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变而不背离权利要求中阐述的实施方式。
2016年5月30日提交的题为“半导体器件及其制造方法”的韩国专利申请第10-2016-0066521号以及2016年12月8日提交的美国专利申请第15/373065号通过引用被全文合并于此。

Claims (18)

1.一种晶体管，包括：
漏极；
源极；
栅电极；以及
所述源极和所述漏极之间的第一纳米线，
其中所述第一纳米线具有有第一厚度的第一部分和有不同于所述第一厚度的第二厚度的第二部分，以及其中所述第二部分在所述第一部分与所述源极和所述漏极中的至少一个之间，当电压被施加到所述栅电极时所述第一纳米线包括沟道。
2.如权利要求1所述的晶体管，其中：
所述第一部分重叠所述栅电极，以及
所述第二部分不重叠所述栅电极。
3.如权利要求1所述的晶体管，还包括：
至少一个栅间隔物，
其中所述第二部分重叠所述至少一个栅间隔物。
4.如权利要求3所述的晶体管，其中所述第二部分在所述至少一个栅间隔物的孔内。
5.如权利要求1所述的晶体管，其中：
所述第一部分具有第一表面，
所述第二部分具有第二表面，以及
所述第一表面和所述第二表面在所述第一纳米线的同一侧但在不同的平面中。
6.如权利要求1所述的晶体管，其中所述第一纳米线的所述第一部分和所述第二部分被布置为基本上具有哑铃形状。
7.如权利要求1所述的晶体管，其中所述第一纳米线具有在所述第一部分和所述第二部分之间的第三部分，以及其中所述第三部分的表面相对于所述第一部分和所述第二部分倾斜。
8.如权利要求1所述的晶体管，其中：
所述第一纳米线包括至少一个凹窝，以及
所述至少一个凹窝在所述第一部分的表面和所述第二部分的表面之间。
9.如权利要求1所述的晶体管，其中所述第一部分具有圆化的表面。
10.如权利要求1所述的晶体管，还包括重叠所述源极、所述漏极和所述第一纳米线中的至少一个的鳍形图案。
11.如权利要求1所述的晶体管，还包括：
所述源极和所述漏极之间并且重叠所述第一纳米线的第二纳米线。
12.如权利要求11所述的晶体管，其中所述第二纳米线具有与所述第一纳米线不同的形状。
13.如权利要求11所述的晶体管，其中所述第一纳米线和所述第二纳米线具有不同的剖面面积。
14.如权利要求1所述的晶体管，其中所述第二厚度大于所述第一厚度。
15.一种半导体器件，包括：
包括第一晶体管的第一区域，所述第一晶体管包括第一栅电极、第一源极、第一漏极和在所述第一源极和所述第一漏极之间的第一纳米线，所述第一纳米线具有第一形状；以及
包括第二晶体管的第二区域，所述第二晶体管包括第二栅电极、第二源极、第二漏极和在所述第二源极和所述第二漏极之间的第二纳米线，所述第二纳米线具有不同于所述第一形状的第二形状。
16.如权利要求15所述的半导体器件，其中所述第一纳米线和所述第二纳米线包括不同的材料。
17.如权利要求15所述的半导体器件，其中：
所述第一晶体管是NMOS晶体管，以及
所述第二晶体管是PMOS晶体管。
18.如权利要求15所述的半导体器件，其中：
所述第一晶体管包括硅(Si)沟道区域，以及
所述第二晶体管包括硅锗(SiGe)沟道区域。
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