CN106558590B - 存储器元件及其制造方法 - Google Patents

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Abstract

本发明提供了一种存储器元件的制造方法，此存储器元件可配置为三维与非闪存。存储器元件包括多个导电条带叠层，导电条带叠层包括具有侧壁的多个偶数叠层与多个奇数叠层。叠层中部分的导电条带可配置来作为字线。多个数据存储结构配置于偶数叠层与奇数叠层的侧壁上。介于导电条带的相对应偶数叠层与奇数叠层之间的主动柱状体包括偶数半导体膜与奇数半导体膜，于叠层间沟槽的底部连接，并具有外表面与内表面。外表面接触于对应偶数叠层与奇数叠层的侧壁上的数据存储结构，形成存储单元所构成的三维阵列；内表面以可包括一间隙的绝缘结构分隔。半导体膜可为具有U型电流路径的薄膜。

Description

存储器元件及其制造方法
技术领域
本发明技术有关于一种高密度存储器元件，特别是有关于一种通过多层存储单元平面排列以提供三维立体阵列的存储器元件。
背景技术
此部分中所讨论的主题应仅作为此部分所提及的内容的结论，不应设想为先前技术。类似地，此部分所提及的或者作为背景知识的关于此主题的问题不应设想为于先前技术中已有所理解。此部分中的主题仅代表不同的手段方法，主题之中或其本身亦可对应于所请技术的实施方式。
随着集成电路元件的临界尺寸缩小到了通用存储单元技术领域(common memorycell technologies)的极限，设计师正持续寻找将多层存储器单元平面加以堆叠的技术，以达成更大存储容量、更少每位成本。举例而言，薄膜晶体管技术被应用在电荷捕捉存储器技术，例如2006年12月的IEEE期刊所发表的「一多层可堆叠薄膜晶体管与非型闪存」(Lai，et al.，“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type FlashMemory”，IEEE Int′l Electron Devices Meeting，11-13 Dec.2006)，以及2006年12月的IEEE期刊所发表的「三维堆叠与非闪存使用堆叠单晶硅层于内层介电层和超过30nm节点的TANOS结构」(Jung et al.，“Three Dimensionally Stacked NAND Flash MemoryTechnology Using Stacking Single Crystal Si Layers on ILD and TANO SStructure for Beyond 30nm Node”，IEEE Int′l Electron Devices Meeting，11-13Dec.2006)。
另一个于电荷捕捉存储技术中提供垂直与非元件(NAND)的结构被描述于2009年发表的「具有16个叠层的管状BiCS闪存和超高密度存储元件的多层存储单元的操作」(Katsumata，et al.，Pipe-shaped BiCS Flash Memory with 16Stacked Layers andMulti-Level-Cell Operation for Ultra High Density Storage Devices，”Symposiumon VLSI Technology Digest of Technical Papers，2009)。Katsumata等人所描述的结构包括一垂直与非门，并使用硅-氧化物-氮化物-氧化物-硅(SONOS)电荷捕捉技术于每一个栅极/垂直通道介面上建立一存储点。这个存储器结构，以排列成与非门的垂直通道的半导体材料柱、邻接于基板的下层选择栅以及位于顶端的上层选择栅为基础；使用与半导体材料柱相交的平面字线层来形成多个水平字线；并于各层中形成所谓的环绕式栅极存储单元(gate all around the cell)。
存储器结构的另一范例包括一种垂直薄通道存储器，其可配置来做为一三维与非闪存。在存储器中，垂直薄通道存储单元沿着包括U型半导体薄膜的垂直主动柱状体排列，提供具有沿着柱状体的长度两侧电性分离，并在底部电性连接的半导体薄膜的结构。主动柱状体配置于导电条带叠层之间，其中导电条带叠层可用来作为字线，并具有存储器元件在其间。这种结构因此使得每一个主动柱状体的平截头体(frustum)形成两个存储单元，其中每一个位于平截头体的存储单元包括一个位于主动柱状体一侧的半导体薄膜之中的通道。位于相对的垂直通道薄膜之间的绝缘材料中可能包括间隙，以抑制U型结构中背对背通道(back-to-back channel)之间的干扰。
包括此类具有垂直薄通道的主动柱状体以及位于相对的垂直通道薄膜之间的绝缘材料中的间隙的存储器结构的制造方法可包括形成一薄膜半导体层于多个导电条带叠层之上。接着，将绝缘材料填充于薄膜半导体层之间的沟槽。绝缘材料包括一间隙，此间隙将成为相对的垂直通道薄膜之间的间隙。此部分形成的元件接着受到图案化及刻蚀，以形成位于沟槽的相对侧上的薄垂直通道薄膜。然而，由于绝缘材料包括一间隙，通过绝缘材料的深孔洞刻蚀工艺可能无法均匀。此非均匀情况可能造成不规则的轮廓及深孔洞的变形，因而造成元件所形成的结构的非均匀性。因为这些不规则及变形的情况可能对元件的效能造成负面影响，故并不希望发生这些情况。
因此有需要提供一种存储器结构的制造方法，此存储器结构包括具有垂直薄通道的主动柱状体及位于相对垂直通道薄膜之间的绝缘材料中的间隙，其中垂直通道薄膜在没有产生不规则的情况之下形成。
发明内容
本发明内容描述一种垂直薄通道存储器的制造方法，垂直薄通道存储器可配置来做为一三维与非闪存。在存储器中，垂直薄通道存储单元沿着包括U型半导体薄膜的垂直主动柱状体排列，提供具有沿着柱状体的长轴两侧电性分离，并在底部电性连接的半导体薄膜的结构。主动柱状体配置于导电条带叠层之间，其中导电条带叠层可用来作为字线，并具有存储器单元在其间。这种结构的结果是，使每一个主动柱状体的平截头体(frustum)形成两个存储单元，其中每一个位于平截头体的存储单元包括一个位于主动柱状体一侧的半导体薄膜之中的通道。另外，此阵列还可被配置来进行每地址多位的操作。可提供以串联方式连接多个存储单元的与非串列(NAND string of series)，此与非串列包括沿着单一主动柱状体的U型路径排列的多个存储单元。此制造方法包括改善轮廓的规则性及减少U型半导体膜形成时所产生的深孔洞的变形的形成方法。
如本发明内容所描述的一实施例，存储器元件包括多个导电条带叠层，导电条带叠层包括多个偶数叠层与奇数叠层。多个主动柱状体包括U型半导体薄膜，排列于导电条带叠层中对应的偶数叠层与奇数叠层之间，在主动柱状体的相对两侧面与对应的偶数叠层与奇数叠层的导电条带的交叉点的介面区定义出一多层阵列。主动柱状体可包括一第一垂直通道结构，第一垂直通道结构包括第一与第二垂直通道膜，电性连接于底部。主动柱状体可还包括一第二垂直通道结构，第二垂直通道结构包括第三与第四垂直通道膜，电性连接于底部。垂直通道膜包括沿着主动柱状体长轴的外表面与内表面。外表面配置于位于第一与第二叠层的侧壁上的数据存储结构上。绝缘结构可存在于叠层之间，将第一与第二垂直通道结构的垂直通道膜分开。绝缘结构可包括一第一部分及一第二部分，第一部分将第一与第二垂直通道膜分开，第二部分将第三及第四垂直通道膜分开。绝缘结构可还包括一第三部分，第三部分连接于第一及第二部分。绝缘结构的一个或多个部分可包括空气间隙。例如，绝缘结构的第一、第二及第三部分可分别包括第一、第二及第三空气间隙。又，这些第一、第二及第三空气间隙可以是连续的(contiguous)。垂直通道膜可为薄膜半导体材料，其中「薄膜」一词在此是指约10纳米(nm)或10纳米以下的厚度。此一薄膜的厚度范围可用来抑制存储单元的短通道效应，以提升元件的效能。而且，对比于先前技术，此薄膜的厚度范围使均匀的通道厚度得以实现，而较少取决于存储单元的水平位置。而且，此结构提供了由导电条带的厚度而非由刻蚀布局图案来决定的通道长度尺寸。这使存储单元具有非常短且均匀的通道长度成为可能。结合短通道以及由薄通道膜所提升的短通道效能，可达成高密度、良好效能的存储器。
揭露一种具有U型与非串列的三维阵列，其中U型与非串列包括串接的偶数与奇数存储单元。偶数存储单元被配置于一介面区之中，可通过主动柱状体与偶数导电条带叠层中的导电条带进行存取。奇数存储单元被配置于一介面区之中，可通过主动柱状体与奇数导电条带叠层中的导电条带进行存取。主动柱状体顶部的平截头体包括位于奇数侧的第一开关，以及位于偶数侧的第二开关。第一开关可由位于奇数叠层的顶部导电条带中的信号所控制，第二开关可由偶数叠层的顶部导电条带中的信号所控制。第一开关(例如接地选择线，GSL)可用来将与非串列连接至一共同源极线，或其他参考线，而第二开关(例如串列选择线，SSL)可用来将与非串列连接至一位线，或耦合至感应电路的其他导线。控制电路被配置来对提供不同的偏压至偶数与奇数导电条带，并且可配置通过其中一个或多于一个来执行写入操作，数据位可被存储于被选择的主动柱状体中特定平截头体中的偶数存储单元与奇数存储单元两者之中。
位于偶数叠层与奇数叠层的中间层的导电条带可配置来做为位于特定主动柱状体上的U型与非串列的第一部分与第二部分的字线。偶数叠层与奇数叠层中下层导电条带可配置来做为反相辅助栅极线(inversion assist gate lines)以增加于柱状体底部半导体薄膜的导电性。
导电条带叠层排列成区块状，并且在特定区块中，奇数叠层中特定层的导电条带配置为梳状结构，此梳状结构具有自奇数平板(pad)延伸出的导电条带，以及在偶数叠层中特定层的导电条带配置为梳状结构，此梳状结构具有自偶数平板延伸出的导电条带，在特定区块中自奇数与偶数叠层延伸出的导电条带相互交叉。
本发明内容亦提供制造此处所述的存储器元件的方法。在一方面，制造方法包括：形成一薄膜半导体层于多个导电条带叠层之上，包含形成于导电条带叠层之间的沟槽的侧壁上。此步骤之后，将具备良好填充特性且相比于存储层的氧化物层能够选择性地受到刻蚀的材料，填充于薄膜半导体层的部分之间。此材料可能是可流动的介电材料，例如是旋涂式玻璃(spin-on glass，SOG)(例如市售的硅氧烷聚合物机的材料，例如联合信号的产品编号512、214及314)。在沉积及固化可流动的介电材料之后，部分形成的元件接着受到图案化及刻蚀，以于沟槽的相对两侧上形成薄垂直通道膜。由于可流动的介电材料的优良填充特性，穿透可流动的介电材料的深孔洞刻蚀工艺相当均匀。由于均匀性影响着所形成的元件在结构，此均匀性相当有益的。可流动的介电材料接着通过选择性刻蚀工艺所移除，此刻蚀工艺微量、或者没有移除或伤害位于导电条带叠层与薄膜半导体层材料所形成的垂直通道膜之间的存储层(氧化物)层。移除可流动的介电材料之后，形成绝缘介电结构。绝缘介电结构包括位于相对的垂直通道膜之间的间隙。位于相对的垂直通道膜之间的间隙有益于所完成的元件，能够抑制U型结构中背对背通道之间的干扰。本发明内容的其他方面以及优点可见于以附图及以下的详细叙述与权利要求书。
附图说明
图1绘示包含垂直通道结构的三维存储器元件的简化结构透视图。
图1A绘示图1中位于单一主动柱状体上的与非串列的电路示意图。
图2绘示根据本发明内容所述的结构所绘示位于单一主动柱状体上的U型与非串列的电路示意图。
图2A绘示位于三维存储器元件中具有U型垂直通道膜的主动柱状体的剖面示意图。
图3绘示位于三维存储器元件中的U型垂直通道膜的下部结构透视图。
图4绘示与图2类似的三维存储器元件中主动柱状体的串列选择晶体管结构透视图。
图5绘示三维存储器元件中具有被间隙分隔的薄通道膜结构的主动柱状体的两个平截头体以及存储单元的结构透视图。
图6绘示具有位于偶数边与奇数边的存储单元以及薄通道膜结构的主动柱状体平截头体的上视图。
图7绘示用来形成本发明内容所述的三维阵列的薄膜垂直通道结构的结构透视图。
图8至图18绘示形成三维与非的各个制造阶段的结构透视图。
图19绘示本发明内容中三维与非的字线、串列选择线与接地选择线的布局图。
图20绘示本发明的另一实施例的具有分隔相对的垂直通道膜之间隙的薄通道膜三维与非的布局图。
图21绘示本发明的一实施例的垂直通道膜三维与非结构的布局图。
图22A至图22B绘示替代实施例的三维与非结构的主动柱状体的结构剖面图。
图23绘示另一替代实施例的三维与非结构的主动柱状体的结构剖面图。
图24为绘示位于本发明内容所述的导电条带叠层的侧壁上的薄通道膜的结构剖面图。
第25绘示一种适用于本发明内容的三维与非存储器中的数据存储结构。
图26绘示制造一双栅垂直通道结构的方法流程图。
图27绘示包括具有薄通道结构的三维存储器阵列的集成电路存储器的方块图。
图28绘示图20所示的具有分隔相对的垂直通道膜的间隙的薄通道膜三维与非的另一布局图。
【符号说明】
50：垂直通道结构
51a、51b：部分
52：绝缘层
53：接缝
54、55、330、331、332、333、3001、3002、3003、3004、4001、4002、4003、4004、5003、5004、5070、5071、5072、5073、5075、5076、5077、5078：导电条带
56、57、62、63：导电膜
58、59、90、91、92、93、163、WL0、WL1、WL2、WL3、WL(i-1)、WL(i)、WLN-1、WL(n-1)、WL(n)、WL1、WL2、WLN-1、WL(n-1)、WL(n)、WLx、WLy、WLz：字线
60、61：辅助栅极线
69：电荷存储元件
70、71、94、96、305、350、3030、3031、3033、3035、3036、3037、3038：存储单元
80-1、80-2、80-3、80-4：薄膜半导体条带
80a、80b、81a、81b：垂直通道膜
82、162、263、265、SSL、SSL0～SSL3：串列选择线
83、161、GSL、GSL0～GSL4：接地选择线
84、85、303、304、320：数据存储结构
86、87、316、1161、1162、2011、3060、3070、4045：间隙
95、314、1140-E、1140-O、1141、1163、4025：区域
100：存储器元件
101：底部栅极
118、119、127、128、129：接触
120：垂直通道结构
121：与非串列
121-Even：偶数与非串列
121-Odd：奇数与非串列
125：参考线
126：层间导体
130：连接构件
131：第一开关
132：第二开关
134：底层
135：辅助栅极结构
140：垂直导电元件
148、260：主动柱状体
149、1110、1111、1112、1113、2011-E、2011-O：叠层
150：连接接触垫
160：参考导体
179：参考选择开关
180：交叉点
190：串列选择开关
214、215、216、217：着陆区
264、266：落着焊垫区
300：水平导电条带
301、302：半导体条带
310、311：半导体膜
310a、311a：外表面
310b、311b：内表面
901：集成电路
905、930：总线
910：控制逻辑
920：区块
940、950、970：译码器
945：串列选择线/接地选择线
955：字线
960：存储器阵列
965：全局字线
975、985：数据线
980：写入缓冲电路
990：多层数据缓冲区
991：输入/输出电路
993：数据途径
1101：绝缘层
1105：顶层
1121、1122、1123、1124、1125：绝缘材料层
1130、4010、4030、5030、6052、6057：阻隔层
1131、6056、6059：电荷存储层
1132、4012、4032、5032、6053、6054、6055：隧穿层
1140、5091、5092：薄膜层
1160：填充物
1164：可流动的介电材料
2000、2001、2002、2003、2004、2005：旋涂式玻璃垂直柱
2012：绝缘材料层
2020、2021、2022、2023、2024、2025、2026、2027：接触插塞
261、262、2030、2031、2032、2033、2034、2035、2036、2037、2051、2052、2053、2055、2056、2057：层间连接器
2040、2044：导体线
2041、2042、2043、2045、2046、2047：导体柱
2060、2061、2062、BL：位线
2069：电流路径
2070、2071、2073、2074、2075、2076、2077、2078、2079：部分
2100、2101、2102、2103、2104、2105：垂直通道结构
3010、3011、3012：介电层
3013、3022：薄膜半导体层
3040、3041、3042、3043、3044、3045、3046：绝缘体
3061、3062：薄绝缘层
3063、3064、4013、4014、4033、4034、5033：薄通道膜
3071：绝缘内衬
3102、3104、3106：沟槽
3111：第一系列的多个垂直通道膜
3113：第二系列的多个垂直通道膜
3115：第一系列的多个空气间隙
3117：第二系列的多个空气间隙
3119：第三系列的多个空气间隙
3601、3602、3603、3604、3605、3606、3607、3608、3609、3610：步骤
4011、4031、5031：电荷捕捉层
3050、3051、4020、4040：绝缘结构
4046：片段
5005、5006：侧壁
5038、5039：空气间隙
5080、5081、5082、5083、5084、5085、5086、5087：绝缘层
5090：介电电荷捕捉层
6050：通道结构
6050a：表面
6058：栅极材料层
AG：辅助栅极
CSL：共同源极线
Even GSL：偶数接地选择线
Even SSL：偶数串列选择线
EVEN WLs：偶数字线
Odd GSL：奇数接地选择线
Odd SSL：奇数串列选择线
ODD WLs：奇数字线
P：间距
SL：源极线
WL CD：字线的关键尺寸
BL CD：位线的关键尺寸
Lg：栅极长度
Tsi：尺寸
具体实施方式
本发明内容的实施例的详细说明参照附图图1至图28。
图1为绘示具有独立双栅结构的三维存储器元件100的示意图。此三维存储器元件100为根据揭露于美国专利申请号14/471,788，于2014年8月28日提出申请的共同申请案(MXIC 2092-2)的三维垂直通道技术所绘示，其中该申请案通过随申请检附(incorporatedby reference)的方式，将此专利全文收载于本发明内容之中。
存储器元件100包括存储单元的与非串列阵列，配置于一独立双栅垂直通道(independent double gate vertical channel，IDGVC)存储器阵列，每个垂直通道具有两个与非串列，适合于每单元多位的数据存储。存储器元件100包括一集成电路基板，以及被绝缘材料分隔的多个导电条带叠层，其包括了至少一导电条带的底部平面(GSL)、多个导电条带的中间平面(WL)，以及一导电条带的顶部平面(SSL)。在图1所示的实施例中，一叠层149包括了一导电条带的底部平面(接地选择线GSL)、范围自WL0至WLN-1的多个导电条带的中间平面层(字线WL、WLN-1)，以及一导电条带的顶部平面层(串列选择线SSL)，其中N可为8、16、32、64等等。相邻的偶数字线WLi与奇数字线WLi+1相连接以分开偏压电路(未绘示)，如此一来位于两相邻字线之间的每一个垂直通道结构的平截头体中的两个电荷存储点可被分别存取并用于数据存储。独立字线的排列方式，可通过例如连接偶数字线至第一偏压结构，以及连接奇数字线至分开的偏压结构来加以实现，其详细的实施方式将描述如下。
用来作为字线、串列选择线以及接地选择线的导电条带可包括各种材料，这些材料包括掺杂半导体、金属，以及导电化合物，包括含有硅(Si)、锗(Ge)、锗化硅(SiGe)、碳化硅(SiC)、氮化钛(TiN)、氮化钽(TaN)、钨(W)及铂(Pt)的材料。
垂直通道结构(例如垂直通道结构120)为存储器元件中位线结构的一部分，并可包括适于作为存储单元的通道的半导体材料，这些材料例如硅、锗、锗化硅、砷化镓(GaAs)、碳化硅，以及石墨烯(graphene)。
于所说明的范例中，多个位线结构正交排列于多个叠层之上并与叠层表面共形，位线结构包括位于叠层之间，用来作为垂直通道结构120的叠层间半导体本体元件(inter-stack semiconductor body elements)；以及位于这些叠层上方，并且连接叠层间垂直通道结构120的连接构件130。于此实施例中，连接构件130包括一半导体(例如多晶硅)，半导体具有相对高的掺杂浓度，故而可以具有比叠层间的垂直通道结构120高的导电性。其中，叠层间的垂直通道结构120建造来提供通道区域(channel regions)给位于叠层中的存储单元。于一替代实施方式中，这些连接构件可是利用层间连接器或是插塞连接至垂直通道结构的一部分上方图案化金属层(overlying patterned metal layers)。
存储器元件(memory device)包括存储层(例如数据存储结构)，存储层位于交叉点180的介面区上。交叉点180位于叠层中多个中间平面层(WL)中的偶数与奇数导电条带的侧表面和多个字线结构的叠层间垂直通道结构120之间。
由闪存技术可知，存储层可包括多层数据存储结构，包括例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)、硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、能隙工程硅-氧化物-氮化物-氧化物-硅(bandgapengineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化钽、氧化铝、氮化硅、氧化硅、硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)以及高介电常数金属能隙工程硅-氧化物-氮化物-氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)。于其他实施例中，存储层可以是如后述图25所示的介电电荷捕捉结构，并详述于本案的共同申请案：美国专利14/309,622，标题为「具有多个电荷捕捉层以存储电荷的能隙工程存储器(Bandgap-Engineered Memory with Multiple Charge Trapping Layers StoringCharge)」，由吕函庭发明；该申请案通过随申请检附的方式，将此专利全文收载于本发明内容之中。
于一代表元件中，存储材料的介电层可包括一能隙工程复合隧穿介电层，能隙工程复合隧穿介电层包括一层小于2纳米厚的二氧化硅、一层小于3纳米厚的氮化硅，以及一层小于4纳米厚的二氧化硅。于一实施例中，该复合隧穿介电层由超薄氧化硅层O1(例如厚度是小于或等于15埃())、超薄氮化硅层N1(例如厚度是小于或等于30埃)，以及超薄二氧化硅层O2(例如厚度是小于或等于35埃)所构成，可在从半导体本体介面起算15埃或更少的偏移距离(offset)上，测得价带能级增加约2.6电子伏特(eV)。O2层通过一低价带能级(高空穴隧穿势垒)及一高导带能级的区域，使N1层自电荷捕捉层分离约一第二偏移距离(例如距离介面约30～45埃)。由于第二位置自介面起算的距离较远，此电场足以促使空穴隧穿进而抬升第二位置之后的价带能级，到达有效消除空穴隧穿势垒的程度。因此，O2层不会显著干扰辅助空穴隧穿的电场，同时提高了工程隧穿介电层于低电场状况下阻止漏电的能力。上述这些层可共形沉积，例如是使用低压化学气相沉积(LPCVD)进行沉积。
于此实施例中，存储材料介电层中的电荷捕捉层包括厚度大于50埃的氮化硅层，于此一实施例中，包含通过，例如低压化学气相沉积所形成，厚度约70埃的氮化硅层。亦可采用其他电荷捕捉材料与结构，包括例如氮氧化硅(SixOyNz)、富硅氮化硅(silicon-richnitride)、富硅氧化硅(silicon-rich oxide)、包括嵌入式纳米粒子的捕捉层等等。
于此一实施例中，存储材料介电层的阻挡介电层包括厚度大于50埃的二氧化硅层。于此一实施例中，例如包括约90埃的二氧化硅层。介电层可通过低压化学气相沉积或以湿炉氧化工艺(wet furnace oxidation process)将氮化物进行其他湿式氧化所形成。其他阻挡介电层可包括高介电常数材料(high-κmaterial)，例如氧化铝。
形成这些层的能隙工程硅-氧化物-氮化物-氧化物-硅或氧化物-氮化物-氧化物薄膜及通道材料的沉积技术，可以使用传统的低压化学气相沉积方法来进行。另一方面，例如原子层沉积(atomic layer deposition，ALD)等工具可利用来形成这些膜。于串列选择线与接地选择线层区域的栅极介电层可使用相比于存储层不同的组成。
垂直通道结构与其数据存储结构的组合于此处称为主动柱状体(例如主动柱状体148)。于本实施例中，位于交叉点180中的存储单元被配置在垂直与非串列之中。于此配置中，两个分开的与非串列分别被建构在单一的叠层间垂直通道结构的相对两侧上。两分开的与非串列可独立进行每存储单元一位(single-bit-per-cell)或每存储单元多位的读取、抹除与写入操作。
于所示范例中，参考导体160配置于导电条带的底部平面(GSL)以及集成电路基板(未绘示)之间。至少一参考线结构正交排列于多个叠层之上。参考线结构包括位于叠层之间并且电性连接至参考导体160的叠层间垂直导电元件140，以及位于叠层(例如叠层149)之上并且连接叠层间垂直导电元件140的连接接触垫150。叠层间垂直导电元件140可以使用与垂直通道结构120相同的材料来形成，或可替换使用导电度较叠层间的垂直通道结构120高的材料来形成。
于图1所示的结构中，串列选择线(例如串列选择线162)配置于每一主动柱状体(例如主动柱状体148)的每一侧。字线(例如字线163)亦配置于每一主动柱状体(例如主动柱状体148)的每一侧。此外，接地选择线(例如接地选择线161)配置于每一主动柱状体(例如主动柱状体148)的每一侧。
存储器元件包括串列选择开关190以及参考选择开关179。串列选择开关190位于与导电条带的顶部平面层(或上层)的介面区。参考选择开关179位于与导电条带的底部平面(GSL)的介面区。在某些实施例中，数据存储结构的介电层可用来做为串列选择开关190与参考选择开关179的栅极介电层。
存储器元件包括连接至位线结构的第一上方图案化导体层(未绘示)，包括耦接至感应电路的多个全局位线。存储器元件亦包括第二上方图案化导体层(未绘示)。第二上方图案化导体层可被图案化，亦可位于第一图案化导体层之上或之下。此第二上方图案化导体层，例如通过与连接接触垫150形成接触，来与至少一参考线结构连接。此第二上方图案化导体层可将至少一参考线结构连接至参考电源，或将至少一参考线结构连接至提供参考电压的电路。
于图1所绘示的实施例中，位线结构的连接构件130包括N+掺杂半导体材料。位线结构中的叠层间垂直通道结构120包括未掺杂或是轻掺杂的半导体材料，是用来作为通道。于图1所绘示的实施例中，参考导体160包括N+掺杂半导体材料，至少一参考线结构的连接接触垫150包括N+掺杂半导体材料。至少一参考线结构的叠层间垂直导电构件140亦包括N+掺杂半导体材料。于一替代实施例中，一金属或金属化合物可用来取代掺杂半导体。
于一实施例中，为了降低参考导体160的电阻，存储器元件可包括靠近参考导体160的底部栅极101。于读取操作中，底部栅极101可通过合适的导通电压来开启，以增加参考导体160的导电性。其中，导通电压施加于底部栅极101下方的掺杂阱或基板中的阱，或其他位于下方的图案化导体结构。
图1A为绘示图1所示结构中的单一主动柱状体的电路示意图，其绘示位于此柱状体的各个侧边的多个与非串列。主动柱状体从位线BL的接触118(例如与图1的连接构件130的连接处)延伸至(例如与图1的参考导体160的连接处)源极线接触119。源极线接触119将主动柱状体连接至参考线125，至参考线125对应图1的参考导体160。参考线125连接至层间导体126，并连接至图案化导体的一接触127，此图案化导体可用以作为与非阵列的共同源极线CSL。如图所示，介于位线的接触118与源极线接触119之间的主动柱状体包括偶数与非串列121-Even与奇数与非串列121-Odd。此主动柱状体设置于偶数与奇数导体叠层之间，其中偶数叠层的上层包括一偶数串列选择线Even SSL，且奇数叠层的上层包括一奇数串列选择线Odd SSL。叠层中的中间层包括偶数字线(EVEN WLs)与奇数字线(ODD WLs)的字线WL0、WL1、WL2、WL(n-1)、WL(n)，分别对应偶数与奇数与非串列。叠层中的一下层包括一偶数接地选择线Even GSL与一奇数接地选择线Odd GSL。
将存储器结构详述如下，在存储器结构中，每个主动柱状体提供薄通道结构于U型与非串列中的多个存储单元。图2为绘示单一主动柱状体中U型与非串列的电路示意图。U型与非串列连接于位线BL的接触128与共同源极线CSL的接触129之间。主动柱状体配置于偶数叠层与奇数导体叠层之间，于此实施例中，奇数叠层的上层包括串列选择线SSL。此串列选择线SSL可作为与非串列的第一开关131的栅极。于此实施例中，偶数叠层的上层包括接地选择线GSL，此接地选择线GSL作为同一个与非串列的第二开关132的栅极。叠层中的中间层包括偶数字线EVEN WLs与奇数字线ODD WLs，其中奇数字线ODD WLs包括字线WL0、WL1、WL2、WL3、WL(i-1)、WL(i)，而偶数字线EVEN WLs包括字线WL(i+1)、WLx、WLy、WL、WLz、WL(n-1)、WL(n)。于叠层的底层134，提供薄通道结构的半导体薄膜彼此电性连接的，例如通过形成单一连续的薄膜来连通导电条带叠层之间的空间。在所示实施例中，还包括辅助栅极结构135，辅助栅极结构135经由栅极介电材料耦接至叠层底部的半导体薄膜。辅助栅极结构135可用于产生反转区域，以增加奇数侧与偶数侧之间的条带的导电性。此辅助栅极135可通过位于主动柱状体下方的基板中的掺杂区或通过其他技术来实施。此U型串列包括依序连接的偶数存储单元以及奇数存储单元，偶数存储单元设置于偶数叠层的一侧，奇数存储单元设置于奇数叠层的一侧。
图2A绘示可用来实现图2的U型与非串列的主动柱状体的剖面图。图2A的主动柱状体包括垂直通道结构50，垂直通道结构50包括一垂直多晶硅半导体本体。垂直通道结构50包括被沿着柱状体的长度的接缝53所分隔的偶数与奇数薄通道膜，并电性连接于此柱状体的底部。电荷存储元件69设置于柱状体的每一侧面上。垂直通道结构50包括在一侧面上提供通道本体于串列选择线晶体管的一部分51a，以及在另一侧面上提供通道本体于接地选择线晶体管的另一部分51b。于部分51a和51b以及垂直通道结构的底部之间，接缝53设置于偶数与奇数字线之间的垂直通道结构50之中。在一些实施例当中，接缝53在与字线交叉(例如位于字线58、59的层)的一列平截头体上分隔两个彼此分离的薄通道本体。接缝53也将垂直通道结构分隔成数个彼此分离且延伸穿过串列选择线SSL与接地选择线GSL的栅极的垂直薄通道。
图2A为绘示分别用来作为串列选择线与接地选择线的导电条带54与导电条带55。其中，两者均位于导电条带叠层的上层。导电条带54与导电条带55可包括位于其外表面，导电性更高的导电膜56、57，例如金属硅化物膜。
图2A亦绘示辅助栅极线60、61。辅助栅极线60、61实施方式可为包括字线的叠层中的导电条带。辅助栅极线60、61可包括位于外表面，导电性更高的导电膜62、63，例如金属硅化物膜。
同样地，导电条带为配置来做为偶数与奇数字线，于垂直通道结构50的相对侧。因此，在此结构中，偶数字线59配置于奇数字线58的相反一侧。于本实施例中，绘示有八个字线层。当然，可采用更大数量，例如16、32或更多的字线层。
如图2A所绘示，字线亦可能包括位于外表面上的硅化物膜或其他导电性更高的导电膜(例如导电膜62)。
于其他实施例中，全部或是部分的串列选择线、字线以及接地选择线可用金属或其他导电材料来实施，而非仅使用多晶硅。
图2A所绘示的结构提供具有独立的电荷存储地址且位于垂直通道结构50的偶数侧与奇数侧上的存储单元70、71。并且，此结构支持沿着垂直通道结构50的相对两侧延伸的单一U型与非串列的操作。
在图2A所绘示的结构中，字线、串列选择线与接地选择线垂直方向的厚度，可以决定串列选择晶体管、存储单元以及接地选择晶体管的通道长度。
于图2A所绘示的结构中，串列选择线导电条带54与接地选择线导电条带55相比于字线导电条带具有实质上较大的厚度，例如大上四倍的厚度。此较大的通道宽度有利于在垂直通道结构的一侧，使用足以关闭晶体管的偏压来操作串列选择晶体管，即使当此偏压在施加于对侧时可能反而足以使晶体管开启。
于图2A所绘示的结构中，辅助栅极线60、61相比于字线亦具有实质上较大的厚度。这提升了位于U型区域的与非串列的导电性。图3所绘示的辅助栅极线60、61延伸于基板的绝缘层52之上。
参考线结构(例如位于图案化金属层中的导线)可正交排列于导电条带的偶数叠层与奇数叠层之上，并于SL接触连接主动柱状体。位线结构(例如于图案化金属层中的导线)可正交排列于导电条带的偶数叠层与奇数叠层之上，并于BL接触连接主动柱状体。此位线结构与参考线结构可配置于同一图案化导体层或配置于不同的图案化导体层中。
主动柱状体包括垂直通道结构，垂直通道结构包括位于中间层以及上层的接缝。其中，串列选择晶体管与接地选择晶体管设置于此上层。存储单元70、71中的通道为半导体材料薄膜，通过间隙来加以分隔。间隙作为绝缘结构，或作为薄膜之间的部分绝缘结构。此间隙含有气体(例如来自于制作过程中腔体气氛(atmosphere)中的气体)，基于本发明的目的，此气体称作「空气」。
图3绘示本文所述的一实施例的存储器结构。图3所绘示的实施例包括垂直通道结构。此垂直通道结构包括半导体膜310以及半导体膜311。半导体膜310以及半导体膜311具有外表面310a、311a以及内表面310b、311b，并在越过柱状体底部的区域314中连接，以形成U型膜。外表面310a、311a配置于相对应导电条带叠层的侧壁上的数据存储结构(例如数据存储结构320)之上。从而，偶数侧的导电条带叠层包括导电条带330与导电条带331，如图所绘示，并可配置为字线。奇数侧的导电条带叠层包括导电条带332与导电条带333绘示于本图当中，并可配置为字线。本结构中的存储单元(例如存储单元350)位于半导体膜310、311和导电条带330、331、332、333二者的交叉点上。
半导体膜310、311通过间隙316或其他种类的绝缘结构，至少在存储单元的区域中彼此分隔。
此半导体膜优选是薄膜，在存储单元区域中具有10纳米或10纳米以下的厚度。
图4绘示串列选择线82与接地选择线83的区域中的主动柱状体的顶部部分。在本图中，绘示了包括垂直通道膜80a/80b的主动柱状体以及包括垂直通道膜81a/81b的主动柱状体体。数据存储结构84、85形成于相对两侧，延伸于左侧(奇数)串列选择线82以及右侧(偶数)接地选择线83之间，并可作为栅极介电层。在介于串列选择线与接地选择线之间的每一个主动柱状体的平截头体中，实施一个串列选择晶体管以及一个接地选择晶体管。
于本图中，间隙86被实现于包括垂直通道膜80a/80b的主动柱状体及包括垂直通道膜81a/81b的主动柱状体之间。这可以降低主动柱状体中垂直通道膜之间的电容耦合。于其他实施例中，可使用固态绝缘体(例如二氧化硅、低介电常数介电材料或其他适合的绝缘体)来填充间隙86。
图5绘示包括垂直通道膜80a/80b的主动柱状体，以及包括垂直通道膜81a/81b的主动柱状体的中间区域(显示于字线区域中)。于本图中，主动柱状体具有垂直通道结构，包括偶数与奇数薄通道膜，通过前述的间隙来加以分隔，区分为由半导体薄膜所构成的第一主动柱状体部分(垂直通道膜80a)与由半导体薄膜所构成的第二主动柱状体部分(垂直通道膜80b)，及第一主动柱状体部分(垂直通道膜81a)与第二主动柱状体部分(垂直通道膜81b)，且两者均由半导体薄膜所形成。数据存储结构84、85排列于字线的侧边，字线包括位于左侧的偶数字线90、92以及位于右侧的奇数字线91、93。
虽然未绘示于图4与图5，在辅助栅极(例如图2A所绘示的辅助栅极线线60、61)的区域中，垂直通道结构之间的间隙可合并成一个单一本体，或可通过辅助栅极继续将垂直通道膜分离。
图6绘示字线90、91所在的层的上视图，其中，字线90、91为第一与第二导电条带叠层中的导电条带。图6绘示位于主动柱状体的各平截头体的存储单元结构。字线90为导电条带叠层中的导电条带。导电条带叠层具有第一侧边以及第二侧边，可让数据存储结构(例如数据存储结构84)设置于第一侧边以及第二侧边上。数据存储结构(例如数据存储结构84)位于导电条带叠层的导电条带的侧壁上，且同时位于第一侧边与第二侧边之上。请参照字线90，第一薄膜半导体条带80-1垂直配置而于第一侧边与数据存储结构84接触，同样地，第二薄膜半导体条带80-2垂直配置而于字线90的第二侧边与数据存储结构84接触。多个存储单元中的多个存储单元具有位于薄膜半导体条带(第一薄膜半导体条带80-1、第二薄膜半导体条带80-2)之中的通道，以及位于用来形成字线90导电条带中的栅极。
图6中亦绘示字线91，为第二导电条带叠层中的一个导电条带。第二导电条带叠层具有第一侧边以及第二侧边，数据存储结构(例如数据存储结构85)设置于第一侧边以及第二侧边上。数据存储结构(例如数据存储结构85)位于导电条带叠层的导电条带的侧壁上，且位于第一侧边与第二侧边。
请参照字线91，第三薄膜半导体条带80-3垂直配置，而于字线91的第一侧边与数据存储结构接触。第四薄膜半导体条带80-4垂直配置，而于字线91的第二侧边与数据存储结构接触。于本图所绘示的绝缘结构包括间隙87，用来分隔第二薄膜半导体条带80-2与第三薄膜半导体条带80-3。于某些实施例中，绝缘结构可包括固态绝缘体，例如二氧化硅，或是固态绝缘体与间隙的组合。
于图6所绘示的实施例中，位于两导电条带叠层(包括字线90、91)之间的主动柱状体由本附图中的第二与第三薄膜半导体条带组成。于存储单元(存储单元94、96)的区域中，这些薄膜半导体条带被分隔为彼此分离的半导体本体，存储单元的通道则形成于这些半导体本体之中。
为了独立地对主动柱状体的各侧边进行写入，写入偏压可独立地施加于字线90与字线91。为了对位于左侧的存储单元94进行写入，可将栅极写入电压施加于左侧字线90，同时对右侧字线91施加抑制电压。位于主动柱状体中的垂直通道结构会被施加一合适的偏压水平，藉以使栅极写入电压与垂直通道上的电压之间的压差足以在存储单元94的区域95中诱发电荷捕捉效应，同时抑制电荷由邻近的存储单元96中的介电电荷捕捉结构向外转移。
图7绘示通过水平的导电条带300来实现具有共享字线的双垂直通道快闪存储单元的结构。数据存储结构304设置于水平的导电条带300的左侧。数据存储结构303设置于水平的导电条带300的右侧。用来作为第一垂直通道膜的薄膜半导体条带301，配置于数据存储结构304之上，并位于导电条带300的左侧。用来作为第二垂直通道膜的薄膜半导体条带302，配置于数据存储结构303之上，并位于导电条带300的右侧上。
在此结构中，存储单元305形成于右侧。另一相似的存储单元结构则形成于左侧。存储单元305的栅极配置于导电条带300中，而存储单元305的通道设置于垂直的薄膜半导体条带302中。因此，薄膜半导体条带上的垂直箭头代表存储器结构中的电流方向。
水平的导电条带300具有一宽度，于图中标记为WL CD，代表字线的关键尺寸。此一宽度是决定存储单元阵列布局的面积与密度的关键因素。此宽度WL CD可通过用来形成如下所述的多个导电条带叠层的刻蚀图案的一些工艺来决定。垂直通道膜(半导体条带302)的宽度，于图中标记为BL CD，代表位线的关键尺寸。此宽度也是决定存储单元阵列布局的面积与密度的关键因素。此宽度BL CD可通过用来形成多个薄膜半导体条带的刻蚀图案的一些工艺来决定。
水平的导电条带300也具有一尺寸，标记为Lg，代表栅极长度。栅极长度，为决定快闪存储单元的效能的重要参数。在一些工艺中，栅极长度Lg可通过用来形成导电条带的导电材料的沉积层的厚度所形成的良好均匀性来决定。
垂直通道膜(半导体条带302)具有一尺寸标记为Tsi，为硅的厚度。此一标记假设用来形成薄膜条带的半导体材料为硅Si。亦可利用其他的半导体材料。在本实施例所述的技术中，尺寸Tsi可通过材料沉积层的厚度所形成的良好均匀性来决定。
在结构中，尺寸Tsi可为10纳米或10纳米以下。基于本发明的目的，垂直薄通道结构可以使用至少在存储单元区域具有尺寸Tsi为10纳米或10纳米以下的厚度的薄膜半导体条带，而至少在存储单元区域中形成。
图8至图18绘示垂直薄通道膜结构的制作过程。图8绘示在形成绝缘层1101之后的工艺阶段，绝缘层1101可包括位于半导体基板上的二氧化硅或其他介电材料。
为了形成图8所绘示的结构，多层第一导电材料(例如掺杂多晶硅或其他适合作为字线的材料)被多层的绝缘材料分隔，设置于绝缘层1101之上。于本实施例中，导电材料可为P型掺杂多晶硅，或选用其他兼容于数据存储结构的材料。于此例中，氮化硅层沉积于顶层之上，可用于提供拉伸应力。当前述结构被刻蚀而具有高深宽比及窄线时，此层可提升叠层的均匀性并降低弯折。绝缘材料层可包括通过多种现有的方法所沉积而成的二氧化硅。绝缘材料层亦可包括其他绝缘材料，以及多种绝缘材料的组合。于此实施例中，所有的绝缘材料层，除了顶层1105之外，皆由相同的材料组成。于其他实施例中，不同的材料可用于不同的层，以配合特定的设计目标。在前述多层结构形成之后，对多层结构进行图案化刻蚀，以形成多个导电条带叠层。
图8绘示在对多层结构进行刻蚀并停止于绝缘层1101以定义多个导电条带叠层(包括叠层1110、1111、1112、1113)之后的工艺阶段。叠层1110、1111、1112、1113包括至少一导电条带的底部平面层(辅助栅极AG)、多个导电条带的中间平面层(字线WLs)以及一导电条带的顶部平面层(串列选择线SSL/接地选择线GSL)。叠层的多个中间平面层可包括N个平面层，范围从0至N-1层。氮化硅的顶层1105位于每一叠层之上。虽然没有绘示出来，但导电条带可以通过被定义在用于刻蚀叠层的图案中的焊垫(pad)所连接。叠层1110、1111、1112、1113包括绝缘材料层1121、1122、1123、1124、1125，如叠层1110所标示，并将导电条带彼此分隔开。
图9绘示于多个叠层中的导电条带上方与侧边形成存储层之后的工艺阶段。存储层包括一外表面及一内表面，外表面配置于多个叠层上，内表面相对于外表面配置。存储层与多个导电条带的侧表面接触，如图9所示。存储层可包括多层数据存储结构，如图所示，包括隧穿层1132、电荷存储层1131，以及阻隔层1130，相关实施例揭露于前。在一优选实施例中，将参照图25及下文的相关内容描述存储层的实施方式。
图10绘示于多个叠层上方的存储层上形成半导体材料的薄膜层1140，并使半导体薄膜层1140与存储层具有共形的表面之后的工艺阶段。在介电电荷存储的实施例中，薄膜层1140至少在形成存储单元的区域中与存储层的隧穿层1132接触。薄膜层1140中的半导体材料，包括经过挑选而采用的半导体材料(例如硅)以及掺杂浓度(例如未掺杂或是轻掺杂)以至少在叠层之间的区域中，用来作为存储单元垂直串列的通道区域。薄膜层1140可具有约10纳米或小于10纳米的厚度。如图所示，位于叠层间的区域1141，薄膜层1140延伸至位于叠层之间的沟槽的底部，并覆盖于绝缘层1101之上。可对薄膜层1140进行短程氧化藉以形成一薄层氧化物。
图11A绘示使用可流动的介电材料1164覆盖导电薄膜层1140的内表面之后的工艺阶段。如图所示，此可流动的介电材料1164填充于叠层之间。在实施例中，使用旋涂式工艺(spinning-on process)施加可流动的介电材料，包括让可流动的材料散布(spread)且流动(flow)于部分形成的元件上，并对此部分形成的元件进行旋涂。一旦可流动的介电材料填入及覆盖此部分形成的元件，即受到固化。在所示的范例中，此可流动的材料为一旋涂式玻璃材料(spin-on glass material)。旋涂式玻璃材料具备优异的填充能力，使得叠层之间不会产生间隙。此优异的填充能力使得在后续步骤中刻蚀穿过旋涂式玻璃所形成的深孔洞具有均匀的深度。
图11B绘示在流程当中进行一垂直通道膜切刻蚀工艺(vertical channel filmcut etching process)之后的阶段，此垂直通道膜切刻蚀工艺包括位于叠层之间的通过薄膜、半导体层、存储层及旋涂式玻璃的刻蚀孔洞。此范例中的这些孔洞延伸以暴露绝缘层1101。由于这些孔洞，留下旋涂式玻璃垂直柱(旋涂式玻璃垂直柱2000，2001，2002，2003，2004，2005)。旋涂式玻璃垂直柱配置于偶数叠层(例如叠层2011-E)及奇数叠层(例如叠层2011-O)之间。如图11B所示，旋涂式玻璃垂直柱(旋涂式玻璃垂直柱2000，2001，2002，2003，2004，2005)布局成一蜂巢配置。因此，每一行(row)的旋涂式玻璃垂直柱在行的方向上与相邻的行产生偏移。此结构的蜂巢配置有利于覆盖于上方的位线具有更紧密的间距，如图16至图19所示。垂直通道膜形成于旋涂式玻璃垂直柱的其中一侧上。垂直通道膜具有外表面及内表面，外表面配置于数据存储结构上且接触于数据存储结构。数据存储结构形成于存储层中，位于对应的偶数及奇数叠层的侧壁上，形成一存储单元三维阵列。如同上述，由于旋涂式玻璃的优异的填充特性，此刻蚀工艺造成均匀的孔洞，当膜的条件固定时，孔洞具有一致的深度及电化学沉积(electrochemical deposition，ECD)。
图11C绘示在流程当中进行刻蚀工艺之后的阶段，此刻蚀工艺将图案化及刻蚀深孔洞的前述步骤之后所留下的旋涂式玻璃予以移除。被移除的旋涂式玻璃包括在垂直通道膜切刻蚀工艺期间所形成的垂直柱。为了移除旋涂式玻璃而移除相当少量的存储层的热氧化物层，此步骤中所使用的刻蚀工艺对于旋涂式玻璃及热氧化物之间具有高度选择性，例如是具有大于20倍的选择性，存储层包括隧穿层1132、电荷存储层1131及阻隔层1130。图11D绘示在流程中的进行选择性刻蚀工艺之前及之后的示意性剖面图，此选择性刻蚀工艺移除在垂直通道膜切刻蚀工艺之后所留下的旋涂式玻璃垂直柱。图11D中左侧的黑色实心箭头表示在工艺期间将被刻蚀掉的材料的刻蚀方向及大约的刻蚀量。如图所示，在此选择性刻蚀工艺中，存储层的非常少量的氧化物被移除，存储层包括隧穿层1132、电荷存储层1131及阻隔层1130。
在一示范性选择性刻蚀工艺中，元件可包括位于主动柱状体之间的孔洞，具有中心之间为100纳米(nm)的间距。在此范例中，孔洞及主动柱状体大约具有相同的宽度。因此，每个孔洞之间的垂直柱中具有约50nm的旋涂式玻璃(SOG)。为了移除所有的SOG，此选择性刻蚀必须因而由孔洞的每一方向移除25nm的SOG。在实施例中，为了确保完全移除SOG，当决定选择刻蚀工艺的特性时，一操作误差可能是影响要素。下列方程式可用于决定将被移除的氧化物的量。
方程式1：1
欲移除的SOG×(1+操作误差)/选择性＝被移除的热氧化物
例如，若欲移除25nm的SOG，当操作误差为50％且刻蚀选择性为20时，将有1.875nm的热氧化物被移除。
图11E绘示流程中进行绝缘材料(例如四乙氧基硅烷TEOS)的沉积步骤之后的步骤。在所示的范例中，绝缘材料的填充物1160包括位于相邻的导电条带中间层的区域之间的间隙(例如间隙1161)，这些区域对应于显示于图12B及图13中的垂直通道结构(垂直通道结构2100、2101、2102、2103、2104、2105)。在单栅极垂直通道三维与非闪存中，此间隙的形成有利于抑制U型构造中背对背通道之间的干扰。再者，在实施例中，绝缘材料的填充物1160包括不包含存储单元的叠层部分之间的间隙(例如间隙1162)。
如图12A所示，于绝缘材料填充步骤后，进行一回蚀(etch back)或平坦化步骤(例如化学机械研磨工艺(chemical mechanical polishing))，藉以暴露半导体薄膜层1140的顶表面。
虽然上文中已叙述，在单栅极垂直通道三维反极闪存的工艺中，使用可流动介电材料(例如旋涂式玻璃)作为牺牲材料，以产生被刻蚀的深孔洞的过程。此过程亦可使用于其他类型的存储器及半导体元件的工艺中，这些工艺欲具备包括间隙的图案化填充物。
图12B为图12A的简化版本。在图12B以及图13至图18中，为了更清楚显示垂直通道结构2100、2101、2102、2103、2104、2105，在不具有垂直通道结构的部分叠层之间，部分的绝缘的填充物1160并未显示。下列图20及图21绘示在字线层由X-Y平面中所形成的剖面作为观测点的替代的布局图。
在垂直通道膜切刻蚀之后，半导体薄膜层1140在顶表面上具有孔洞阵列的图案，使得连续性半导体膜位于叠层的顶部之上且连接于主动柱状体的垂直通道膜。在图12B中，半导体薄膜层1140的一部分1140-O覆盖于奇数叠层2011-O之上。半导体薄膜层1140的部分1140-E覆盖于偶数叠层2011-E之上，且沿着叠层2011-E的顶部连续形成，进而连接位于包括垂直通道结构2102的主动柱状体的右侧上的垂直通道膜、位于包括垂直通道结构2103的主动柱状体的左侧上的垂直通道膜、及位于包括垂直通道结构2104的主动柱状体的左侧上的垂直通道膜。
图13绘示为了形成阵列连接的目的而进行图案化刻蚀，将位于叠层上的剩余半导体薄膜层1140加以分隔之后的结构。在图案化步骤之后，半导体薄膜层1140被分隔为覆盖于奇数叠层之上的部分2070、2071，以及覆盖于偶数叠层之上的部分2073、2074、2075、2078、2079。部分2070、2071连接主动柱状体(例如部分2071连接部分2076、2077)于与非串列的共同源极侧上，并提供着陆区给用来连接共同源极线的层间连接器。部分2073、2074、2075、2078、2079彼此分离，并提供着陆区给层间连接器，以独立连接至位线。如图所示，主动柱状体包括垂直通道结构2105，图中绘示位于与非串列中具有串列选择线的一侧的垂直通道膜的顶部上的焊垫图案。然而，在与非串列中具有接地选择线的一侧的图并未完整。
图14绘示穿过层间介电层(未绘示)形成接触插塞2020、2021、2022、2023、2024、2025、2026、2027阵列并着陆于相对应的薄膜半导体层的部分之后的阶段。此工艺可包括形成层间介电层(例如氧化硅)于阵列的顶部，层间介电层的厚度可为例如约100纳米至500纳米，接着形成通过层间介电层的多个介层窗(via)，而暴露出位于薄膜半导体层的部分上的着陆区。这些接触插塞可包括多晶硅插塞，或兼容于用于垂直通道结构的上表面的导电材料的其他材料。接触插塞2020、2024提供电性连接至部分2070、2071，部分2070、2071与位于主动柱状体中具有接地选择线的一侧上方的薄通道膜互为连续。接触插塞2021、2022、2023、2025、2026、2027分别提供一电性连接至部分2073、2074、2075、2078、2079以及连接至包括垂直通道结构2103的主动柱状体中具有串列选择线的一侧上方未标示的部分，使得接触插塞2021、2022、2023、2025、2026、2027与位于主动柱状体中具有串列选择线的侧上的薄通道膜互为连续。
图15绘示形成位于层间介电层(未绘示)上方的层间连接器2030、2031、2032、2033、2034、2035、2036、2037之后的结构。层间连接器2030、2031、2032、2033、2034、2035、2036、2037可以包括钨插塞或其他金属材料，位于层间介电层之中。于本实施例中，层间连接器2030～2037于上方对准(aligned over)多晶硅接触插塞(例如接触插塞2027)，并与多晶硅接触插塞电性接触。于本实施例中，此一对准方式可使用无边界氮化硅工艺或其他可提供良好电性连接至下方多晶硅插塞的技术来进行。
于其他的实施例中，层间连接器可用其他材料的组合制造，或使用单一互连插塞来构成。
图16绘示形成第一图案化导体层之后的结构。第一图案化导体层包括导线2040、2044以及导体柱2041、2042、2043、2045、2046、2047，且与层间连接器(例如2037)接触。此图案化导线2040、2044连接于与非串列的具有接地选择线的一侧，且在一些阵列配置中，可作为共同源极线。导体柱2041、2042、2043、2045、2046、2047提供内连线，由与非串列的串列选择线的一侧，通过第一图案化导体层连接至后述的上方图案化导体层。
图17绘示形成层间连接器2051、2052、2053、2055、2056、2057，由与非串列具有串列选择线的一侧，经由如图16所述的方法所形成的导体柱(例如导体柱2047)连接到上方图案化导体之后的结构。层间连接器2051可为椭圆形或是在X轴方向具有更窄宽度(例如约20纳米)的长形，以便于与上方位线的密集图案连接。
图18绘示流程当中在层间连接器2051、2052、2053、2055、2056、2057上方提供第二图案化导体层(例如一金属层)之后的结构。在本实施例中，第二图案化导体层包括位线2060、2061、2062。此些位线可采用自对准双图案法(self-aligned double patterning，SADP)来进行图案化，以达到窄间距的效果。如图18所示，沿着行与位于主动柱状体的与非串列中具有接地选择线的一侧上的垂直通道膜相互连接的薄膜半导体层的部分2070，是利用层间连接器与位于第一图案化导体层中，用来作为源极参考线的导体线2040相互连接。类似地，沿着行与位于主动柱状体的与非串列中具有接地选择线的一侧上的垂直通道膜相连接的薄膜半导体层的部分2071是利用层间连接器与位于第一图案化导体层中，用来作为源极参考线的导体线2044相互连接。沿着阵列中第一列而与位于主动柱状体的与非串列中具有串列选择线的一侧相连接的薄膜半导体层的部分2073、2079，是利用层间连接器与第一位线2060相互连接。沿着阵列中的一列而与位于主动柱状体的与非串列中具有串列选择线的一侧相连接的薄膜半导体层的部分2075、2079，是利用层间连接器与第二位线2061相互连接。沿着阵列中的一列与主动柱状体的与非串列中具有串列选择线的一侧相连接的薄膜半导体层的部分2074、2078，是利用层间连接器与第三位线2062相互连接。
如图18为绘示电流路径2069，其绘示了流经连接于源极参考线的导体线2044与位线2060之间的U型与非串列的电流。此结构绘示了多个位于相对应的偶数与奇数导电条带叠层之间的主动柱状体。此主动柱状体包括具有外表面与内表面的半导体膜。此外表面设置于数据存储结构上，其中数据存储结构位于对应的偶数叠层与奇数叠层的侧壁上，并且形成一个存储单元三维阵列。存储单元相互连接以形成一电流路径。此电流路径自偶数垂直通道膜的上端连通至下端，并且自奇数垂直通道膜的下端连通至上端。
图18绘示一存储器元件，其导电条带叠层以沟槽分隔。参照位于第一叠层与第二叠层中的导电条带，即可描绘出U型与非串列之层间连接的结构。导电条带的第一叠层与第二叠层具有位于用来分隔这些叠层的沟槽的第一侧边和第二侧边上的多个侧壁。数据存储结构形成在沟槽中的导电条带的侧壁上。垂直通道结构位于第一叠层与第二叠层之间的沟槽中。每一个垂直通道结构包括第一半导体膜及第二半导体膜，第一半导体膜及第二半导体膜垂直配置并与沟槽的相对两侧边上的数据存储结构接触，且第一半导体膜及第二半导体膜于沟槽的底部电性连接。第一叠层中的上层导电条带配置为第一开关(例如串列选择线开关)的栅极。其中，第一开关具有位于第一半导体膜中的通道。第二叠层中的上层导电条带，配置为第二开关(例如接地选择线开关)的栅极。其中，第二开关具有位于第二半导体膜中的通道。第一与第二叠层中的中间层导电条带配置为字线。第一与第二导电条带叠层中的底层导电条带配置为辅助栅极。一或多个图案化导体层位于叠层上方。第一层间连接器将第一导体(例如字线2060)连接至主动柱状体中第一半导体膜的顶表面。第二层间连接器连接第二导体(例源极参考导体线2040)至垂直通道结构中第二半导体膜的顶表面。此外，另外的垂直通道结构亦设置于相同的第一叠层与第二叠层之间。如此一来，位于沟槽的第二侧边的第二半导体膜会全部电性连接，并可共同连接至相同源极参考线。更进一步，设置另外的垂直通道结构于相同的第一叠层与第二叠层之间，使位于沟槽的第一侧边的第一半导体膜电性分隔，并使用个别的层间连接器(例如第三层间连接器)个别连接至分隔的位线。
位于第三叠层与第二叠层之间的垂直通道结构包括第一半导体膜以及第二半导体膜，第一半导体膜沿着介于第二叠层与第三叠层间的沟槽的第一侧边，并位于第二叠层的侧壁上，第二半导体膜沿着介于第二叠层与第三叠层间的沟槽的第二侧边。位于第二叠层与第三叠层之间的垂直通道结构的第一半导体膜可电性连接(通过部分2071)至位于第一叠层与第二叠层之间的垂直通道结构的第二半导体膜。
针对如图18所示的U型与非串列，第1表提供一偏压配置以施加于选定的存储单元，来对其进行写入操作。可通过经验测试(empirical testing)、模拟或是经验测试及模拟两者，采用特定的偏压配置来加以实施。
第1表：写入偏压
针对如图18所示的U型与非串列，第2表提供一偏压配置以施加于选定的存储单元来对其进行抹除操作。可通过经验测试、模拟或是经验测试及模拟两者，采用特定的偏压配置来加以实施。
第2表：抹除偏压
所有字线 约0V
所有接地选择线 浮动，或约+7V
反转栅极 浮动
所有位线 约+20V
所有源极线 浮动，或约+7V
针对如图18所示的U型与非串列，第3表提供一偏压配置以施加于选定的存储单元来对其进行读取操作。可通过经验测试、模拟或是经验测试及模拟两者，采用特定的偏压配置来加以实施。
第3表：读取偏压
图19绘示多个存储器阵列三维区块的布局图。其中，存储器阵列包括上述的U型与非串列。如图所示的布局，六个区块B1～B6排列成多行。这些区块沿这些行以镜像形式布局。多个导电条带叠层中的上层图案也被绘示于此图中，其中这些导电条带由与区块中的其他导电条带共享的着陆焊垫区域延伸。除了配置为串列选择线的导电条带需要被断开以提供个别的接触点之外，这些叠层的中间层与下层具有相同的布局，且可使用相同的图案化步骤来形成。每一个区块包括配置为串列选择线的由第一着陆区(例如着陆区214、215)延伸的导电条带，以及位于下方的多个偶数字线，以及配置为接地选择线由第二着陆区(例如着陆区216、217)延伸的导电条带，以及位于下方的多个奇数字线。此些着陆区可支持相邻区块中的导电条带。因此，着陆区216用来作为区块B1与B2中镜像的导电条带布局。着陆区214用来作为区块B2与B3中镜像的导电条带布局。
位于叠层的上层中的串列选择线被分隔为个别的着陆区。因此，例如，区块B5中的串列选择线263连接至着陆焊垫区264，以及区块B4中的串列选择线265连接至着陆焊垫区266。层间连接器(以符号262表示)连接至个别的串列选择线着陆区(例如264、266)。并且，此图示还绘示穿过叠层的上层以建立个别连接至位于下方的每一层的阶梯式层间连接器。因此，例如接地选择线焊垫(例如位于着陆区216之上)包括8个层间连接器，8个连接器的其中一个连接顶层，6个连接包括奇数字线的中间层，以及一个连接包括辅助栅极线或其他字线的底层。例如串列选择线焊垫(例如位于着陆区215之上)包括多个彼此分隔的层间连接器，分别连接每一个串列选择线着陆区(例如266)，以及7个层间连接器以连接下方各层，7个层间连接器的其中6个用来连接包括偶数字线的中间层，以及一个用来连接可以包括辅助栅极或其他字线的底层。
延伸自接地选择线区域(例如着陆区217)的导电条带与延伸自串列选择线区域(例如着陆区215)的导电条带以一相互交叉的形式布局。如区块B6所示，叠层的上层包括5条接地选择线GSL0～GSL4以及4条串列选择线SSL0～SSL3。于此布局中，所有的接地选择线GSL0～GSL4共同连接至位于接地选择线叠层(例如位于接地选择线区域之上的叠层)的顶层的着陆区217。
此结构支持图中被标示为区块B1的主动柱状体阵列布局的形成。于区块B1中，主动柱状体以符号260代表，其用来连接至位线的层间连接器则以符号261标示之。为避免附图过于拥挤，用来连接至源极参考线的层间连接器并未被绘示出来。四个主动柱状体组成的一行沿着每一个串列选择线的上方侧排列，且四个主动柱状体沿着每一个串列选择线的下方侧排列，与位于串列选择线的上方侧的主动柱状体具有水平方向的偏移，其偏移距离为位线的间距。这造成了每一条串列选择线上有8个主动柱状体，每一侧边有4个。于此具有8层导电条带的布局中，字线的数量分配如下，其中一层提供给接地选择线与串列选择线，其中一层提供来作为辅助栅及，剩下6层作为字线。这使得在每一个主动柱状体中的U型与非串列中包括了12个以串联形式排列的存储单元。导电条带层的数量是用来决定U型与非串列中存储单元数量的因素。位于每一个串列选择线上的主动柱状体数量，决定于此结构中可同时由单一区块连接至位线的位数量。
图20绘示穿过三维区块的中间层，并与配置来作为字线的导电条带相交的XY平面剖面图。此剖面图绘示包括间隙的主动柱状体的中具有绝缘结构的布局图。例如，绝缘结构位于导电条带3003及3004之间的主动柱状体中，此绝缘结构包括薄通道膜3063及薄通道膜3064。亦包括一种绝缘结构，此绝缘结构包括串联的间隙(包括间隙3060)，及位于薄通道膜3063、3064的内表面上的薄绝缘层3061与3062。当薄通道层3063、3064包括硅(例如是多晶硅)时，薄绝缘层3061与3062可包括氧化硅。再者，位于垂直主动柱状体之间的绝缘结构包括具有薄绝缘内衬3071的间隙(例如是3070)。位于垂直主动柱状体之间的绝缘结构中的间隙(例如3060)以及位于薄通道膜之间的绝缘结构中的间隙(例如3070)可邻近(contiguous)于彼此，如图20所示。
在图20的布局中绘示导电条带3001、3002、3003、3004。每个导电条带配置于分开的导电条带叠层中。主动柱状体配置于导电条带之间。于本实施例中，主动柱状体包括介电电荷捕捉结构(以多个介电层3010～3012表示)。具有代表性的介电电荷捕捉结构的种类已详述如前。介电层3010可为阻隔介电层(blocking dielectric)，阻隔介电层包括与导电条带3002接触的一或多个介电层。介电层3011可以是一电荷存储层，包括一或多个介电层，并且与阻隔介电层3010接触。介电层3012可为隧穿层，可使用一或多个介电层来加以实现，并且与介电层3011以及用来作为垂直通道膜的薄膜半导体层3013的外表面接触。薄膜半导体层3022为叠层的对向侧壁上的存储单元的垂直通道层，并耦接导电条带3001。
在导电条带的相对应层上，主动柱状体的平截头体具有两个存储单元。因此，邻接于绝缘结构的主动柱状体包括一个与导电条带3004接触的存储单元3030，以及一个与导电条带3003接触的存储单元3031。具有间隙的绝缘结构分隔这两个存储单元3030与3031。图20所绘示的层中的存储单元，包括多个设置于导电条带的第一侧边上的存储单元(例如位于导电条带3003的第一侧边上的存储单元3031)，以及多个设置于相同导电条带的第二侧边上的存储单元(例如位于导电条带3003的第二侧边上的存储单元3033)。沿着导电条带的第一侧边的存储单元(例如存储单元3031、3035、3036)以一固定间距(uniform pitch)P，在X轴方向上沿着导电条带3003的第一侧边排列。并且，沿着相同导电条带的相对一侧边的存储单元(例如存储单元3033、3037、3038)亦以固定间距P，在X轴方向上延着导电条带3003的第二侧边排列。于本实施例中，位于导电条的第一侧边上的存储单元，在X轴方向上相对于位于导电条的第二侧边上的存储单元偏移了固定间距的一半(1/2P)的距离。此种布局使得位于上方的位线具有更紧密的间距。间距P的长度是经过选择以符合导电条带叠层以及前述叠层的侧壁上的结构的制造需求。在一些实施例中，此一间距的长度范围可藉于60nm至100nm之间。
图21，如同图20，为穿过三维区块的一中间层，并与配置来作为字线的导电条带相交的XY平面剖面图。图20中对应结构所使用的元件符号，也适用于图21，在此不另外赘述。穿过区块中其中一层的剖面图绘示出位于垂直通道结构之间，提供绝缘结构(例如绝缘体3040、3041、3042、3043、3044、3045、3046)，并沿着导电条带分隔相邻存储单元通道的绝缘填充物的布局。图21所示的布局亦绘示出，位于主动柱状体中的薄通道膜之间的绝缘结构(例如绝缘结构3050、3051)为固态绝缘体的一实施例。固态绝缘体可采用介电材料(例如二氧化硅)来加以实现。于此布局中，绘示了导电条带3001、3002、3003、3004。
于一个具有代表性的结构中，存储单元的通道宽度决定于薄通道膜3063、3064在X轴方向的宽度，范围可介于30纳米至50纳米之间。存储单元的通道长度决定于水平导电条带3003、3004在Z轴方向的厚度，范围可介于30纳米至50纳米之间。薄通道膜在Y轴方向的厚度，可通过用来形成本结构的半导体膜的厚度来决定，半导体膜的厚度可以足够薄(例如小于或等于10纳米)，以提升元件效能，例如降低短通道效应。
导电条带3003、3004之间的间距是根据制造过程来选择。如此处所述的实施例，具有多层沉积、打开沟槽的底部的多晶硅间隙壁刻蚀、以及用来降低背对背通道耦合且位于主动柱状体的绝缘结构中的空气间隙，导电条带3003、3004之间的间距范围可介于120纳米至160纳米之间。于一具有代表性的实施例中，导电条带于Y轴方向的宽度范围可介于30纳米至50纳米的之间。
如上所述，垂直通道膜切割图案化及刻蚀是用来分隔位于导电条带叠层之间的主动柱状体。于图20与图21所绘示的布局中，此孔洞切穿介电电荷捕捉结构，可暴露导电条带叠层中导电条带的侧壁，或如图20或图21所绘示，仅余留下介电电荷捕捉结构中的一小部分阻隔介电层。图20与图21中孔洞切割的图案导致薄通道条带的宽度与每一个主动柱状体中的介电电荷捕捉结构的宽度几乎相同。
图22A图22A与图22B图22B为绘示于主动柱状体之间形成绝缘结构的替代孔洞切割图案。于图22A中，此图案化孔洞刻蚀并不会移除主动柱状体之间的介电电荷捕捉结构。因此，每一个主动柱状体中用来作为介电电荷捕捉结构的多层介电结构包括连续沿着导电条带4001、4002的隧穿层4012、电荷捕捉层4011，以及阻隔层4010。如图所示，绝缘结构4020分隔薄通道膜4013、4014。介电电荷捕捉结构延伸进入位于相邻主动柱状体之间的区域4025中。薄通道膜4013、4014具有由孔洞刻蚀所决定的通道宽度Wch。
图22B绘示采用与形成图20与图21的结构类似的图案化孔洞刻蚀所形成的结构。接着，对用来作为薄通道膜的薄膜半导体进行轻微侧向凹槽刻蚀(slight lateral recessetch)。因此，使每一个主动柱状体中的介电电荷捕捉结构包括一个片段4046。其中，片段4046沿着导电条带4004包括隧穿层4032、电荷捕捉层4031，以及阻隔层4030。镜像的电荷捕捉结构配置于导电条带4003之上。介电电荷捕捉结构具有通过孔洞刻蚀所决定的宽度Wtrp，进而形成间隙(例如间隙4045)延着导电条带分隔用来作为电荷捕捉结构的多重介电层。薄通道膜4033、4034具有略小于宽度Wtrp的宽度Wch。如图所述，绝缘结构4040分隔薄通道膜4033、4034。电荷捕捉结构以及被凹槽刻蚀的薄通道膜使存储单元具有更佳的元件域(device windows)。
图23为绘示一替代布局图案，其中导电条带5003、5004具有锯齿型的侧壁5005、5006。此锯齿状的效果可由例如将用于制造图8的结构的图案化线性刻蚀置换为成对的图案化孔洞刻蚀，其包括较大孔洞直径的第一图案，并于任意顺序与较小孔洞直径的第二图案结合。用来在锯齿状侧壁5005、5006上形成介电电荷捕捉结构的介电层沉积步骤会产生弧形布局。其中，弧形布局包括阻隔层5030、电荷捕捉层5031，以及与曲形薄通道膜5033接触的隧穿层5032。介电电荷捕捉结构中薄通道膜5033的曲面可对电荷捕捉存储单元产生较轻的场增强效应。于本实施例中，空气间隙5039在主动柱状体中提供了绝缘结构，用以分隔薄通道膜，且空气间隙5038在主动柱状体之间提供了预定的结构(slated structures)。
图24为绘示薄通道膜的均匀性，可采用本文中对应于图10的内容所述的薄膜沉积工艺来达成。于图24中，第一导电条带叠层包括导电条带5070、5071、5072、5073与交替排列的绝缘层5080、5081、5082、5083。相邻的第二导电条带叠层包括导电条带5075、5076、5077、5078与交替排列的绝缘层5084、5085、5086、5087。此些叠层被绘示为具有夸张斜率的侧壁，此代表深度刻蚀的结果，使其不具有完美的垂直侧壁。使用薄膜工艺，有别于填充工艺，可以使位于叠层的侧壁，介电电荷捕捉层(例如介电电荷捕捉层5090)的上方的薄膜层5091、5092的厚度，在叠层的整个深度范围中都非常均匀。这种薄膜的厚度与均匀性，用于形成垂直薄通道结构时可提升三维阵列中存储单元的操作的均匀性。
图25为绘示为可用于本文所述的改良式能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)介电电荷存储层的结构简化图。
介电电荷捕捉结构包括与垂直通道结构6050接触的隧穿层，包括一复合材料，此复合材料包括多个层，这些层包括氧化硅的第一隧穿层6053、氮化硅的隧穿层6054，以及氧化硅的第二隧穿层6055。
位于通道结构6050的表面6050a上且材质为二氧化硅的第一隧穿层6053系，例如使用原位蒸气产生技术(in-situ steam generation，ISSG)搭配可选择的氮化工艺来形成。其中，氮化工艺是利用一氧化氮沉积后退火(post deposition NO anneal)或是于沉积过程对沉积气氛进行一氧化氮加成(addition of NO to the ambient duringdeposition)。材质为二氧化硅的第一隧穿层6053的厚度小于20埃，优选的是介于7埃至15埃之间。第一隧穿层6053可使用替代材料，例如氮化氧化物，来形成以增加其耐受性，且/或通过氟化处理以增加其介面状态的质量。
氮化硅的隧穿层6054，又被称为隧穿氮化物层，位于氧化硅的第一隧穿层6053之上，使用例如低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)，以及使用例如二氯硅烷(dichlorosilane，DCS)与氨作为前驱物，于摄氏680℃的工艺条件下形成。于一替代工艺中，此隧穿氮化物层包括氮氧化硅，使用类似的工艺以一氧化二氮(N2O)当作前驱物进行制造。材质为氮化硅的隧穿层6054厚度小于30埃，优选的范围是介于10埃至30埃之间，例如包括20埃。因其薄度的关系，隧穿层6054较难存储电荷。
隧穿层6054提供较低的空穴势垒高度(hole barrier height)以利于空穴注入来进行福勒-诺德汉抹除(FN erasing)之。然而，隧穿层6054具有低捕捉效能。各种用于隧穿层6054的材料，相比于硅的价带偏移分别为：二氧化硅4.4电子伏特(eV)，氮化硅(Si3N4)1.8电子伏特，五氧化二钽(Ta2O5)3.0电子伏特，钛酸钡(BaTiO3)2.3电子伏特，锆酸钡(BaZrO3)3.4电子伏特，二氧化锆(ZrO2)3.3电子伏特，二氧化铪(HfO2)3.4电子伏特，氧化铝(Al2O3)4.9电子伏特，氧化钇(Y2O3)3.6电子伏特，硅酸锆(ZrSiO4)3.4电子伏特。其中，氮化硅具有最低的空穴势垒高度，为1.8电子伏特。仅管如此，其他材料亦可使用。
二氧化硅的第二隧穿层6055位于氮化硅隧穿层6054之上，是使用低压化学气相沉积或是高温氧化物(high temperature oxide，HTO)沉积所形成。二氧化硅的第二隧穿层6055的厚度小于45埃，优选的是介于15埃至45埃之间，例如30埃。第二隧穿层6055提供足够的势垒厚度，以阻挡电荷流失以提升电荷的滞留。第二隧穿层6055阻挡直接隧穿漏电。亦可使用其他低电荷漏电的氧化物，例如氧化铝(Al2O3)。
于本实施例中，第一电荷存储层6056包括氮化硅，其厚度大于45埃，优选的是介于45埃至80埃之间。例如在使用低压化学气相沉积来形成的实施例之中，其厚度还包括例如55埃。可采用其他电荷捕捉材料及结构，包括例如氮氧化硅(SixOyNz)、富硅氮化硅(silicon-rich nitride)、富硅氧化硅(silicon-rich oxide)，捕捉层包括嵌入式纳米粒子等等。各种上述的电荷捕捉材料可参考美国专利申请案，申请案号为2006/0261401 A1，标题为「新型低能非挥发性存储及栅极叠层(Novel Low Power Non-Volatile Memory andGate Stack)」，由Bhattacharyya发明，公开日为2006年11月23日，该案目前已公告为美国专利案，案号为7,612,403号。高电荷捕捉效能的替代材料为氮氧化物、富硅氮化硅、嵌入式纳米粒子，以及二氧化铪(HfO2)。
二氧化硅的第一阻隔层6057位于第一电荷存储层6056之上，是通过例如低压化学气相沉积或是高温氧化物沉积所形成。二氧化硅的第一阻隔层6057的厚度小于70埃，包括例如介于55埃至70埃之间的范围，还包括例如50埃。第一阻隔层6057提供足够的势垒厚度，以阻挡电荷存储层6056与电荷存储层6059之间的电荷混合及电荷传输。亦可使用其他低电荷漏电的氧化物，如氧化铝。
于本实施例中，第二电荷存储层6059包括氮化硅，其厚度大于30埃，包括例如介于30埃至60埃之间的范围，例如在使用低压化学气相沉积来形成的实施例中，其厚度还包括例如40埃。其他实施例是类似于第一电荷捕捉层。第二电荷存储层6059于福勒-诺德汉抹除时捕捉电子，藉以停止栅极电子注入，并通过通道空穴注射允许对第一电荷存储层6056进行连续抹除。高电荷捕捉效能的替代材料是氮氧化物、富硅氮化硅、嵌入式纳米粒子，以及二氧化铪。
二氧化硅的第二阻隔层6052位于第二电荷存储层6059之上，且例如是通过低压化学气相沉积或是高温氧化物沉积所形成。二氧化硅的第二阻隔层6052的厚度小于60埃，包括例如介于30埃至60埃之间的范围，包括例如35埃。
最后，栅极材料层6058，例如一薄膜半导体层，设置来作为一垂直通道膜，形成于第二阻隔层6052之上。
图26绘示制造一存储器元件的方法流程图。此方法包括识别位于基板上的区域，以形成具有如图19所述结构的三维存储器区块。针对每个区域，此方法包括于基板上形成绝缘层，例如沉积一二氧化硅层或其他介电材料，或是基底上材料的组合(步骤3601)。此工艺包括形成多个第一导电材料层于绝缘层(例如图18的绝缘层1101)之上。其中，此些导电材料层适合作为字线，可通过绝缘材料加以分隔，并刻蚀上述这些层，以定义多个导电条带的叠层(叠层1111、1112等等)(步骤3602)。这些叠层可包括至少一底部导电条带平面层(辅助栅极)、多个中间导电条带平面层(字线)，以及一顶部导电条带平面层(串列选择线与接地选择线)。
此方法包括形成一存储层于导电条带叠层的侧表面，藉以提供数据存储结构(步骤3603)。存储层可包括如图9和图25所述的介电电荷捕捉结构。存储层与导电条带的侧表面接触。
此方法包括于多个叠层中导电条带的侧表面上形成存储层之上形成半导体材料的薄膜层(例如图10中的半导体材料层1140)于多个叠层上的存储层之上，并使薄膜层与存储层具有共形表面。此薄膜沿着叠层之间的沟槽侧壁往下延伸，并覆盖于沟槽的底部之上(步骤3604)。
请参照图11A，在相邻叠层的侧壁上于相对两侧的薄膜之间沉积牺牲材料(步骤3605)。
位于多个导电条带叠层之间的结构(包括牺牲材料)是利用孔洞的图案进行刻蚀，以定义存储单元的区域中的薄垂直通道膜，请参照图11B的相关叙述(步骤3606)。剩余的牺牲材料被移除，例如是使用选择性刻蚀工艺将牺牲材料刻蚀移除，并留下完好的垂直通道膜(步骤3607)。
绝缘结构(例如图11E中的填充物1160)提供于形成主动柱状体的相对的垂直通道膜之间，更进一步地说，此绝缘结构提供于这些已形成的主动柱状体之间(步骤3608)。在一些实施例中，至少在形成有存储单元的区域中，绝缘结构包括一间隙。
图案化覆盖于叠层之上的半导体材料层，以定义位线焊垫及源极参考线焊垫(步骤3609)。主动柱状体包括连接于位线衬垫(例如部分2073)的一垂直通道膜，以及连接于源极参考线衬垫(例如部分2070)的一垂直通道膜。多个主动柱状体可共享一个源极参考线焊垫。然而，每一个主动柱状体连接于单一个位线焊垫。
此方法可还包括形成具有层间连接器的第一上方图案化导体层，其可连接至多个位线焊垫，并包括多个全局位线耦合至感应电路；以及形成第二上方图案化导体层，其可连接至源极参考线焊垫，并耦接至关于图18所讨论的参考电压源(步骤3610)。又，相同的或是额外的图案化导体层可包括耦接至位于导电条带叠层中的串列选择线条带、接地选择线条带以及字线焊垫的导体。
由于形成主动柱状体，存储单元形成于多个中间平面层(字线)的导电条带与多个位线结构的薄垂直通道膜的相对两侧表面的交叉点介面区中的每一个主动柱状体的平截头体上。并且，串列选择开关设置于偶数叠层中具有顶部平面层(串列选择线)导电条带的介面区上。参考选择开关设置于奇数叠层具有顶部平面(接地选择线)导电条带的介面区上。存储层可包括可用来作为串列选择开关和参考选择开关的栅极介电层的介电层。
请参照图26与其他本发明内容，可以理解此制造过程的多个面向。其中一个面向揭露了一种制造方法，其包括下述步骤：形成具有侧壁的第一与第二导电条带叠层；以及于数据存储结构上形成相对两侧的第一与第二垂直通道膜，相对两侧的第一与第二垂直通道膜之间余留一间隙。将位于相对两侧的第一与第二垂直通道膜连接，以形成U型电流路径，建构出U型与非串列。并且，于第一叠层之上形成第一焊垫，第一焊垫连接至第一垂直通道膜；以及在第二叠层之上形成第二焊垫，第二焊垫连接至第二垂直通道膜。此第一焊垫可连接至位线，且第二焊垫可连接源极参考线。由于此结构的形成，可用来作为U型与非串列的半导体膜，提供了自第一叠层上方的焊垫连通至第二叠层上方的焊垫的电流路径。
图27为绘示包括三维垂直薄通道膜与非串列的集成电路901的简化芯片方块图。集成电路901包括存储器阵列960，存储器阵列960包括如本文所述的一个或多个具有U型与非串列的存储区块。其中，U型与非串列包括位于集成电路基板上的垂直通道存储单元。
串列选择线/接地选择线译码器940耦接多个串列选择线/接地选择线945，并排列于存储器阵列960中。偶数/奇数层译码器950耦接多个偶数/奇数字线955。全局位线列译码器970耦接沿着存储器阵列960的列排列的多条全局位线965，用来对存储器阵列960进行数据读取与写入。地址由控制逻辑910提供到总线930上，再到列译码器970、译码器940以及偶数/奇数层译码器950。在此范例中，感测放大器与写入缓冲电路980通过(例如)第一数据线975耦接至列译码器970。写入缓冲电路980可存储用于多层写入的程序代码，或为存储程序代码的函数的值，以显示被选定的位线的写入或是抑制状态。列译码器970可包括电路，用以选择性地对存储器中的位线施加写入或是抑制电压，以响应位于写入缓冲区中数据值。
来自于感应放大器/写入缓冲电路的感应数据，是经由第二数据线985提供给多层数据缓冲区990。其中，多层数据缓冲区990是经由数据途径993依序耦合至输入/输出电路991。并且在本实施例中，输入数据提供至多层数据缓冲区990，用来支持在阵列中每一个独立双栅存储单元的每一个独立侧边上进行的多层写入操作。
输入/输出电路991将数据输出至位于集成电路901的外部目的地。输入/输出数据及控制信号经由数据总线905来进行移动。其中，数据总线905介于输入/输出电路991、控制逻辑910以及集成电路901上的输入/输出埠，或其他集成电路901内部或外部的数据源之间。而其中，集成电路901内部或外部的数据源可以是，例如通用处理器或特殊用途应用电路，或提供单芯片***(system-on-a-chip)功能，并且被存储器阵列960所支持的多种模块的组合
在图27所绘示的实施例中，控制逻辑910使用一偏压配置状态机来控制经由位于区块920中的一个或多个电源供应器所产生或提供的供电电压，例如读取、抹除、检验或写入偏压的应用。控制逻辑910耦合多层数据缓冲器990以及存储器阵列960。控制逻辑910包括用来控制多层写入操作的逻辑。于一些实施例中，本文所述的U型垂直与非结构以及上述的逻辑是配置来以执行下列方法：
通过使用(例如)字线层译码器，来选择阵列中的一层存储单元；
通过选择偶数或奇数侧的字线结构，来选择所选的层中垂直通道结构的一侧边；
通过使用位于垂直通道结构的多行上的串列选择线开关及接地选择线开关来选择阵列中位于所选的行中的多个垂直通道结构；以及
将电荷存储于阵列中一或多个所选的列中的垂直通道结构的所选的一侧边上的所选的层中的电荷存储点中，以使用位线电路，像是位于耦接至垂直通道结构中所选的行的全局位线上的分页缓冲器来表示数据。
于一些实施例中，此逻辑是配置来通过选择阵列中所选的层中的互相交错的偶数与奇数字线结构之一者，例如通过控制偶数与奇数字线层译码器，来选择一层以及选择一侧边。
于一些实施例中，此逻辑是配置用来存储多层电荷，以表示位于所选的侧边上所选的层中的电荷捕捉点中多于一位的数据。于此状况，阵列中垂直通道结构的所选的平截头体中的所选存储单元，会存储超过多于两位，其包括位于存储单元的每一侧边的大于一的位。
控制逻辑910可使用现有技术中的特殊用途逻辑电路来实施。于一替代实施例中，控制逻辑包括通用处理器，此通用处理器可实施于相同的集成电路之上，此集成电路是用来执行计算机程序以控制元件的操作。又在其他实施例中，可利用特殊用途逻辑电路与通用处理器的组合以实施控制电路。
存储器阵列960可包括配置来存储多位的多个电荷捕捉存储单元。其通过响应所存储的电荷数量建立多重写入层的方式来存储多位，并依序建立存储单元临界电压VT。如上所述，每一存储单元一位的实施例可包括本文所述的结构。
图28绘示如图20所示的薄通道膜三维与非的具有间隙使相对的垂直通道膜分开的又一布局图。关于图20的叙述通常适用于图28。图20的覆盖的绝缘内衬3071在图28中被移除，以便于强调图28的某些部分。不同的实施例可以是移除绝缘内衬3071、包括绝缘内衬3071、或部分包括绝缘内衬3071。
沟槽3102、3104及3106通过邻近叠层的导电条带3001、3002、3003及3004所定义。沟槽3102通过邻近叠层的导电条带3001及3002所定义。沟槽3104通过邻近叠层的导电条带3002及3003所定义。沟槽3106通过邻近叠层的导电条带3003及3004所定义。
第一系列的多个垂直通道膜3111位于叠层3001的侧壁上的数据存储结构上。第二系列的多个垂直通道膜3113位于叠层3002的侧壁上的数据存储结构上。对应的系列的多个垂直通道膜亦位于沟槽3104及3106中。
第一系列的多个空气间隙3115将第一系列的多个垂直通道膜3111中邻近的垂直通道膜分开。第二系列的多个空气间隙3117将第二系列的多个垂直通道膜3113中邻近的垂直通道膜分开。对应的系列的多个空气间隙亦位于沟槽3102及3106中。
第三系列的多个空气间隙3119将第一系列的多个垂直通道膜3111由第二系列的多个垂直通道膜3113分开。对应的系列的多个空气间隙亦位于沟槽3102及3104中。
在图20的具有绝缘内衬3071的一实施例中，个别的系列空气间隙3115、3117、及3119是根据绝缘内衬3071的体积缩小。在一实施例中，系列空气间隙3115、3117、及3119是连续(contiguous)于每个沟槽之中。在另一实施例中，系列空气间隙3115、3117、及3119是连续于某些沟槽之中，但并非是连续于每个沟槽之中。
位于一沟槽之中的垂直通道膜与位于另一沟槽中的垂直通道膜错开。例如，在沟槽3102中的第一系列的多个垂直通道膜3111及第二系列的多个垂直通道膜3113至少部分对位于在沟槽3014中的第一系列的多个空气间隙3115及第二系列的多个空气间隙3117。在又一范例中，在沟槽3104中的第一系列的多个空气间隙3115及第二系列的多个空气间隙3117至少部分对位于第三系列的多个空气间隙3119。
在一实施例中，多个叠层定义交错的偶数及奇数沟槽，偶数沟槽绘示为沟槽3102及3106，奇数沟槽绘示为沟槽3104。
虽然本技术是参照上述所选的实施例与范例详细公开，然而应知道这些范例仅是意在说明而非意图限制。可想而知，本领域技术人员易于对此做出改进与组合，其改进与组合均包括在本发明的技术精神与权利要求的保护范围内。

Claims (10)

1.一种存储器元件的制造方法，其特征在于，包括：
形成具有多个侧壁的第一导电条带叠层及第二导电条带叠层，该第一导电条带叠层及该第二导电条带叠层包括通过多个绝缘材料层所分开的多个导电材料层，该第一导电条带叠层及该第二导电条带叠层通过一沟槽所分开；
形成一存储层于该第一导电条带叠层及该第二导电条带叠层的该些侧壁上，该存储层具有一外表面及一内表面，该存储层的该外表面配置于该第一导电条带叠层及该第二导电条带叠层之上，该存储层的该内表面相对于该存储层的该外表面；
形成一半导体材料层于该存储层之上，该半导体材料层具有一外表面及一内表面，该半导体材料层的该外表面配置于该存储层的该内表面上，该半导体材料层的该内表面相对于该半导体材料层的该外表面；
形成一第一介电材料接触于该半导体材料层的该内表面，该第一介电材料填充于该第一导电条带叠层与该第二导电条带叠层之间的由该存储层及该半导体材料层形成内衬的该沟槽；
在形成该第一导电条带叠层及该第二导电条带叠层、该存储层、该半导体材料层及该第一介电材料之后：
穿透该第一介电材料、该半导体材料层及该存储层刻蚀一第一图案，其中(i)通过移除一第一垂直通道膜的相对两侧上的部分该半导体材料层的一第一部分，该第一图案由该半导体材料层的该第一部分定义该第一垂直通道膜，该半导体材料层的该第一部分邻接于与该第一导电条带叠层接触的该存储层的一第一部分，(ii)通过移除一第二垂直通道膜的相对两侧上的部分该半导体材料层的一第二部分，该第一图案由该半导体材料层的该第二部分定义该第二垂直通道膜，该半导体材料层的该第二部分邻接于与该第二导电条带叠层接触的该存储层的一第二部分，(iii)该第一图案留下位于该第一垂直通道膜与该第二垂直通道膜之间的该第一介电材料；以及
在刻蚀该第一图案之后，移除位于该第一垂直通道膜与该第二垂直通道膜之间的该第一介电材料。
2.根据权利要求1所述的方法，其特征在于，还包括在刻蚀该第一图案之后移除该第一介电材料，其中该第一介电材料是一可流动的介电材料。
3.根据权利要求2所述的方法，其特征在于，还包括形成一第二介电材料于该第一垂直通道膜及该第二垂直通道膜之间，形成该第二介电材料包括留下一间隙于该第一垂直通道膜及该第二垂直通道膜之间。
4.根据权利要求1所述的方法，其中位于该第一导电条带叠层及该第二导电条带叠层的该些侧壁上的该存储层形成多个数据存储结构，该些数据存储结构位于该第一导电条带叠层及该第二导电条带叠层的该些侧壁之间、及该第一垂直通道膜与该第二垂直通道膜之间。
5.根据权利要求1所述的方法，其中该第一垂直通道膜包括一第一焊垫，该第一焊垫位于该第一导电条带叠层之上，且位于该第一垂直通道膜的一上端之上，该第二垂直通道膜包括一第二焊垫，该第二焊垫位于该第二导电条带叠层之上，且位于该第二垂直通道膜的一上端之上，该第一垂直通道膜与该第二垂直通道膜在该第一焊垫及该第二焊垫的远端相互连接，以形成由位于该第一导电条带叠层之上的该第一焊垫至位于该第二导电条带叠层之上的该第二焊垫的一电流路径。
6.根据权利要求1所述的方法，其特征在于，还包括：
其中在形成该第一导电条带叠层及该第二导电条带叠层之后，还包括形成一第三导电条带叠层，该第二导电条带叠层及该第三导电条带叠层通过一第二沟槽所分开；
其中在形成该存储层于该第一导电条带叠层及该第二导电条带叠层的该些侧壁之上的步骤中，还包括形成该存储层于该第三导电条带叠层的多个侧壁上；
其中在形成该第一介电材料的步骤中，还包括将该第一介电材料填充于该第二导电条带叠层与该第三导电条带叠层之间的由该存储层及该半导体材料层形成内衬的该第二沟槽；以及
其中在穿透该第一介电材料、该半导体材料层、该存储层刻蚀该第一图案的步骤中，还包括在该第一导电条带叠层及该第二导电条带叠层之间、以及第二导电条带叠层及第三导电条带叠层之间形成多个垂直通道结构的一蜂巢配置，使得各行的该些垂直通道结构与相邻的行的该些垂直通道结构在行的方向上具有偏移。
7.一种存储器元件，包括多个存储单元，其特征在于，该存储器元件包括：
多个导电条带叠层，该些导电条带叠层具有多个侧壁，该些导电条带叠层的多个第一叠层包括多个导电材料层，该些导电材料层通过多个绝缘材料层所分开，该些导电条带叠层定义一第一沟槽及一第二沟槽，各该第一沟槽及该第二沟槽位于该些导电条带叠层中相邻的该些导电条带叠层的相对的多个侧壁之间，
其中该第一沟槽及该第二沟槽各包括：
多个数据存储结构，位于相邻的该些导电条带叠层的相对的该些侧壁上；
一第一系列的多个垂直通道膜，位于相对的该些侧壁的一第一侧壁上的该数据存储结构之上，其中该第一系列的该些垂直通道膜中相邻的该些垂直通道膜通过一第一系列的多个空气间隙所分开；
一第二系列的多个垂直通道膜，位于相对的该些侧壁的一第二侧壁上的该数据存储结构之上，其中相邻的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜通过一第二系列的多个空气间隙所分开，
其中一第三系列的多个空气间隙将该第一系列的该些垂直通道膜与该第二系列的该些垂直通道膜分开，以及
其中该第一系列的该些空气间隙、该第二系列的该些空气间隙、及该第三系列的该些空气间隙连续，以及
其中位于该第一沟槽中的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜与位于该第二沟槽中的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜相互交错。
8.根据权利要求7所述的元件，其中位于该第一沟槽中的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜与位于该第二沟槽中的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜相互交错，使得位于该第一沟槽中的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜至少部分对位于该第二沟槽中的该第一系列的该些空气间隙及该第二系列的该些空气间隙。
9.根据权利要求7所述的元件，其中位于该第一沟槽中的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜与位于该第二沟槽中的该第一系列的该些垂直通道膜及该第二系列的该些垂直通道膜相互交错，使得位于该第一沟槽中的该第三系列的该些空气间隙至少部分对位于该第二沟槽中的该第一系列的该些空气间隙及该第二系列的该些空气间隙。
10.根据权利要求7所述的元件，其中该些垂直通道膜具有多个上端及多个远端，该些上端具有多个焊垫，该些远端连接于邻接的其中一个该些垂直通道膜，以形成由其中一个该些垂直通道膜的其中一个该上端至邻接的其中一个该些垂直通道膜的其中另一个该上端的电流路径。
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