CN109801919B - 三维叠层半导体结构的制造方法及其制得的结构 - Google Patents

Abstract

本发明公开了一种三维叠层半导体结构，包括：一基板，具有一阵列区域和一周边区域；多个图案化多层叠层形成于基板上方和位于阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的图案化多层叠层之间；一电荷俘获层形成于图案化多层叠层上且衬里式地沉积于通道孔中；一多晶硅通道层沿着电荷俘获层沉积；以及多个导电接垫形成于多晶硅通道层上且分别对应于图案化多层叠层，其中，多晶硅通道层具有第一厚度，导电接垫之一具有第二厚度，且第二厚度大于第一厚度。

Description

三维叠层半导体结构的制造方法及其制得的结构

技术领域

本发明属于半导体技术领域，涉及一种三维叠层半导体结构的制造方法及其制得的一三维叠层半导体结构，且特别是有关于一种制造具有厚导电接垫(thick conductivepads)的三维叠层半导体结构的方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关技术人员仍不断研发新的设计或是结合现有技术，进行存储存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。

例如，对于单一栅极垂直通道(single gate vertical-channel)式的三维叠层与非门型闪存结构，考虑到元件性能必须形成薄的通道。然而通道太薄，可能难以形成良好的接触着陆(contact landing)的状态，对于制造商来说如何兼具在通道厚度和接触着陆之间取得良好平衡是制造上的问题之一。

发明内容

本发明有关于一种三维叠层半导体结构的制造方法及其制得的结构。根据实施例，其半导体结构具有厚度增加的导电接垫以供接触着陆(contact landing)，进而改善三维叠层存储器结构电性表现的可靠度。

根据一实施例，提出一种三维叠层半导体结构，包括：一基板，具有一阵列区域和一周边区域；多个图案化多层叠层(patterned multi-layered stacks)形成于基板上方和位于阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔(channel holes)形成于相邻设置的图案化多层叠层之间；一电荷俘获层(charge trapping layer)形成于图案化多层叠层上且衬里式地沉积于该些通道孔中；一多晶硅通道层(polysilicon channellayer)沿着电荷俘获层沉积；以及多个导电接垫(conductive pads)形成于多晶硅通道层上且分别对应于图案化多层叠层，其中，多晶硅通道层具有第一厚度，导电接垫之一具有第二厚度，且第二厚度大于第一厚度。

根据一实施例，提出一种三维叠层半导体结构的制造方法，包括：形成多个图案化多层叠层于一基板上方和位于基板的一阵列区域内，其中该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的图案化多层叠层之间；形成一电荷俘获层于该些图案化多层叠层上，且电荷俘获层衬里式地沉积于通道孔中；形成一多晶硅通道层于电荷俘获层上且沿着电荷俘获层沉积；以及形成多个导电接垫(conductive pads)于多晶硅通道层上且分别对应于该些图案化多层叠层，其中，多晶硅通道层具有第一厚度，导电接垫具有第二厚度，且第二厚度大于第一厚度。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A～1H绘示根据本发明一实施例的三维叠层半导体结构的制造方法。

图2绘示本发明一实施例的三维叠层半导体结构的示意图。

【符号说明】

10：基板；

11M：多层叠层；

11M’：图案化多层叠层；

111、111’：绝缘层；

112、112’：导电层；

113、113’：底氧化层；

114、114’：底栅极层；

115、115’：埋置氧化层；

116、116’：顶部多晶硅层；

117、117’：顶部氧化层；

118、118’：覆盖层；

12：通道孔；

13：电荷俘获层；

13a：电荷俘获层的上表面；

14：多晶硅通道层；

140：多晶硅通道层的上部；

15、15’：介电介质层；

16：导电接垫；

17：导电接触；

t1：第一厚度；

t2：第二厚度；

W1：第一宽度；

W2：第二宽度；

D1：第一方向；

D2：第二方向。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在此发明内容的实施例中，提出一种三维叠层半导体结构的制造方法及其制得的一三维叠层半导体结构。根据实施例，在图案化多层叠层(patterned multi-layeredstacks)上方的导电接垫(conductive pads)例如以一选择性外延生长过程(a selectiveepitaxial growth process)而增加厚度。据此，所获得的半导体结构具有厚度增加的导电接垫，可解决传统工艺与结构中在薄接垫上进行接触着陆(contact landing)所遇到的问题。因此，根据实施例可提供可靠的导电接垫结构，其厚度增加的导电接垫可使导电接触(例如位线的导电接触)得以良好着陆，进而改善三维叠层存储器结构电性表现的可靠度。再者，实施例方法不会对结构中的相关元件和层造成损伤，且实施例方法亦适合用于制造数量多的叠层的三维叠层存储器结构而不影响实施例的结构构型。

此发明内容的实施例的应用十分广泛，可应用于许多三维叠层半导体结构的工艺。举例来说，实施例可应用在三维垂直通道(vertical-channel，VC)式的半导体元件，但本发明并不以此应用为限。以下提出相关实施例，配合附图以详细说明本发明所提出的三维叠层半导体结构的制造方法及其相关结构。然而本发明并不仅限于此。实施例中的叙述，如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，本发明欲保护的范围并非仅限于所述的实施例。

需注意的是，本发明并非显示出所有可能的实施例，相关领域的技术人员可在不脱离本发明的精神和范围内对实施例的结构和工艺加以变化与修饰，以符合实际应用所需。因此，未于本发明提出的其他实施例也可能可以应用。再者，附图已简化以便于清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。

再者，说明书与请求项中所使用的序数例如“第一”、“第二”、“第三”等的用词，是为了修饰相应的元件，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。

图1A～1H绘示根据本发明一实施例的三维叠层半导体结构的制造方法。如图1A所示，一多层叠层(a multi-layered stack)11M形成于一基板10上，多层叠层11M包括多个绝缘层(insulating layers)111和多个导电层(conductive layers)112沿着垂直于基板10的一第二方向D2(例如Z方向)交替叠层。一实施例中，绝缘层111例如是氧化层(oxidelayers)，导电层112例如是多晶硅层(例如N型重掺杂多晶硅层或P型重掺杂多晶硅层)。

在一示例中(但不以此为限)，三维叠层半导体结构可还包括一埋置氧化层(buried oxide layer)115形成于基板10上，一底栅极层(bottom gate layer)(例如作为一反转栅极)114形成于埋置氧化层115上，以及一底氧化层(bottom oxide layer)113形成于底栅极层114上，且多层叠层11M形成于底氧化层113上，如图1A所示。再者，在一示例中(但不以此为限)，一顶部多晶硅层(top polysilicon layer)(例如串行选择线(SSL)多晶硅层)116形成于多层叠层11M上，一顶部氧化层(例如串行选择线氧化物(SSL oxide))117形成于顶部多晶硅层116，以及一覆盖层(cap layer)(例如氮化硅作为一硬质掩膜(HM))118形成于顶部氧化层117上。

之后，对多层叠层11M进行图案化，例如刻蚀方式，以形成多个通道孔(channelholes)12和多个图案化多层叠层(patterned multi-layered stacks)11M’垂直于基板10上。如图1B所示，基板10上的多个图案化多层叠层11M’彼此相距。且通道孔12穿过覆盖层118、顶部氧化层117、顶部多晶硅层116、多层叠层11M、底氧化层113以及底栅极层114。通道孔12垂直于基板10向下延伸并停在埋置氧化层115’上，且暴露出绝缘层111’和导电层112’的侧壁。

之后，形成一电荷俘获层(charge trapping layer)13于图案化多层叠层11M’上，且电荷俘获层13沿着通道孔12沉积如衬里的构型，如图1C所示。一实施例中，电荷俘获层有存储层的功能，且例如是一ONO层或一ONONO层或一ONONONO层。例如，电荷俘获层13可能包括一阻挡氧化层(blocking oxide layer)(相邻于绝缘层111和导电层112的侧壁)、一氮化物俘获层(trapping nitride layer)和一隧穿氧化层(tunneling oxide layer)。在实施例的示例附图中，绘示一整合层以表示电荷俘获层13，以便于清楚说明。

然后，形成一多晶硅通道层(polysilicon channel layer)14于电荷俘获层13上并沿着电荷俘获层13沉积(亦即，多晶硅通道层14共形地沉积于电荷俘获层之上)，如图1D所示。一示例中，通道孔12向下延伸并停在埋置氧化层115’上，因此沉积于通道孔12内的电荷俘获层13形成于埋置氧化层115’上并直接与埋置氧化层115’接触；多晶硅通道层14和埋置氧化层115’因此以电荷俘获层13分隔开来。

在沉积多晶硅通道层14于电荷俘获层13之后，实施例的方法可还包括：沉积一介电介质层(dielectric medium layer)(例如氧化物)15于图案化多层叠层11M’上方以覆盖多晶硅通道层14，且介电介质层15填满通道孔12内的剩余空间，如图1E所示。

之后，使介电介质层15向下凹陷(recessed downwardly)，以暴露出多晶硅通道层14的一上部(top portion)140，如图1F所示。在一实施例中，介电介质层15经由回蚀(etching back)步骤而下凹。

然后，形成多个导电接垫(conductive pads)16于多晶硅通道层14上，且该些导电接垫16分别对应于图案化多层叠层11M’，如图1G所示。在一实施例中，应用一选择性外延生长过程(a selective epitaxial growth process)以生长一些导电接垫16于多晶硅通道层14上，导电接垫16的材料因而与多晶硅通道层14的材料相同。在一例子中，于一DCS-HCl-H₂统下(气体比例＝DCS/HCl/H₂＝200sccm/180sccm/25slm)和温度约800℃进行选择性外延生长过程约6分钟(主要步骤的程序时间)，其中硅损失(silicon loss)约

根据实施例的结构，多晶硅通道层14具有一第一厚度(first thickness)t1，导电接垫16之一具有一第二厚度(second thickness)t2，其中第二厚度t2大于第一厚度t1。

根据一实施例，多晶硅通道层14亦覆盖电荷俘获层13的上表面13a，多晶硅通道层14的上部140形成于电荷俘获层13的上表面13a。当应用选择性外延生长过程时，外延的多晶硅(epi-polysilicon film)仅生长于多晶硅通道层14的上部140的上方以形成导电接垫，而不会形成于其他材料如氧化物之上(亦即，不会长在介电介质层15上)。

在形成该些导电接垫16后，形成多个导电接触(conductive contacts，例如位线接垫)17分别于该些导电接垫16上方，其中导电接触17分别与相应的导电接垫16电性连接，如图1H所示。在一三维垂直通道式的半导体元件的实施例中，导电层112可作为字线(WLs)，导电接垫16作为位线接垫(BL pads)，导电接触17则作为位线接触(BL contacts)。

图2绘示本发明一实施例的三维叠层半导体结构的示意图。如图2所示，多晶硅通道层14具有第一厚度t1，一导电接垫16具有第二厚度t2，其中第二厚度t2大于第一厚度t1。如图2中多晶硅通道层14的平行于第一方向D1(例如沿着X-方向)的一长度可定义为第一厚度t1，而导电接垫16的平行于第二方向D2(例如沿着Z-方向)的一长度可定义为第二厚度t2，其中第二方向D2垂直于第一方向D1。再者，根据如图2所示的一实施例结构，所构建的一图案化多层叠层11M’的导电层112沿着第一方向D1具有一第一宽度(first width)W1，导电接垫16沿着第二方向D2具有一第二宽度(second width)W2，其中第二宽度W2大于第一宽度W1。

再者，在一实施例中，第二厚度t2相对于第一厚度t1的一比例是在2至10的范围内，例如比例是在2至5的范围内。在一实施例中，第一厚度t1例如是在

至

的范围内。在一实施例中，第二厚度t2例如是在

至

的范围内。在一示例中(但不限制于此示例)，当相邻导电接垫16相距约100nm时，第二厚度t2例如约为

值得注意的是这些数值提出作为举例说明之用，而非用以限制本发明之用。

另外，实施例应用的结构构型可能稍有不同，视实际应用所需的层与元件需求而定。例如，在一示例中(但不限制于此示例)，电荷俘获层13形成于覆盖层118上，因此对于一个图案化多层叠层，覆盖层118、顶部氧化层117、顶部多晶硅层116、图案化多层叠层11M’、底氧化层113、底栅极层114以及埋置氧化层115包覆于电荷俘获层13中，如图2所示。然而，多层叠层中相关元件与各层可依实际应用的结构而作修饰与变化，并不仅限于附图所示。

根据上述实施例提出三维叠层半导体结构的制造方法，位于图案化多层叠层上方的导电接垫(conductive pads)增加厚度，例如以一选择性外延生长过程而增加厚度。因此实施例的结构具有厚度增加的导电接垫，而提供了可靠的结构使相关的导电接触(例如位线的导电接触)得以良好着陆。在一实施例中，由于仅在多晶硅材料上进行选择性地外延生长，而非在其他如氧化物材料上进行外延生长，因此相邻的导电接垫可保持良好的隔离状态。据此，接触刻蚀可停止在增厚的导电接垫(例如位线的导电接垫)上，而无须增加多晶硅通道层的厚度，因此可以增进三维叠层存储器结构电性表现的可靠度。再者，实施例方法不会对结构中的相关元件和层造成损伤，且实施例方法亦适合用于制造数量多的叠层层的三维叠层存储器结构而不影响实施例的结构构型(亦即，实施例的结构具有稳固的架构、相关元件和层具有完整构型)。再者，实施例的三维叠层存储器结构采用不费时和非昂贵的工艺进行制作，十分适合量产。

如上述附图公开的结构和步骤，是用以叙述本发明的部分实施例或应用例，本发明并不限制于上述结构和步骤的范围与应用实施例。其他不同结构的实施例，例如不同内部元件的已知构件都可应用，其示例的结构和步骤可根据实际应用的需求而调整。因此附图公开的结构仅为举例说明之用，而非限制之用。本领域技术人员当知，应用本发明的相关结构和步骤过程，例如三维叠层半导体结构中在阵列区域的相关元件和层的排列方式，或制造步骤细节等，都可能以依实际应用所需而可能有相应的调整和变化。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当以申请专利范围所界定的权利要求为准。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种三维叠层半导体结构，包括：

一基板，具有一阵列区域和一周边区域；

多个图案化多层叠层形成于该基板上方和位于该阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的该些图案化多层叠层之间；

一电荷俘获层形成于该些图案化多层叠层上且衬里式地沉积于该些通道孔中；

一多晶硅通道层沿着该电荷俘获层沉积；以及

多个导电接垫形成于该多晶硅通道层上且分别对应于该些图案化多层叠层，

其中，该多晶硅通道层具有一第一厚度，该些导电接垫之一具有一第二厚度，且该第二厚度大于该第一厚度；其中应用一选择性外延生长过程以生长该些导电接垫于该多晶硅通道层上；对应位于每个图案化多层叠层上方的导电接垫与该图案化多层叠层上方的多晶硅通道层的内壁对齐。

2.根据权利要求1所述的三维叠层半导体结构，其中该些图案化多层叠层之一包括多个绝缘层和多个导电层交替地叠层，且该些导电接垫的一个形成于对应该些图案化多层叠层中一个的上方，其中该些图案化多层叠层之一的该些导电层具有一第一宽度，该些导电接垫之一具有一第二宽度，且该第二宽度大于该第一宽度。

3.根据权利要求1所述的三维叠层半导体结构，其中该第二厚度相对于该第一厚度的一比例为2至10的一范围内。

4.根据权利要求1所述的三维叠层半导体结构，其中该第二厚度在

至

的一范围内。

5.一种三维叠层半导体结构的制造方法，包括：

形成多个图案化多层叠层于一基板上方和位于该基板的一阵列区域内，其中该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的该些图案化多层叠层之间；

形成一电荷俘获层于该些图案化多层叠层上，且该电荷俘获层衬里式地沉积于该些通道孔中；

形成一多晶硅通道层于该电荷俘获层上且沿着该电荷俘获层沉积；以及

形成多个导电接垫于该多晶硅通道层上且分别对应于该些图案化多层叠层，

其中，该多晶硅通道层具有一第一厚度，该些导电接垫之一具有一第二厚度，且该第二厚度大于该第一厚度；其中应用一选择性外延生长过程以生长该些导电接垫于该多晶硅通道层上；对应位于每个图案化多层叠层上方的导电接垫与该图案化多层叠层上方的多晶硅通道层的内壁对齐。

6.根据权利要求5所述的制造方法，其中该些图案化多层叠层之一包括多个绝缘层和多个导电层交替地叠层，该些通道孔垂直于该基板向下延伸以穿过该些绝缘层和该些导电层，其中该些导电接垫之一形成于对应该些图案化多层叠层之一的上方，其中该些图案化多层叠层之一的该些导电层具有一第一宽度，该些导电接垫之一具有一第二宽度，且该第二宽度大于该第一宽度。

7.根据权利要求5所述的制造方法，其中在沉积该多晶硅通道层于该电荷俘获层之后，该方法还包括：

沉积一介电介质层于该些图案化多层叠层上方以覆盖该多晶硅通道层，且该介电介质层填满该些通道孔内的剩余空间，

回蚀该介电介质层，以暴露出该多晶硅通道层的一上部。

8.根据权利要求5所述的制造方法，其中该第二厚度相对于该第一厚度的一比例为2至10的一范围内。

9.根据权利要求5所述的制造方法，其中该第二厚度在

至

的一范围内。

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