CN106558557A - 半导体器件的制作方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的制作方法，包括：选取N型硅片作为衬底；在衬底上形成P阱、N阱和栅氧化层，并在栅氧化层上淀积多晶硅，形成多晶硅栅极电极；在第一区域形成第一P-body区域；形成第一N型扩散区域和第一P型扩散区域；形成半导体器件的正面接触；对所述衬底的背面进行研磨减薄；在所述衬底的背面注入掺杂，分别形成P型重掺区域和N型重掺区域；形成半导体器件的背面金属接触。与现有技术相比，本发明的制作方法通过将传统的CMOS工艺或BCD工艺与垂直IGBT工艺整合在一起，使得半导体器件的封装更加简化，进而降低了制作成本。另外，制作的半导体器件具有更小的芯片面积和更低的功耗。

Description

半导体器件的制作方法
技术领域
本发明涉及半导体领域，特别涉及一种半导体器件的制作方法。
背景技术
随着CMOS(互补金属氧化物半导体)工艺技术的发展，需要越来越多种类的功率器件同传统的CMOS工艺整合在一起。与封装在一起相比，将芯片在工艺上整合在一起，可以降低制造成本。但是需要增加越来越多的功能。随着技术的发展，CMOS同高压MOSFET(金属氧化物半导体场效应晶体管)的整合已经非常成熟。CMOS同高压MOSFET的整合包括两种：一种是同横向的LDMOS(横向扩散金属氧化物半导体场效应晶体管)整合在一起，另外一种是同纵向的VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)整合在一起。同纵向的VDMOS整合的主要优点是VDMOS可以提供更好的电流能力和可靠性。但是由于VDMOS本身的结构限制，当电流太大的时候，难以使得导通压降进一步降低，这就限制了其在大功率领域的应用。
为了解决此问题，近些年大量的研究集中在横向IGBT(绝缘栅双极型晶体管)同BCD工艺(BCD工艺是指，将双极管Bipolar、CMOS器件和DMOS器件同时制作在同一芯片上)的整合，并且获得了很好的技术效果。但是横向IGBT同纵向IGBT相比，其电流均匀性不佳，器件的开关工艺和导通功耗都大大落后于垂直IGBT。
发明内容
本发明要解决的技术问题是为了克服现有技术中将传统的CMOS工艺与VDMOS工艺整合时，在电流太大的情况下导通压降无法进一步降低，以及将传统的BCD工艺与横向IGBT工艺整合时存在电流均匀性不佳等的缺陷，提供一种整合了传统的CMOS工艺或BCD工艺与垂直IGBT工艺的半导体器件的制作方法。
本发明是通过下述技术方案来解决上述技术问题的：
一种半导体器件的制作方法，其特点在于，包括以下步骤：
S1、选取N型硅片作为衬底；
S2、在所述衬底上形成P阱、N阱和栅氧化层，并在所述栅氧化层上淀积多晶硅，形成多晶硅栅极电极，
其中，将所述栅氧化层划分为第一区域和第二区域；
S3、在所述第一区域形成第一P-body区域；
S4、形成第一N型扩散区域和第一P型扩散区域，其中，所述第一N型扩散区域分别与所述P阱和所述第一P-body区域相对应，所述第一P型扩散区域与所述N阱相对应；
S5、形成所述半导体器件的正面接触；
S6、对所述衬底的背面进行研磨减薄；
S7、在所述衬底的背面注入掺杂，分别形成P型重掺区域和N型重掺区域，其中，所述P型重掺区域与所述第一区域相对应，所述N型重掺区域与所述第二区域相对应；
S8、形成所述半导体器件的背面金属接触。
本方案的半导体器件的制作方法中整合了传统的CMOS工艺与垂直IGBT工艺，即利用上述制作方法制作的半导体器件集成了CMOS器件和垂直IGBT器件。其中，第一区域与垂直IGBT器件相对应，为高压区域，第二区域与低压CMOS器件相对应，为低压区域，CMOS器件包括PMOS(P沟道MOS管)和NMOS(N沟道MOS管)。
步骤S2中，使用光刻以及注入工艺在所述衬底上分别形成NMOS的P阱和PMOS的N阱，对所述衬底进行热氧化形成栅氧化层，并在栅氧化层上淀积多晶硅，之后使用光刻以及刻蚀工艺形成多晶硅栅极电极。
步骤S3中，使用光刻以及注入工艺在所述栅氧化层的第一区域形成第一P-body区域。
步骤S4中，所述第一N型扩散区域分别与所述P阱和所述第一P-body区域相对应是指，第一N型扩散区域分别作为NMOS的源区、NMOS的漏区和垂直IGBT的源区；所述第一P型扩散区域与所述N阱相对应是指，第一P型扩散区域分别作为PMOS的源区和PMOS的漏区。
步骤S5中，采用传统的CMOS工艺形成正面接触。
步骤S7中，首先在所述衬底的部分背面注入P型掺杂，形成P型重掺区域，并将其作为垂直IGBT器件收集极的电极，然后在所述衬底的背面中除去P型重掺区域的区域注入N型掺杂，形成N型重掺区域。
利用本方案的半导体器件的制作方法可以同时将垂直IGBT器件和CMOS器件制作完成，通过共享大多数的工艺步骤，使得成本有效降低。与现有技术中分别制作垂直IGBT器件和CMOS器件并将两个器件封装在一起相比，利用本发明制作方法制作的半导体器件的封装更加容易，进一步降低了成本。
较佳地，所述第一P-body区域的浓度高于所述P阱的浓度，所述P型重掺区域的浓度低于所述N型重掺区域的浓度。
本方案中，第一P-body区域的浓度高于P阱的浓度，因此，与所述第一P-body区域对应的垂直IGBT器件的阈值电压大于与所述P阱对应的CMOS器件的阈值电压。其中，所述P型重掺区域中有效掺杂的体浓度在1016cm-3到1017cm-3之间，所述N型重掺区域中有效掺杂的体浓度在1019cm-3到1020cm-3之间。
较佳地，所述第一区域的厚度大于所述第二区域的厚度。
本领域技术人员应当知道，垂直IGBT器件输出电流的范围通常为500A～1500A，因此垂直IGBT需要更厚的栅氧化层。而常规CMOS器件的输出电流通常在400A以下，因此与IGBT相比，CMOS器件则需要较薄的栅氧化层。本方案中，将所述第一区域的厚度制作为大于所述第二区域的厚度，即与垂直IGBT器件对应的区域的厚度大于与CMOS器件对应的区域的厚度。
较佳地，所述第一区域包括垂直IGBT区域和VDMOS区域，所述第二区域包括CMOS区域，将步骤S3替换为步骤S3’，
步骤S3’、在所述垂直IGBT区域形成第一P-body区域，在所述VDMOS区域形成第二P-body区域；
步骤S4中，所述第一N型扩散区域还与所述第二P-body区域相对应。
本方案的半导体器件的制作方法中整合了传统的BCD工艺与垂直IGBT工艺，即利用上述制作方法制作的半导体器件集成了CMOS器件、VDMOS器件以及垂直IGBT器件。其中，第一区域与垂直IGBT器件和VDMOS器件相对应，为高压区域，第二区域与CMOS器件相对应，为低压区域。
步骤S4中，第一N型扩散区域分别作为NMOS的源区、NMOS的漏区、VDMOS的源区以及垂直IGBT的源区。
较佳地，将步骤S7替换为步骤S7’，
S7’、在所述衬底的背面注入掺杂，形成P型重掺区域和N型重掺区域，
其中，所述P型重掺区域与所述垂直IGBT区域相对应，所述N型重掺区域分别与所述VDMOS区域和所述CMOS区域相对应。
较佳地，步骤S6中，根据所述垂直IGBT区域的耐压对所述衬底的背面进行研磨减薄。
本方案中，垂直IGBT区域的耐压即为垂直IGBT器件所能够承受的耐压，若要制作具有较低耐压的垂直IGBT器件，则需要将所述衬底的背面研磨减薄至较薄的厚度，同样地，若要制作具有较高耐压的垂直IGBT器件，则需要将所述衬底的背面研磨减薄至较厚的厚度。
也就是说，经过研磨减薄后的衬底的厚度越厚，垂直IGBT器件所能够承受的耐压就越高。通常来说，当所述衬底的厚度为75微米时，对应的垂直IGBT器件所能够承受的耐压可达到600V；当所述衬底的厚度为100微米～150微米时，对应的垂直IGBT器件所能够承受的耐压可达到1200V。另外，本领域的技术人员应当理解，所述衬底在研磨打薄前的原始厚度远大于150微米。
较佳地，步骤S7中，在所述衬底的背面注入硼元素形成P型重掺杂区域，在所述衬底的背面中除去P型掺杂区域的区域注入磷元素形成N型重掺杂区域。
较佳地，步骤S8中，对所述衬底的背面进行金属蒸发工艺，形成所述半导体器件的背面金属接触。
较佳地，所述金属蒸发工艺中采用的金属为Al、Ti、Ni和Ag。
较佳地，所述衬底的电阻率范围为20Ω·cm～100Ω·cm。
本领域的技术人员应当理解，传统的CMOS工艺和BCD工艺中还可以包含现有技术中的其它工艺步骤，不再赘述。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：与现有技术相比，本发明的制作方法通过将传统的CMOS工艺或BCD工艺与垂直IGBT工艺整合在一起，使得半导体器件的封装更加简化，进而降低了制作成本。另外，与CMOS工艺同VDMOS整合、BCD工艺同横向IGBT整合相比，利用本发明制作方法制作的半导体器件具有更小的芯片面积和更低的功耗。
附图说明
图1为本发明实施例1的半导体器件的制作方法流程图。
图2为本发明实施例2的半导体器件的制作方法流程图。
图3为本发明实施例2的半导体器件的结构框图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例提供一种半导体器件的制作方法，如图1所示，包括以下步骤：
步骤101、选取N型硅片作为衬底；
步骤102、用光刻以及注入工艺在所述衬底上分别形成P阱和N阱，对所述衬底进行热氧化形成栅氧化层，并在栅氧化层上淀积多晶硅，之后使用光刻以及刻蚀工艺形成多晶硅栅极电极，
其中，将所述栅氧化层划分为第一区域和第二区域，所述第一区域的厚度大于所述第二区域的厚度；
步骤103、使用光刻以及注入工艺在所述栅氧化层的第一区域形成第一P-body区域；
步骤104、形成第一N型扩散区域和第一P型扩散区域，其中，所述第一N型扩散区域分别与所述P阱和所述第一P-body区域相对应，所述第一P型扩散区域与所述N阱相对应；
步骤105、采用传统的CMOS工艺形成所述半导体器件的正面接触；
步骤106、对所述衬底的背面进行研磨减薄，以使所述衬底的厚度达到75微米；
步骤107、首先在所述衬底的部分背面注入硼元素，形成P型重掺区域，然后在所述衬底的背面中除去P型重掺区域的区域注入磷元素，形成N型重掺区域，
其中，所述P型重掺区域与所述第一区域相对应，所述N型重掺区域与所述第二区域相对应；
步骤108、对所述衬底的背面进行金属蒸发工艺，形成所述半导体器件的背面金属接触。
本实施例中，半导体器件的制作方法中整合了传统的CMOS工艺与垂直IGBT工艺，即利用上述制作方法制作的半导体器件集成了CMOS器件和垂直IGBT器件，CMOS器件包括PMOS和NMOS。
步骤101中，所述衬底的电阻率为50Ω·cm。
步骤102中，第一区域与垂直IGBT器件相对应，为高压区域，第二区域与低压CMOS器件相对应，为低压区域。
步骤103中，第一P-body区域的浓度高于P阱的浓度，相应地，与所述第一P-body区域对应的垂直IGBT器件的阈值电压大于与所述P阱对应的CMOS器件的阈值电压。
步骤104中，所述第一N型扩散区域分别与所述P阱和所述第一P-body区域相对应是指，第一N型扩散区域分别作为NMOS的源区、NMOS的漏区和垂直IGBT的源区；所述第一P型扩散区域与所述N阱相对应是指，第一P型扩散区域分别作为PMOS的源区和PMOS的漏区。
步骤106中，对所述衬底的背面进行研磨减薄，以使所述衬底的厚度达到75微米，对应的制作完成的垂直IGBT器件所能够承受的耐压可达到600V。
步骤107中，P型重掺区域可以作为垂直IGBT器件收集极的电极。其中，所述P型重掺区域的浓度为1016cm-3，所述N型重掺区域的浓度为1019cm-3。
步骤108中，所述金属蒸发工艺中采用的金属为Al、Ti、Ni和Ag，本实施例中，Al的厚度为1000埃米，Ti的厚度为2000埃米，Ni的厚度为4000埃米，Ag的厚度为10000埃米。
利用本实施例的半导体器件的制作方法可以同时将垂直IGBT器件和CMOS器件制作完成，通过共享大多数的工艺步骤，使得成本有效降低。与现有技术中分别制作垂直IGBT器件和CMOS器件并将两个器件封装在一起相比，利用本发明制作方法制作的半导体器件的封装更加容易，进一步降低了成本。另外，与CMOS工艺同VDMOS整合相比，利用本实施例制作方法制作的半导体器件具有更小的芯片面积和更低的功耗。
实施例2
本实施例提供一种半导体器件的制作方法，如图2所示，包括以下步骤：
步骤201、选取N型硅片作为衬底；
步骤202、用光刻以及注入工艺在所述衬底上分别形成P阱和N阱，对所述衬底进行热氧化形成栅氧化层，并在栅氧化层上淀积多晶硅，之后使用光刻以及刻蚀工艺形成多晶硅栅极电极，
其中，将所述栅氧化层划分为第一区域和第二区域，所述第一区域的厚度大于所述第二区域的厚度，所述第一区域包括垂直IGBT区域和VDMOS区域，所述第二区域包括CMOS区域；
步骤203、使用光刻以及注入工艺在所述垂直IGBT区域形成第一P-body区域，在所述VDMOS区域形成第二P-body区域；
步骤204、形成第一N型扩散区域和第一P型扩散区域，其中，所述第一N型扩散区域分别与所述P阱、所述第一P-body区域以及所述第二P-body区域相对应，所述第一P型扩散区域与所述N阱相对应；
步骤205、采用传统的CMOS工艺形成所述半导体器件的正面接触；
步骤206、根据所述垂直IGBT区域的耐压对所述衬底的背面进行研磨减薄，以使所述衬底的厚度达到120微米；
步骤207、首先在所述衬底的部分背面注入硼元素，形成P型重掺区域，然后在所述衬底的背面中除去P型重掺区域的区域注入磷元素，形成N型重掺区域，
其中，所述P型重掺区域与所述垂直IGBT区域相对应，所述N型重掺区域分别与所述VDMOS区域和所述CMOS区域相对应；
步骤208、对所述衬底的背面进行金属蒸发工艺，形成所述半导体器件的背面金属接触。
本实施例的半导体器件的制作方法中整合了传统的BCD工艺与垂直IGBT工艺，即利用上述制作方法制作的半导体器件的结构如图3所示，集成了CMOS器件、VDMOS器件以及垂直IGBT器件，其中，CMOS器件包括PMOS和NMOS。
图3的半导体器件中自左向右依次集成了低压NMOS、低压PMOS、垂直VDMOS以及垂直IGBT，其中，pwell代表NMOS的P阱，nwell代表PMOS的N阱，p-代表P型重掺区域，n+代表N型重掺区域，metal代表半导体器件的背面金属接触。
步骤201中，所述衬底的电阻率为80Ω·cm。
步骤202中，在所述衬底上分别形成NMOS的P阱和PMOS的N阱，第一区域与垂直IGBT器件和VDMOS器件相对应，为高压区域，第二区域与CMOS器件相对应，为低压区域。
步骤203中，第一P-body区域的浓度高于P阱的浓度，相应地，与所述第一P-body区域对应的垂直IGBT器件和VDMOS器件的阈值电压均大于与所述P阱对应的CMOS器件的阈值电压。
步骤204中，所述第一N型扩散区域分别与所述P阱、所述第一P-body区域以及所述第二P-body区域相对应是指，第一N型扩散区域分别作为NMOS的源区、NMOS的漏区、VDMOS的源区以及垂直IGBT的源区；所述第一P型扩散区域与所述N阱相对应是指，第一P型扩散区域分别作为PMOS的源区和PMOS的漏区。
步骤206中，述衬底的厚度为120微米，对应的制作完成的垂直IGBT器件所能够承受的耐压可达到1200V。
步骤207中，P型重掺区域可以作为垂直IGBT器件收集极的电极。其中，所述P型重掺区域的浓度为1017cm-3，所述N型重掺区域的浓度为1020cm-3。
步骤208中，所述金属蒸发工艺中采用的金属为Al、Ti、Ni和Ag。
利用本实施例的半导体器件的制作方法可以同时将垂直IGBT器件、VDMOS器件以及CMOS器件制作完成，通过共享大多数的工艺步骤，使得成本有效降低。另外，与BCD工艺同横向IGBT整合相比，利用本实施例制作方法制作的半导体器件具有更小的芯片面积和更低的功耗。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括以下步骤：
S1、选取N型硅片作为衬底；
S2、在所述衬底上形成P阱、N阱和栅氧化层，并在所述栅氧化层上淀积多晶硅，形成多晶硅栅极电极，
其中，将所述栅氧化层划分为第一区域和第二区域；
S3、在所述第一区域形成第一P-body区域；
S4、形成第一N型扩散区域和第一P型扩散区域，其中，所述第一N型扩散区域分别与所述P阱和所述第一P-body区域相对应，所述第一P型扩散区域与所述N阱相对应；
S5、形成所述半导体器件的正面接触；
S6、对所述衬底的背面进行研磨减薄；
S7、在所述衬底的背面注入掺杂，分别形成P型重掺区域和N型重掺区域，其中，所述P型重掺区域与所述第一区域相对应，所述N型重掺区域与所述第二区域相对应；
S8、形成所述半导体器件的背面金属接触。
2.如权利要求1所述的制作方法，其特征在于，所述第一P-body区域的浓度高于所述P阱的浓度，所述P型重掺区域的浓度低于所述N型重掺区域的浓度。
3.如权利要求1所述的制作方法，其特征在于，所述第一区域的厚度大于所述第二区域的厚度。
4.如权利要求1所述的制作方法，其特征在于，所述第一区域包括垂直IGBT区域和VDMOS区域，所述第二区域包括CMOS区域，将步骤S3替换为步骤S3’，
步骤S3’：在所述垂直IGBT区域形成第一P-body区域，在所述VDMOS区域形成第二P-body区域；
步骤S4中，所述第一N型扩散区域还与所述第二P-body区域相对应。
5.如权利要求4所述的制作方法，其特征在于，将步骤S7替换为步骤S7’，
S7’、在所述衬底的背面注入掺杂，形成P型重掺区域和N型重掺区域，
其中，所述P型重掺区域与所述垂直IGBT区域相对应，所述N型重掺区域分别与所述VDMOS区域和所述CMOS区域相对应。
6.如权利要求4或5所述的制作方法，其特征在于，步骤S6中，根据所述垂直IGBT区域的耐压对所述衬底的背面进行研磨减薄。
7.如权利要求1所述的制作方法，其特征在于，步骤S7中，在所述衬底的背面注入硼元素形成P型重掺杂区域，在所述衬底的背面中除去P型掺杂区域的区域注入磷元素形成N型重掺杂区域。
8.如权利要求1所述的制作方法，其特征在于，步骤S8中，对所述衬底的背面进行金属蒸发工艺，形成所述半导体器件的背面金属接触。
9.如权利要求8所述的制作方法，其特征在于，所述金属蒸发工艺中采用的金属为Al、Ti、Ni和Ag。
10.如权利要求1所述的制作方法，其特征在于，所述衬底的电阻率范围为20Ω·cm～100Ω·cm。
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