CN206059398U - 多栅分布的沟槽栅超结mosfet器件 - Google Patents
多栅分布的沟槽栅超结mosfet器件 Download PDFInfo
- Publication number
- CN206059398U CN206059398U CN201621076733.4U CN201621076733U CN206059398U CN 206059398 U CN206059398 U CN 206059398U CN 201621076733 U CN201621076733 U CN 201621076733U CN 206059398 U CN206059398 U CN 206059398U
- Authority
- CN
- China
- Prior art keywords
- epitaxial layers
- grid
- trench gate
- trench
- gate structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型涉及一种多栅分布的沟槽栅超结MOSFET器件,包括元胞结构,其特征是:单个元胞包括N+衬底,在N+衬底的正面生长N-外延层,在N-外延层的正面沉积源极金属,形成MOSFET器件的源极;在所述N-外延层两侧形成由N-外延层正面向背面延伸的P柱深槽结构;在所述N-外延层的上部中间形成两个或两个以上的沟槽栅结构;在所述N-外延层上部相邻两个沟槽栅结构之间、以及沟槽栅结构和P柱深槽结构之间形成P+体区,在P+体区的顶部形成N+源区,N+源区位于沟槽栅结构的顶部两侧。本实用新型采用具有两条或两条以上的沟槽栅结构,能够在超结功率器件开启时增加导通电流通路,相当于并联了导通电阻,从而降低器件的导通电阻。
Description
技术领域
本实用新型涉及一种功率MOS管器件,尤其是一种多栅分布的沟槽栅超结MOSFET器件,属于半导体技术领域。
背景技术
超结功率器件基于电荷平衡技术,相同的耐压下,降低了外延的厚度,也降低了导通电阻。沟槽栅超结MOSFET器件,在此基础上,屏蔽了JFET效果,进一步的降低了导通电阻,降低了导通损耗。而在此情况下,导通电阻的减小又再次受到了限制,基本限制于外延的选取。
发明内容
本实用新型的目的是克服现有技术中存在的不足,提供一种多栅分布的沟槽栅超结MOSFET器件,在保持外延结构不变的情况下,有效降低导通电阻,避免导通电阻受限于外延选取的缺陷。
按照本实用新型提供的技术方案,所述多栅分布的沟槽栅超结MOSFET器件,包括元胞结构,其特征是:单个元胞包括N+衬底,在N+衬底的正面生长N-外延层,在N-外延层的正面沉积源极金属,形成MOSFET器件的源极;
在所述N-外延层两侧形成由N-外延层正面向背面延伸的P柱深槽结构;在所述N-外延层的上部中间形成两个或两个以上的沟槽栅结构;在所述N-外延层上部相邻两个沟槽栅结构之间、以及沟槽栅结构和P柱深槽结构之间形成P+体区,在P+体区的顶部形成N+源区,N+源区位于沟槽栅结构的顶部两侧。
进一步的,所述沟槽栅结构包括设置于N-外延层上部的栅极沟槽,在栅极沟槽内壁形成栅氧化层,在栅极沟槽中填充栅极多晶。
进一步的,所述源极金属和沟槽栅结构之间由介质层进行隔离。
进一步的,在所述N+衬底背面沉积漏极金属形成MOSFET器件的漏极。
进一步的,所述P+体区和P柱深槽结构的顶部形成用于接触的P+型接触区。
本实用新型所述多栅分布的沟槽栅超结MOSFET器件,单个元胞采用具有两条或两条以上的沟槽栅结构,能够在超结功率器件开启时增加导通电流通路,相当于并联了导通电阻,从而降低器件的导通电阻。在相同的外延结构下,多沟槽栅结构的器件比单个栅槽的结构,耐压不变,且能有效的降低导通电阻。
附图说明
图1为本实用新型所述沟槽栅超结MOSFET器件的结构示意图。
具体实施方式
下面结合具体附图对本实用新型作进一步说明。
如图1所示:所述多栅分布的沟槽栅超结MOSFET器件包括N+衬底1、N-外延层2、P柱深槽结构3、栅氧化层4、栅极多晶5、P+体区6、N+源区7、源极金属8、介质层9等。
本实用新型所述多栅分布的沟槽栅超结MOSFET器件,包括若干元胞结构,如图1所示,单个元胞包括N+衬底1,在N+衬底1背面可以沉积漏极金属形成MOSFET器件的漏极,在N+衬底1的正面生长N-外延层2;在所述N-外延层2两侧形成由N-外延层2正面向背面延伸的P柱深槽结构3,P柱深槽结构3采用现有常规的工艺形成:可以在N-外延层2自正面向背面进行刻蚀形成深槽结构,然后在深槽结构中填充P型杂质层,形成P柱深槽结构3;所述P柱深槽结构3用于实现超结MOSFET器件的横向耐压。
在所述N-外延层2的上部中间形成两个或两个以上的沟槽栅结构,该沟槽栅结构作为MOSFET器件的栅极;所述沟槽栅结构包括设置于N-外延层2上部的栅极沟槽,在栅极沟槽内壁形成栅氧化层4(Gate oxide),在栅极沟槽中填充栅极多晶5(Poly gate);该沟槽栅结构的制作工艺采用现有常规工艺:如先在N-外延层2的上部刻蚀形成栅极沟槽,然后在栅极沟槽的内壁制作栅氧化层4,再在栅极沟槽内部进行多晶硅的沉积,得到填充栅极沟槽内部的栅极多晶5。
在所述N-外延层2上部相邻两个沟槽栅结构之间、以及沟槽栅结构和P柱深槽结构3之间形成P+体区6,在P+体区6的顶部形成N+源区7,N+源区位于沟槽栅结构的顶部两侧;所述P+体区6和P柱深槽结构3的顶部形成用于接触的P+型接触区。
在所述N-外延层2的正面沉积源极金属8,形成MOSFET器件的源极;所述源极金属8和沟槽栅结构之间由介质层9进行隔离。
本实用新型所述多栅分布的沟槽栅超结MOSFET器件采用多栅槽设计,引入两条或多条多晶硅深槽栅。相对于原设计一个多晶硅深槽栅的结构,相当于增加了两条或多条导通电路。在同一外延的基础上,不改变耐压,并且能有效的降低导通电阻。
传统的平面栅超结MOSFET,因为存在P型体区间的JFET区域,会增加导通电阻;并且由于沟道长度等限制,很难进一步缩小器件尺寸。本实用新型采用多个沟槽栅结构,完全屏蔽了JFET效应。
Claims (5)
1.一种多栅分布的沟槽栅超结MOSFET器件,包括元胞结构,其特征是:单个元胞包括N+衬底(1),在N+衬底(1)的正面生长N-外延层(2),在N-外延层(2)的正面沉积源极金属(8),形成MOSFET器件的源极;
在所述N-外延层(2)两侧形成由N-外延层(2)正面向背面延伸的P柱深槽结构(3);在所述N-外延层(2)的上部中间形成两个或两个以上的沟槽栅结构;在所述N-外延层(2)上部相邻两个沟槽栅结构之间、以及沟槽栅结构和P柱深槽结构(3)之间形成P+体区(6),在P+体区(6)的顶部形成N+源区(7),N+源区位于沟槽栅结构的顶部两侧。
2.如权利要求1所述的多栅分布的沟槽栅超结MOSFET器件,其特征是:所述沟槽栅结构包括设置于N-外延层(2)上部的栅极沟槽,在栅极沟槽内壁形成栅氧化层(4),在栅极沟槽中填充栅极多晶(5)。
3.如权利要求1所述的多栅分布的沟槽栅超结MOSFET器件,其特征是:所述源极金属(8)和沟槽栅结构之间由介质层(9)进行隔离。
4.如权利要求1所述的多栅分布的沟槽栅超结MOSFET器件,其特征是:在所述N+衬底(1)背面沉积漏极金属形成MOSFET器件的漏极。
5.如权利要求1所述的多栅分布的沟槽栅超结MOSFET器件,其特征是:所述P+体区(6)和P柱深槽结构(3)的顶部形成用于接触的P+型接触区。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201621076733.4U CN206059398U (zh) | 2016-09-23 | 2016-09-23 | 多栅分布的沟槽栅超结mosfet器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201621076733.4U CN206059398U (zh) | 2016-09-23 | 2016-09-23 | 多栅分布的沟槽栅超结mosfet器件 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN206059398U true CN206059398U (zh) | 2017-03-29 |
Family
ID=58367405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201621076733.4U Active CN206059398U (zh) | 2016-09-23 | 2016-09-23 | 多栅分布的沟槽栅超结mosfet器件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN206059398U (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109449202A (zh) * | 2018-10-30 | 2019-03-08 | 广州工商学院 | 一种逆导双极型晶体管 |
CN113488523A (zh) * | 2021-06-07 | 2021-10-08 | 西安电子科技大学 | 一种具有超结双沟道栅的高压mosfet器件及其制备方法 |
-
2016
- 2016-09-23 CN CN201621076733.4U patent/CN206059398U/zh active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109449202A (zh) * | 2018-10-30 | 2019-03-08 | 广州工商学院 | 一种逆导双极型晶体管 |
CN113488523A (zh) * | 2021-06-07 | 2021-10-08 | 西安电子科技大学 | 一种具有超结双沟道栅的高压mosfet器件及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107204372A (zh) | 一种优化终端结构的沟槽型半导体器件及制造方法 | |
CN109065542A (zh) | 一种屏蔽栅功率mosfet器件及其制造方法 | |
CN109524472B (zh) | 新型功率mosfet器件及其制备方法 | |
CN102931090A (zh) | 一种超结mosfet的制造方法 | |
CN102386224A (zh) | 一种纵向超结金属氧化物场效应晶体管器件及其制备方法 | |
CN103390545A (zh) | 改善沟槽型nmos漏源击穿电压的方法及其结构 | |
CN105895671A (zh) | 超低功耗半导体功率器件及制备方法 | |
CN206059398U (zh) | 多栅分布的沟槽栅超结mosfet器件 | |
CN106449744B (zh) | 一种具有栅极内嵌二极管的沟槽栅igbt及其制备方法 | |
CN105932064B (zh) | 沟槽栅功率mosfet及制造方法 | |
CN102723278B (zh) | 半导体结构形成方法 | |
CN103137688B (zh) | 一种沟槽mos结构半导体装置及其制造方法 | |
CN206976353U (zh) | 一种优化终端结构的沟槽型半导体器件 | |
CN203288599U (zh) | 一种新型结构的vdmos器件 | |
CN208489191U (zh) | 一种屏蔽栅功率mosfet器件 | |
CN205564758U (zh) | 超低功耗半导体功率器件 | |
CN108054211A (zh) | 沟槽型垂直双扩散金属氧化物晶体管及其制作方法 | |
CN107785427A (zh) | 垂直双扩散金属氧化物半导体器件及其制备方法 | |
CN103094319A (zh) | 双通道高压结型场效应管降低夹断电压的结构及制造方法 | |
CN103094124B (zh) | 高压结型场效应管的结构及制造方法 | |
CN104900703A (zh) | 一种沟槽mosfet终端结构和沟槽mosfet器件及其制备方法 | |
CN205564757U (zh) | 一种超低功耗半导体功率器件 | |
CN112103346B (zh) | 一种高击穿电压的沟槽功率器件及其制造方法 | |
CN204375757U (zh) | 能实现电流双向流通的功率mosfet器件 | |
CN205488140U (zh) | 缓变开关特性的沟槽栅超结mosfet器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder |
Address after: 214135 Jiangsu Wuxi New District, 200, Linghu Road, China, four floor, D2 International Innovation Park, China sensor network. Patentee after: WUXI UNIGROUP MICROELECTRONICS CO.,LTD. Address before: 214135 Jiangsu Wuxi New District, 200, Linghu Road, China, four floor, D2 International Innovation Park, China sensor network. Patentee before: WUXI TONGFANG MICROELECTRONICS Co.,Ltd. |
|
CP01 | Change in the name or title of a patent holder |