CN106558541B - 元件芯片的制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。在对具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中所利用的等离子处理工序之中，通过使基板暴露于第1等离子体中，从而将基板分割为元件芯片(10)，具备第1面(10a)、第2面(10b)以及连结第1面(10a)和第2面(10b)的侧面(10c)的元件芯片(10)在载体(4)上成为相互空出间隔被保持的状态。通过使这些元件芯片(10)暴露于以氟化碳和氦的混合气体为原料气体的第2等离子体中，由此形成覆盖侧面(10c)的保护膜(12c)，来抑制安装过程中的导电性材料向侧面(10c)的爬升。

Description

元件芯片的制造方法
技术领域
本公开涉及按照每个元件区域对具有多个元件区域的基板进行分割来制造元件芯片的元件芯片的制造方法。
背景技术
半导体元件等元件芯片是被从具有多个元件区域的晶片状的基板分割为单片而制造的(例如参照专利文献1)。在该专利文献所示的在先技术中，首先在形成有电路的晶片的表面粘附于切割带的状态下研磨晶片的背面，进而通过蚀刻来使晶片薄化。并且，然后在相当于元件区域的部分形成抗蚀剂层来进行遮蔽，通过实施等离子蚀刻，从而将晶片分离为单片的半导体元件。
在先技术文献
专利文献
专利文献1：日本特开2002-93752号公报
发明内容
发明要解决的课题
如上所述，从晶片状的基板切取出的单片状的元件芯片被实施封装来用作器件装置，除此之外，存在倒装芯片等元件芯片以原本的形态被送至电子部件安装工序的情况。在这种情况下，元件芯片以使电路形成面与接合用的膏状焊料、银膏等导电性材料直接接触的方式被安装。在该安装过程中，存在会发生搭载元件芯片时被摊开的导电性材料不仅湿润扩展至电路形成面的接合部位还湿润扩展至元件芯片的侧面、背面的、所谓的“爬升”的情况。这种导电性材料的爬升成为相邻的电极间的短路、在元件芯片的侧面形成不必要的电路从而导致消耗电流增大等的各种不良状况的原因。为此，要求抑制这种安装过程中的导电性材料的爬升。
因此，本发明的目的在于，提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。
用于解决课题的手段
本公开的元件芯片的制造方法是以分割区域对基板进行分割来形成多个元件芯片的元件芯片的制造方法，并具有如下构成，其中，该基板具备：第1面，具有被分割区域划分出的多个元件区域；和第2面，处于与第1面相反的一侧。即，包括：准备工序，准备基板，该基板的第1面的一侧被载体支撑，并且该基板形成有耐蚀刻层，以使得该耐蚀刻层覆盖与元件区域对置的第2面的区域且使得与分割区域对置的第2面的区域露出；和等离子处理工序，在准备工序之后对被载体支撑的基板实施等离子处理。等离子处理工序由分割工序和保护膜形成工序构成。在分割工序中，通过使第2面暴露于第1等离子体中，从而将未被耐蚀刻层覆盖的区域的基板沿着该基板的深度方向蚀刻至第1面为止而将基板分割为元件芯片，具备第1面、第2面以及连结第1面和第2面的侧面的元件芯片在载体上成为相互空出间隔被保持的状态。在保护膜形成工序中，在分割工序之后，通过使元件芯片以相互空出间隔地保持于载体上的状态暴露于第2等离子体中，从而在元件芯片的侧面形成保护膜，第2等离子体的原料气体为氟化碳和氦的混合气体。
本公开的元件芯片的制造方法是以分割区域对基板进行分割来形成多个元件芯片的元件芯片的制造方法，并具有如下工序，其中，该基板具备：第1面，具有被分割区域划分出的多个元件区域；和第2面，处于与第1面相反的一侧。即，包括：准备工序，准备所述基板，该基板的第2面的一侧被载体支撑，并且该基板形成有耐蚀刻层，以使得该耐蚀刻层覆盖元件区域且使得分割区域露出；和等离子处理工序，在准备工序之后对被载体支撑的基板实施等离子处理。等离子处理工序包括分割工序和保护膜形成工序。在分割工序中，通过使第1面暴露于第1等离子体中，从而将未被耐蚀刻层覆盖的区域的基板沿着该基板的深度方向蚀刻至第2面为止而将基板分割为元件芯片，具备第1面、第2面以及连结第1面和第2面的侧面的元件芯片在载体上成为相互空出间隔被保持的状态。在保护膜形成工序中，在分割工序之后，通过使元件芯片以相互空出间隔地保持于载体上的状态暴露于第2等离子体中，从而在元件芯片的侧面形成保护膜，第2等离子体的原料气体为氟化碳和氦的混合气体。
发明效果
根据本公开所涉及的发明，能够抑制安装过程中的导电性材料的爬升。
附图说明
图1A是本公开的一实施方式的元件芯片的制造方法中的第1实施例的工序说明图。
图1B是本公开的一实施方式的元件芯片的制造方法中的第1实施例的工序说明图。
图1C是本公开的一实施方式的元件芯片的制造方法中的第1实施例的工序说明图。
图2A是本公开的一实施方式的元件芯片的制造方法中的第1实施例的工序说明图。
图2B是本公开的一实施方式的元件芯片的制造方法中的第1实施例的工序说明图。
图2C是本公开的一实施方式的元件芯片的制造方法中的第1实施例的工序说明图。
图3是在本公开的一实施方式的元件芯片的制造方法中使用的等离子蚀刻装置的构成说明图。
图4A是通过本公开的一实施方式的元件芯片的制造方法中的第1实施例而制造出的元件芯片的构成说明图。
图4B是通过本公开的一实施方式的元件芯片的制造方法中的第1实施例而制造出的元件芯片的构成说明图。
图4C是通过本公开的一实施方式的元件芯片的制造方法中的第1实施例而制造出的元件芯片的构成说明图。
图4D是通过本公开的一实施方式的元件芯片的制造方法中的第1实施例而制造出的元件芯片的构成说明图。
图5A是本公开的一实施方式的元件芯片的制造方法中的第2实施例的工序说明图。
图5B是本公开的一实施方式的元件芯片的制造方法中的第2实施例的工序说明图。
图5C是本公开的一实施方式的元件芯片的制造方法中的第2实施例的工序说明图。
图6A是本公开的一实施方式的元件芯片的制造方法中的第2实施例的工序说明图。
图6B是本公开的一实施方式的元件芯片的制造方法中的第2实施例的工序说明图。
图6C是本公开的一实施方式的元件芯片的制造方法中的第2实施例的工序说明图。
图7A是通过本公开的一实施方式的元件芯片的制造方法中的第2实施例而制造出的元件芯片的构成说明图。
图7B是通过本公开的一实施方式的元件芯片的制造方法中的第2实施例而制造出的元件芯片的构成说明图。
图7C是通过本公开的一实施方式的元件芯片的制造方法中的第2实施例而制造出的元件芯片的构成说明图。
图7D是通过本公开的一实施方式的元件芯片的制造方法中的第2实施例而制造出的元件芯片的构成说明图。
符号说明
1 基板
1a 第1面
1b 第2面
1c 分割区域
2 元件部
2a 元件区域
3 耐蚀刻层
4 载体
10、10A、10B、10C、10D 元件芯片
10a 第1面
10b 第2面
10c 侧面
12a、12b、12c、12e 保护膜
具体实施方式
接下来，参照附图来说明本公开的实施方式。首先，参照图1A～图4D来说明本实施方式的元件芯片的制造方法中的第1实施例。在此所示的元件芯片的制造方法，以分割区域对基板进行分割来形成多个元件芯片，该基板具备：第1面，具有被分割区域划分出的多个元件区域；和第2面，处于与该第1面相反的一侧。
如图1A所示，基板1是制作出具有元件部2的多个元件芯片10(参照图1C)的晶片状的基板。在基板1中作为形成有元件部2的元件面的第1面1a，设定了被分割区域1c划分出的多个元件区域2a。基板1被送至用于制造元件芯片的准备工序，如以下所说明的那样进行基于载体4的支撑和掩模形成。作为载体4，利用的是能够固定并搬运粘结片、支撑基板等薄且易于弯曲的基板1的载体。
在该准备工序中，如图1B所示，基板1的第1面1a的一侧被载体4的保持面4a支撑，并且在第2面1b通过在等离子切割中作为掩模发挥功能的抗蚀剂掩模、表面保护膜等而形成了耐蚀刻层3。即，在第2面1b形成有耐蚀刻层3，以使得覆盖与元件区域2a对置的第2面1b的区域，且以使得与分割区域1c对置的第2面1b的区域1d露出。
在如此进行了准备工序之后，为了对被载体4支撑的基板1实施等离子处理，载体4被送至等离子处理工序。参照图3来说明在该等离子处理工序中利用的等离子蚀刻装置20的构成。在图3中，作为真空容器的腔室21的内部是用于进行等离子处理的处理室21a，在处理室21a的底部配置有载置对作为处理对象的基板1进行了支撑的载体4的工作台22。在腔室21的顶部的上表面配置有作为上部电极的天线23，天线23与第1高频电源部24电连接。处理室21a内的工作台22还具有作为用于等离子处理的下部电极的功能，工作台22与第2高频电源部25电连接。
在腔室21，经由排气口21c而连接有真空排气部27，通过驱动真空排气部27，从而处理室21a内被真空排气。而且，处理室21a经由气体导入口21b而连接有等离子体产生用气体供给部26。在本实施方式所示的等离子蚀刻装置20中，能够根据等离子处理的目的来选择性地供给多种等离子体产生用气体。在此，作为等离子体产生用气体的种类，能够选择第1气体26a、第2气体26b、第3气体26c以及灰化用气体26d。
作为第1气体26a，利用的是SF6、C4F8等以硅为对象的蚀刻效果优异的气体。在本实施方式中，第1气体26a用于产生通过等离子蚀刻对基板1进行分割的第1等离子体P1。作为第2气体26b，利用的是C4F8、C2F6、CF4、C6F6、C6F4H2、CHF3、CH2F2等氟化碳和氦的混合气体。这些气体用作通过等离子处理来形成覆膜的等离子CVD用的气体，在本实施方式中，在分割了基板1而获得的元件芯片10的侧面形成保护膜的目的下使用。另外，氦的流量相对于混合气体的总流量的比率根据气体种类的组合来适当设定。作为例示值，氦相对于混合气体的总流量的比率能够列举10％～80％。
作为第3气体26c，利用的是氧气、氩气等物理蚀刻效果优异的气体。在本实施方式中用于除去前述的保护膜之中的不必要部分的溅射用途。并且，灰化用气体26d为氧气，在本实施方式中，在结束掩模功能之后除去耐蚀刻层3等树脂膜的目的下使用。
在基于等离子蚀刻装置20的等离子处理中，首先使处理对象的基板1与载体4一起载置在工作台22上，驱动真空排气部27来对处理室21a内进行真空排气。与此同时，通过等离子体产生用气体供给部26向处理室21a内供给与等离子处理的目的相应的等离子体产生用气体，以维持在给定压力。并且，在该状态下，通过第1高频电源部24向天线23供给高频电力，从而在处理室21a内产生与被供给的等离子体产生用气体的种类相应的等离子体。此时，通过第2高频电源部25向作为下部电极的工作台22施加偏压电压，由此能够使在处理室21a内产生的等离子体受到促进向工作台22方向的入射的偏压作用，从而能够加强朝向期望的特定方向的等离子处理效果来进行各向异性蚀刻。
在等离子处理工序中，首先执行基于前述的利用了第1气体26a的第1等离子体P1的处理。如图1C所示，通过使基板1的第2面1b暴露于上述的第1等离子体P1中，由此将未被耐蚀刻层3覆盖的区域1d(参照图1B)的基板1沿着该基板1的深度方向蚀刻至第1面1a(参照箭头e)，从而形成隔开各个元件芯片10的蚀刻沟槽11(参照图2A)，将基板1分割为单片的元件芯片10。即，在基板1的状态下，具备作为第1面1a的第1面10a、作为第2面1b的第2面10b以及连结第1面10a和第2面10b的侧面10c的元件芯片10在载体4上成为相互空出间隔被保持的状态(分割工序)。
分割工序中的蚀刻条件能够根据基板1的材质来适当选择。在基板1为硅基板的情况下，分割工序中的蚀刻能够利用所谓的Bosch工艺(ボッシユプ口セス)。在Bosch工艺中，通过依次反复执行堆积膜堆积步骤、堆积膜蚀刻步骤和硅蚀刻步骤，从而能够与基板的深度方向垂直地挖凿未被耐蚀刻层3覆盖的区域1d。
作为堆积膜堆积步骤的条件，例如供给150～250sccm的C4F8来作为原料气体，同时将处理室21a内的压力调整为15～25Pa，并将从第1高频电源部24向天线23的接通电力设为1500～2500W，将从第2高频电源部25向下部电极的接通电力设为0W，将处理时间设为5～15秒即可。作为堆积膜蚀刻步骤的条件，例如供给200～400sccm的SF6来作为原料气体，同时将处理室21a内的压力调整为5～15Pa，并将从第1高频电源部24向天线23的接通电力设为1500～2500W，将从第2高频电源部25向下部电极的接通电力设为100～300W，将处理时间设为2～10秒即可。另外，在此，sccm是表示气体的流量的单位。即，1sccm是0℃、1个大气压(标准状态)的气体在一分钟内流动1cm3的流量。
作为硅蚀刻步骤的条件，例如供给200～400sccm的SF6来作为原料气体，同时将处理室21a内的压力调整为5～15Pa，并将从第1高频电源部24向天线23的接通电力设为1500～2500W，将从第2高频电源部25向下部电极的接通电力设为50～200W，将处理时间设为10～20秒即可。并且，在这些条件下，通过反复执行堆积膜堆积步骤、堆积膜蚀刻步骤以及硅蚀刻步骤，从而能够以10μm/分的速度来挖凿硅基板。
然后，在单片的元件芯片10中，进行将处于覆盖了第2面10b的状态的耐蚀刻层3除去的灰化。即，如图2A所示，在等离子蚀刻装置20中使得处理室21a内产生利用了灰化用气体26d的灰化用等离子体，通过灰化来除去以树脂为主成分的耐蚀刻层3。由此，分割为单片的元件芯片10的第2面10b成为被露出的状态。
灰化的条件能够根据耐蚀刻层3的材料来适当选择。例如，在耐蚀刻层3为抗蚀剂膜的情况下，供给150～250sccm的氧、0～50sccm的CF4来作为原料气体，同时将处理室21a内的压力调整为5～15Pa，并将从第1高频电源部24向天线23的接通电力设为1500～2500W，将从第2高频电源部25向下部电极的接通电力设为0～30W即可。在该条件下能够以1μm/分程度的速度来除去耐蚀刻层3。
接下来，在上述的分割工序之后执行保护膜形成工序。即，在等离子蚀刻装置20中，使得在处理室21a内产生利用了作为氟化碳和氦的混合气体的第2气体26b的第2等离子体P2，如图2B所示，使元件芯片10以相互空出间隔地保持于载体4上的状态暴露于第2等离子体P2。由此，在元件芯片10的第2面10b、侧面10c分别形成保护膜12b、12c。
由于这些保护膜是以抑制将元件芯片10直接与封装件基板等接合的安装过程中的导电性材料的爬升为目的而形成的，因此期望是吸湿性弱且组成致密的保护膜。在本实施方式中，作为为了形成这些保护膜而利用的第2等离子体P2的原料气体，利用氟化碳和氦的混合气体，因此作为保护膜而形成包含氟和碳的碳氟膜，从而能够形成吸湿性弱、组成致密、且密接性优异的保护膜。另外，在该保护膜形成工序中，对载置载体4的工作台22(参照图3)施加高频偏压。由此，能够促进离子向元件芯片10的入射，从而形成更致密且密接性高的保护膜。
作为保护膜的形成条件，例如供给150sccm的C4F8、50sccm的He来作为原料气体，同时将处理室21a内的压力调整为15～25Pa，并将从第1高频电源部24向天线23的接通电力设为1500～2500W，将从第2高频电源部25向下部电极的接通电力设为50～150W即可。在该条件下，通过进行300秒处理，从而能够形成厚度为3μm的保护膜。
在本实施方式中，作为原料气体而利用氟化碳和氦的混合气体，其原因在于，通过混合氦，从而促进了等离子体中的原料气体的分解，其结果，能够形成致密且密接性高的保护膜。
另外，在上述的条件例中，He流量相对于原料气体的所有流量的比率为25％(＝50/(150+50)×100)。如以下所说明的那样，期望该比率在10％～80％之间。即，若He流量相对于原料气体的所有流量的比率大于10％，则易于促进等离子体中的原料气体的分解，其结果，易于形成更致密且密接性高的保护膜。另一方面，若He流量相对于原料气体的所有流量的比率大于80％，则C4F8在原料气体中所占的比率减少，因此有助于形成保护膜的等离子体中的成分(C、F以及它们的化合物)向基板表面的供给不足，基板表面中的保护膜的堆积速度变慢，生产率下降。
接下来，执行保护膜除去工序，用于除去在保护膜形成工序中形成的保护膜之中的不必要的部分。在上述的保护膜形成工序中，不仅在元件芯片10的侧面10c形成保护膜，还在第2面10b形成保护膜12b(参照图2B)。由于无需该保护膜12b，因此进行用于除去该保护膜12b的利用了第3等离子体P3的等离子处理。
即，在等离子蚀刻装置20中，使得在处理室21a内产生利用了以氩气、氧气为成分的第3气体26c的第3等离子体P3，如图2C所示，使元件芯片10以相互空出间隔地保持于载体4上的状态暴露于第3等离子体P3。由此，使得形成于元件芯片10的侧面10c的保护膜12c残留，通过第3等离子体P3的蚀刻作用除去在元件芯片10中在上表面露出的第2面10b所形成的保护膜12b。由此，在载体4上相互空出间隔被保持的元件芯片10的第2面10b成为被露出的状态，附着于载体4的上表面的保护膜12e也被除去。
在上述的保护膜除去工序中，对载置载体4的工作台施加高频偏压。由此，能够提高第3等离子体P3的蚀刻作用的各向异性。因此，能够可靠地除去在上表面露出的第2面10b的保护膜12b，并且能够抑制作用于元件芯片10的侧面10c的保护膜12c的蚀刻作用而使保护膜12c残留。
作为保护膜除去的条件，例如供给150～250sccm的Ar、0～150sccm的O2来作为原料气体，同时将处理室21a内的压力调整为0.2～1.5Pa，并将从第1高频电源部24向天线23的接通电力设为1500～2500W，将从第2高频电源部25向下部电极的接通电力设为150～300W即可。在该条件下，能够以0.5μm/分程度的速度来蚀刻在上表面露出的保护膜。
图4A～D表示通过这种制造过程而制造出的元件芯片10的变化。图4A所示的元件芯片10A表示图2B所示的保护膜形成工序后的元件芯片10，成为不仅形成于侧面10c的保护膜12c残留而且在第2面10b也直接残留保护膜12b的状态。图4B所示的元件芯片10B表示图2B所示的保护膜除去工序后的元件芯片10，保护膜12b被从第2面10b除去。此时，形成于侧面10c的保护膜12c的上端部成为通过第3等离子体的蚀刻作用被局部地除去外缘部之后的除去部12cx。
此外，图4C所示的元件芯片10C构成为扩大将形成于侧面10c的保护膜12c的上端部除去的范围而形成侧面10c的上端部露出的露出部10e。而且，图4D所示的元件芯片10D构成为通过蚀刻除去侧面10c的上端部露出的露出部10e的端部而形成切角部10ex。
这些元件芯片10A～10D均构成为具备：第1面10a，具备形成有元件部2的元件区域2a；第2面10b，处于与第1面10a相反的一侧；和侧面10c，连结第1面10a以及第2面10b。上述构成的元件芯片10A～10D至少在侧面10c之中于安装过程导电性粘接材料接触的范围内形成了具有抑制导电性粘接材料的湿润扩展的表面性状的保护膜12c，因此能够抑制安装过程中的导电性材料的爬升。此外，由于元件芯片10D具备切角部10ex，因此能够提高元件芯片的抗弯强度。
接下来，参照图5A～C、图6A～C、图7A～D来说明本实施方式的元件芯片的制造方法中的第2实施例。在此，第2实施例所示的元件芯片的制造方法与第1实施例中的元件芯片的制造方法同样，以分割区域对基板进行分割来形成多个元件芯片，该基板具备：第1面，具有被分割区域划分出的多个元件区域；和第2面，处于与该第1面相反的一侧。
如图5A所示，基板1是制作出具有元件部2的多个元件芯片10(参照图5A)的晶片状的基板。在基板1中作为形成有元件部2的元件面的第1面1a，设定了被分割区域1c划分出的多个元件区域2a。基板1被送至用于制造元件芯片的准备工序，在此如以下所说明的那样进行基于载体4的支撑和掩模形成。作为载体4，与实施例1同样利用的是能够固定并搬运粘结片、支撑基板等薄且易于弯曲的基板1的载体。
在该准备工序中，如图5B所示，基板1的第2面1b的一侧被载体4的保持面4a支撑，并且在第1面1a形成有在等离子切割中作为掩模发挥功能的耐蚀刻层3。即，在第1面1a形成有耐蚀刻层3，以使得覆盖元件区域2a且使得分割区域1c露出。
在如此进行了准备工序之后，为了对被载体4支撑的基板1实施等离子处理，载体4被送至等离子处理工序。在该等离子处理工序中利用的是在实施例1中已说明的等离子蚀刻装置20(参照图3)。
在等离子处理工序中，首先执行基于利用了第1气体26a的第1等离子体P1的处理。如图5C所示，通过使基板1的第1面1a暴露于上述的第1等离子体P1中，由此将未被耐蚀刻层3覆盖的分割区域1c(参照图5B)的基板1沿着该基板1的深度方向蚀刻至第2面1b为止(参照箭头e)，从而形成隔开各个元件芯片10的蚀刻沟槽11(参照图6A)，将基板1分割为单片的元件芯片10。即，在基板1的状态下，具备作为第1面1a的第1面10a、作为第2面1b的第2面10b以及连结第1面10a和第2面10b的侧面10c的元件芯片10在载体4上成为相互空开间隔被保持的状态(分割工序)。
然后，在单片的元件芯片10中，进行将处于覆盖了第2面10b的状态的耐蚀刻层3除去的灰化。即，如图6A所示，在等离子蚀刻装置20中使得处理室21a内产生利用了灰化用气体26d的灰化用等离子体，通过灰化来除去以树脂为主成分的耐蚀刻层3。由此，分割为单片的元件芯片10的第2面10b成为被露出的状态。
接下来，在上述的分割工序之后执行保护膜形成工序。即，在等离子蚀刻装置20中，使得在处理室21a内产生利用了作为氟化碳和氦的混合气体的第2气体26b的第2等离子体P2，如图6B所示，使元件芯片10以相互空出间隔地保持于载体4上的状态暴露于第2等离子体P2中。由此，在元件芯片10的第1面10a、侧面10c分别形成保护膜12a、12c。
在这些保护膜的形成过程中，关于利用氟化碳和氦的混合气体来作为第2等离子体P2的原料气体的优点、效果，与第1实施例相同。另外，在该保护膜形成工序中，对载置载体4的工作台施加高频偏压。由此，能够促进离子向元件芯片10的入射，从而形成更致密且密接性高的保护膜。
接下来，执行保护膜除去工序，用于除去在保护膜形成工序中形成的保护膜之中的不必要的部分。在上述的保护膜形成工序中，不仅在元件芯片10的侧面10c形成保护膜，还在第1面10a形成保护膜12a(参照图6B)。由于无需该保护膜12a，因此进行用于除去该保护膜12a的利用了第3等离子体P3的等离子处理。
即，在等离子蚀刻装置20中，使得在处理室21a内产生利用了以氩气、氧气为成分的第3气体26c的第3等离子体P3，如图6C所示，使元件芯片10以相互空出间隔地保持于载体4上的状态暴露于第3等离子体P3中。由此，使得形成于元件芯片10的侧面10c的保护膜12c残留，通过第3等离子体P3的蚀刻作用除去在元件芯片10中在上表面露出的第1面10a所形成的保护膜12a。由此，在载体4上相互空出间隔被保持的元件芯片10的第1面10a成为被露出的状态，附着于载体4的上表面的保护膜12e也被除去。
在上述的保护膜除去工序中，对载置载体4的工作台施加高频偏压。由此，能够提高第3等离子体P3的蚀刻作用的各向异性。因此，能够可靠地除去暴露于上表面的第1面10a的保护膜12a，并且能够抑制作用于元件芯片10的侧面10c的保护膜12c的蚀刻作用而使保护膜12c残留。
图7A～D表示通过这种制造过程而制造出的元件芯片10的变化。图7A所示的元件芯片10A表示图5B所示的保护膜形成工序后的元件芯片10，成为不仅形成于侧面10c的保护膜12c残留而且在第1面10a也直接残留保护膜12a的状态。图7B所示的元件芯片10B表示图5B所示的保护膜除去工序后的元件芯片10，保护膜12a被从第1面10a除去。此时，形成于侧面10c的保护膜12c的上端部成为通过第3等离子体的蚀刻作用被局部地除去外缘部之后的除去部12cx。
此外，图7C所示的元件芯片10C构成为扩大将形成于侧面10c的保护膜12c的上端部除去的范围而形成在第1面10a的上端部制作出的元件部2的侧端部露出的露出部2c。进而，如图7D所示的元件芯片10D构成为通过蚀刻来除去露出部2c的端部而形成切角部2cx。
这些元件芯片10A～10D均构成为具备：第1面10a，具备形成有元件部2的元件区域；第2面10b，处于与第1面10a相反的一侧；和侧面10c，连结第1面10a以及第2面10b。上述构成的元件芯片10A～10D至少在侧面10c之中于安装过程接触导电性粘接材料的范围内形成了保护膜12c，因此能够抑制安装过程中的导电性材料的爬升，获得与实施例1同样的效果。此外，由于元件芯片10D具备切角部2cx，因此能够提高元件芯片的抗弯强度。
产业上的可利用性
本公开的元件芯片的制造方法具有能够抑制安装过程中的导电性材料的爬升的效果，在按照每个元件区域对具有多个元件区域的基板进行分割来制造元件芯片的领域中是有用的。

Claims (8)

1.一种元件芯片的制造方法，以分割区域对基板进行分割来形成多个元件芯片，该基板具备：第1面，具有被所述分割区域划分出的多个元件区域；和第2面，处于与所述第1面相反的一侧，其中，
所述元件芯片的制造方法包括：
准备工序，准备所述基板，该基板的所述第1面的一侧被载体支撑，并且该基板形成有耐蚀刻层，以使得该耐蚀刻层覆盖与所述元件区域对置的所述第2面的区域且使得与所述分割区域对置的所述第2面的区域露出；和
等离子处理工序，在所述准备工序之后对被所述载体支撑的所述基板实施等离子处理，
所述等离子处理工序包括：
分割工序，通过使所述第2面暴露于第1等离子体中，从而将未被所述耐蚀刻层覆盖的区域的所述基板沿着该基板的深度方向蚀刻至所述第1面为止而将所述基板分割为元件芯片，具备所述第1面、所述第2面以及连结所述第1面和所述第2面的侧面的元件芯片在所述载体上成为相互空出间隔被保持的状态；和
保护膜形成工序，在所述分割工序之后，通过使所述元件芯片以相互空出间隔地保持于所述载体上的状态暴露于第2等离子体中，从而在所述元件芯片的所述侧面形成保护膜，
所述第2等离子体的原料气体为氟化碳和氦的混合气体，
所述分割工序和所述保护膜形成工序在等离子蚀刻装置所具备的同一处理室内进行。
2.根据权利要求1所述的元件芯片的制造方法，其中，
在所述保护膜形成工序中，对载置所述载体的工作台施加高频偏压。
3.根据权利要求1所述的元件芯片的制造方法，其中，
在所述保护膜形成工序中，不仅在所述元件芯片的所述侧面形成保护膜，而且在所述第2面也形成保护膜，
所述元件芯片的制造方法还包括保护膜除去工序，在该保护膜除去工序中，在所述保护膜形成工序之后，通过使所述元件芯片以相互空出间隔地保持于所述载体上的状态暴露于第3等离子体中，从而使得形成于所述元件芯片的所述侧面的保护膜残留，并除去形成于所述元件芯片的所述第2面的保护膜。
4.根据权利要求3所述的元件芯片的制造方法，其中，
在所述保护膜除去工序中，对载置所述载体的工作台施加高频偏压。
5.一种元件芯片的制造方法，以分割区域对基板进行分割来形成多个元件芯片，该基板具备：第1面，具有被所述分割区域划分出的多个元件区域；和第2面，处于与所述第1面相反的一侧，其中，
所述元件芯片的制造方法包括：
准备工序，准备所述基板，该基板的所述第2面的一侧被载体支撑，并且该基板形成有耐蚀刻层，以使得该耐蚀刻层覆盖所述元件区域且使得所述分割区域露出；和
等离子处理工序，在所述准备工序之后对被所述载体支撑的所述基板实施等离子处理，
而且，所述等离子处理工序包括：
分割工序，通过使所述第1面暴露于第1等离子体中，从而将未被所述耐蚀刻层覆盖的区域的所述基板沿着该基板的深度方向蚀刻至所述第2面为止而将所述基板分割为元件芯片，具备所述第1面、所述第2面以及连结所述第1面和所述第2面的侧面的元件芯片在所述载体上成为相互空出间隔被保持的状态；和
保护膜形成工序，在所述分割工序之后，通过使所述元件芯片以相互空出间隔地保持于所述载体上的状态暴露于第2等离子体中，从而在所述元件芯片的所述侧面形成保护膜，
所述第2等离子体的原料气体为氟化碳和氦的混合气体，
所述分割工序和所述保护膜形成工序在等离子蚀刻装置所具备的同一处理室内进行。
6.根据权利要求5所述的元件芯片的制造方法，其中，
在所述保护膜形成工序中，对载置所述载体的工作台施加高频偏压。
7.根据权利要求5所述的元件芯片的制造方法，其中，
在所述保护膜形成工序中，不仅在所述元件芯片的所述侧面形成保护膜，而且在所述第1面也形成保护膜，
所述元件芯片的制造方法还包括保护膜除去工序，在该保护膜除去工序中，在所述保护膜形成工序之后，通过使所述元件芯片以相互空出间隔地保持于所述载体上的状态暴露于第3等离子体中，从而使得形成于所述元件芯片的所述侧面的保护膜残留，并除去形成于所述元件芯片的所述第1面的保护膜。
8.根据权利要求7所述的元件芯片的制造方法，其中，
在所述保护膜除去工序中，对载置所述载体的工作台施加高频偏压。
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