CN106558534B - 用于互连的结构和方法 - Google Patents

用于互连的结构和方法 Download PDF

Info

Publication number
CN106558534B
CN106558534B CN201510859230.8A CN201510859230A CN106558534B CN 106558534 B CN106558534 B CN 106558534B CN 201510859230 A CN201510859230 A CN 201510859230A CN 106558534 B CN106558534 B CN 106558534B
Authority
CN
China
Prior art keywords
layer
etch stop
stop layer
dielectric material
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510859230.8A
Other languages
English (en)
Other versions
CN106558534A (zh
Inventor
黄建桦
蔡政勋
李忠儒
蔡承孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106558534A publication Critical patent/CN106558534A/zh
Application granted granted Critical
Publication of CN106558534B publication Critical patent/CN106558534B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及用于互连的结构和方法。根据本发明一实施例的方法包含：在第一电介质材料层中提供具有第一导电特征的衬底；在所述第一电介质材料层上形成第一蚀刻终止层，其中所述第一蚀刻终止层由高k电介质材料形成；在所述第一蚀刻终止层上形成第二蚀刻终止层；在所述第二蚀刻终止层上形成第二电介质材料层；在所述第二电介质材料层上形成经图案化掩模层；在所述第二电介质材料层和所述第二蚀刻终止层中形成第一沟槽；穿过所述第一沟槽移除所述第一蚀刻终止层的一部分以借此形成第二沟槽，其中移除所述第一蚀刻终止层的所述部分包含将溶液施加到所述第一蚀刻终止层的所述部分；以及在所述第二沟槽中形成第二导电特征。

Description

用于互连的结构和方法
技术领域
背景技术
在半导体技术中，可使用光刻工艺在衬底上界定集成电路图案。利用镶嵌或双重镶嵌工艺来形成包含垂直互连通孔/接触件和水平互连金属线的多层铜互连。在镶嵌工艺期间，使用插塞填充材料来填充通孔(或接触件)，且随后将所述材料抛光回去。然而，随着半导体技术向前向具有例如20nm、16nm或以下的较小特征大小的先进技术节点发展，可产生伴随较小公差的多种问题，例如未对准、对已经形成的导电特征的损坏等。
因此，本发明提供一种互连结构及其制造方法以解决上述问题。
发明内容
附图说明
当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应强调的是，根据业界的标准作法，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1为根据一些实施例用以形成集成电路(IC)结构的方法的一个实施例的流程图。
图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J和2K说明根据一些实施例构造的由图1的方法制造的各种制造阶段期间的示范性集成电路结构的截面图。
图3为根据一些实施例用以形成集成电路(IC)结构的方法的一个实施例的流程图。
图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J和4K说明根据一些实施例构造的由图3的方法制造的各种制造阶段期间的示范性集成电路结构的截面图。
具体实施方式
应理解，以下揭示内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本发明。当然，这些仅为实例且并不希望为限制性的。此外，本发明可在各种实例中重复参考标号和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。此外，在以下描述中第一特征在第二特征上的形成可包含其中第一特征和第二特征直接接触地形成的实施例，且还可包含其中额外特征可形成为***在第一特征和第二特征中使得第一特征和第二特征可不直接接触的实施例。
图1为根据本发明的一或多个实施例用以形成集成电路的方法100的流程图。图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J和2K说明方法100的各种制造阶段期间示范性集成电路200的截面图。参看图1到2K和其它图，下文描述方法100和示范性集成电路(IC)结构200。
方法在102处通过提供或接收如图2A中所说明的衬底202而开始。在一些实施例中，衬底202包含硅。在一些替代实施例中，衬底202可包含例如锗等其它基础半导体。在一些实施例中，衬底202另外或替代地包含复合半导体，例如碳化硅、镓砷、砷化铟和磷化铟。在一些实施例中，衬底202包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷，和磷化镓铟。
衬底202可包含形成于顶部表面上的外延层，例如上覆在主体半导体晶片上的外延半导体层。在一些实施例中，衬底202包含绝缘体上半导体(SOI)结构。举例来说，衬底可包含通过例如由植入氧分离(SIMOX)等工艺形成的内埋氧化物(BOX)层。在各种实施例中，衬底202包含由例如离子植入和/或扩散等工艺形成的各种p型掺杂区和/或n型掺杂区，例如p型阱、n型阱、p型源极/漏极特征和/或n型源极/漏极特征。衬底202可包含其它功能特征，例如电阻器、电容器、二极管、晶体管(例如场效应晶体管(FET))。衬底202可包含经配置以分离形成于衬底202上的各种装置的横向隔离特征。衬底202可进一步包含多层互连(MLI)结构的一部分。所述多层互连结构包含多个金属层中的金属线。不同金属层中的金属线可经由垂直导电特征(其被称作通孔特征)连接。多层互连结构进一步包含接触件，其经配置以将金属线连接到衬底202上的栅电极和/或掺杂特征。多层互连结构经配置以耦合各种装置特征(例如各种p型和n型掺杂区、栅电极和/或无源装置)从而形成功能电路。
仍参看图1和2A，方法100通过在衬底202上形成一个(或一个以上)下伏导电特征208而继续操作104。在一些实施例中，下伏导电特征208为掺杂区，例如源极/漏极特征。在一些实施例中，下伏导电特征208为栅电极、电容器或电阻器。在一些实施例中，下伏导电特征208为金属特征(例如金属线)、通孔特征或接触件特征。在一些实施例中，下伏导电特征208包含金属线和通孔特征两者。
在本发明的实施例中，下伏导电特征208为MLI结构的一个金属层中的金属线。进一步在实施例中，下伏导电特征208形成于第一电介质材料层206中。
在一些实施例中，金属线208由镶嵌工艺形成，其在下文进一步描述。第一电介质材料层206形成于衬底202上。或者，任选蚀刻终止层204形成于衬底202上，且第一电介质材料层206形成于蚀刻终止层204上。在一些实施例中，第一电介质材料层206包含电介质材料，例如氧化硅、氮化硅、低介电常数(低k)材料和/或其组合。低k材料可包含氟化二氧化硅玻璃(FSG)、掺杂碳的氧化硅、
Figure GDA0001996857520000031
(加利福尼亚州圣克拉拉市的AppliedMaterials)、干凝胶、气凝胶、非晶形氟化碳、聚对二甲苯基、双-苯并环丁烯(BCB)、SiLK(密歇根州米德兰市的Dow Chemical)、聚酰亚胺、多孔聚合物和/或其它合适的材料，作为实例。形成第一电介质材料层206的工艺可利用化学气相沉积(CVD)、旋涂式涂覆法或其它合适的沉积技术。
蚀刻终止层204包含不同于第一电介质材料层206的材料，其经配置以提供蚀刻选择性使得后续蚀刻工艺能够实质上蚀刻第一电介质材料层206以及在蚀刻终止层204上终止。举例来说，蚀刻终止层204包含氮化硅、氧化硅、氮氧化硅、碳化硅或用于终止后续蚀刻工艺的蚀刻的其它合适的材料。蚀刻终止层204可由CVD或其它合适的技术形成。
在沉积(蚀刻终止层204和)第一电介质材料层206之后，可通过例如化学机械抛光(CMP)等技术进一步平面化第一电介质材料层206。其后，将第一电介质材料层206图案化从而形成一或多个沟槽。所述一或多个沟槽可经对准以暴露例如下部金属层中的金属特征等衬底202上的下部导电特征和/或替代地安置在衬底202的半导体材料中的掺杂区。在一些实施例中，用以形成所述一或多个沟槽的操作利用光刻图案化和蚀刻工艺。举例来说，经图案化抗蚀剂层通过包含抗蚀剂涂覆、曝光和显影的光刻工艺而形成于上第一电介质材料层206上。经图案化抗蚀剂层包含界定用于给定沟槽的区的开口。蚀刻工艺进一步穿过经图案化抗蚀剂层的开口使用经图案化抗蚀剂层作为蚀刻掩模而应用于第一电介质材料层206。形成沟槽之后，通过湿式剥离或等离子体灰化而移除经图案化抗蚀剂层。或者，可使用硬掩模使得沟槽图案通过第一蚀刻从经图案化抗蚀剂层转移到所述硬掩模，且随后通过第二蚀刻转移到第一电介质材料层。
随后将导电材料填充在沟槽中从而形成下伏导电特征208。在各种实施例中，导电材料包含铜、铝、钴或钨。在一些其它实施例中，导电材料可包含钛、多晶硅、金属硅化物、金属合金或其组合。在当前实施例中，下伏导电特征208包含铜且具有多个膜。进一步在所述实施例中，下伏导电特征208包含为沟槽和沟槽中填充的铜加衬的障壁层。在一个实例中，通过包含以下操作的程序形成下伏导电特征208：在沟槽的侧壁上沉积障壁层；通过溅镀形成铜晶种层；以及通过电镀在沟槽中填充块体铜。障壁层可包含钛、氮化钛、钽、氮化钽和/或其组合；且可通过溅镀形成。然后，可应用CMP工艺以移除过多的铜且平面化顶部表面。
参看图1和2B，方法100进行到操作106，在导电特征208和第一电介质材料层206上方形成第一蚀刻终止层(ESL)210。在一些实施例中，第一ESL 210由不同于蚀刻终止层204的材料形成。举例来说，第一ESL 210可由例如AlON、AlN、AlO、HfO、TiO、TiAlO、Ta2O5和/或其组合等高k电介质材料形成。形成第一ESL 210的工艺可包含利用化学气相沉积(CVD)、旋涂式涂覆法、原子层沉积(ALD)和/或其它沉积技术。在一些实施例中，第一ESL 210可具有小于约50埃的厚度。
参看图1和2C，方法100随后进行到操作108，在第一蚀刻终止层210上方形成第二蚀刻终止层(ESL)212。在一些实施例中，第二ESL 212由不同于第一ESL 210的材料形成。举例来说，第二ESL 212可由例如氧化硅、氮化硅、碳化硅、氮氧化硅、氮化硅碳和/或其组合等电介质材料形成。形成第二ESL 212的工艺可包含利用化学气相沉积(CVD)、旋涂式涂覆法、原子层沉积(ALD)和/或其它沉积技术。在一些实施例中，第二ESL 212可具有小于约50埃的厚度。第一和第二ESL 210和212经设计以在后续蚀刻期间提供不同于电介质材料层(例如，形成于第二ESL 212上的下文图2D中论述的层214)的蚀刻选择性的蚀刻选择性。
参看图1和2D，方法100继续到操作110，在第二ESL 212上方形成第二电介质材料层214。在一些实施例中，第二电介质材料层214包含氧化硅、氮化硅、低k材料和/或其组合。第二电介质材料层214的形成可包含CVD、旋涂式涂覆法和/或其它沉积技术。在一些实施例中，第二电介质材料层214在组成方面与第一电介质材料层206相同。或者，在其它实施例中，第二电介质材料层214在组成方面不同于第一电介质材料层206。在沉积第二电介质材料层214之后，可应用CMP工艺来平面化IC结构200的顶部表面。
在一些实施例中，抗反射涂层(ARC)膜216进一步形成于第二电介质材料层214上以减少后续光刻图案化期间的反射或另外提供其它功能。在一个实例中，ARC膜216包含无氮ARC(NFARC)材料。NFARC材料降低敏感光致抗蚀剂中的抗蚀剂毒化且可包含氧化硅且可另外包含碳，例如掺杂碳的氧化硅。
掩模层218进一步形成于IC结构200上。在一些实施例中，掩模层218为抗蚀剂层。在一些其它实施例中，掩模层218包含硬掩模材料，例如氮化钛、氧化钛、氮化钽、氮氧化铝和/或氮化铝。
参看图1和2F，方法100进行到操作112以图案化掩模层218，借此形成具有开口220的经图案化掩模层218，所述开口220界定用于待在稍后处理步骤中形成的金属线的区。在一些实施例中，掩模层218为抗蚀剂层，操作112中的图案化工艺为包含旋涂式涂覆法、曝光和显影的光刻程序。在一些实施例中，掩模层218为硬掩模，操作112中的图案化工艺包含使用光刻工艺在硬掩模218上形成经图案化抗蚀剂层；以及使用所述经图案化抗蚀剂层作为蚀刻掩模穿过经图案化抗蚀剂层的开口蚀刻硬掩模。在经图案化硬掩模218形成之后，可通过等离子体灰化或湿式剥离移除经图案化抗蚀剂层。
参看图1和2G，方法100进行到操作114，其中执行通孔蚀刻工艺。穿过开口220蚀刻(或凹进)第二电介质材料层214和ARC层216从而形成延伸穿过经图案化掩模层218、ARC层216和第二电介质材料层214的第一沟槽222(或开口特征)。通过执行第一蚀刻工艺使用经图案化抗蚀剂层218作为蚀刻掩模而形成第一沟槽222。第一蚀刻工艺经设计和调谐以部分蚀刻第二电介质材料层214使得第一沟槽222并不完全延伸穿过第二电介质材料层214。举例来说，第二电介质材料层214经蚀刻到其厚度的约一半。在一些实施例中，第一蚀刻工艺由蚀刻持续时间控制。
参看图2H，方法100进行到操作116，其中执行沟槽蚀刻工艺。第二电介质材料层214、ARC层216和第二ESL 212通过第二蚀刻工艺使用硬掩模218作为蚀刻掩模进一步经蚀刻穿过开口220。由于此第二蚀刻工艺，第一沟槽222增大从而形成第二沟槽224。第二蚀刻工艺经设计以选择性地蚀刻第二电介质材料层214和第二ESL 212，同时第一ESL 210实质上保持完好。
在一些实施例中，第二蚀刻工艺包含干式蚀刻、湿式蚀刻和/或其组合。第二蚀刻工艺经设计为利用蚀刻剂以具有蚀刻选择性使得第二蚀刻工艺实质上移除第二电介质材料层214和第二ESL 212，同时保持第一ESL 210完好。在一些实施例中，第二蚀刻工艺为具有较大蚀刻方向性的干式蚀刻。在一些实施例中，第二蚀刻工艺中的蚀刻剂包含含氟气体(例如CxFy，其中x和y是恰当整数)、含氧气体(例如O2)、其它合适的蚀刻气体和/或其组合。
在第二沟槽224形成之后，方法100进行到操作118，其中应用第三蚀刻工艺来蚀刻由第二沟槽224暴露的第一ESL 210从而形成第三沟槽226。更确切地说，第三蚀刻工艺可包含将同时移除经图案化掩模层218、蚀刻第一ESL 210和在下伏导电特征208上方形成保护层228的溶液施加到IC结构200。所述溶液包含第一组分、第二组分和第三组分。在一些实施例中，第一组分包含：三乙醇胺盐酸盐、三乙醇胺(Triethanolamine)、三乙醇胺(Trolamine)、三乙醇胺水杨酸盐、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯基]乙醇、四乙基乙二胺、乙酸铵、氯化铵、硫酸铵、甲酸铵、硝酸铵、碳酸铵、氟化铵、过硫酸铵、氨基磺酸铵、磷酸铵和/或1-乙酰胍；第二组分包含：甲基苯腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二乙二醇单丁醚、乙酸2-(2-丁氧乙氧基)乙酯、二乙二醇二甲醚、二甲亚砜、二甲基甲酰胺、聚(乙二醇)双(胺)、(2-甲基丁基)胺、三(2-乙基己基)胺、(4-异硫氰基苯基)(3-甲基苯基)胺和/或聚(乙二醇)甲醚胺、聚(乙二醇)二胺；第三组分包含：1-氯代苯并***、5-氯代苯并***、5-甲基-1H-苯并***、1-甲基-1H-1,2,3-苯并***-5-甲醛、1-甲基-1H-1,2,3-苯并***-5-胺、1-甲基咪唑、2-巯基-1-甲基咪唑、1-甲基咪唑-2-磺酰氯、5-氯-1-甲基咪唑、5-碘-1-甲基咪唑、甲巯咪唑、1-甲基咪唑氯化物、2,5-二溴-1-甲基-1H-咪唑、1H-苯并***-4-磺酸和/或BTA类似物。在一些特定实施例中，第一组分经配置以蚀刻第一ESL层210和/或经图案化掩模层218；第二组分经配置以移除沿着第二沟槽224的侧壁分布的残余物；且第三组分经配置以形成保护层228。
由此，使用所述溶液形成第三沟槽226提供优于常规方法的多种优点。在一实例中，在经由一或多个ESL层常规形成沟槽(或开口特征)期间可涉及至少两个个别蚀刻工艺：蚀刻ESL层(例如，第一和第二ESL 210和212)的第一蚀刻工艺和移除经图案化掩模层(例如，218)的第二蚀刻工艺。常规地，因为第一ESL和第二ESL由实质上类似材料形成或包含实质上类似蚀刻选择性，所以第一蚀刻工艺可对下伏导电特征(例如，208)直接造成损坏。此外，因为下伏导电特征在第一蚀刻工艺之后暴露，所以第二蚀刻工艺通常包含可对下伏导电特征造成进一步损坏的湿式蚀刻工艺。
形成鲜明对比，在第二沟槽224已由第二蚀刻工艺形成之后，下伏导电特征仍由第一ESL 210覆盖/保护。此外，尽管第三蚀刻工艺选择性地蚀刻第一ESL层210，所述过程仍涉及蚀刻溶液同时在暴露的下伏导电特征208上方形成保护层228以防止导电特征遭受任何损坏。所形成的保护层228可进一步经配置以保护导电特征208使其不受下文将论述的一或多个后续蚀刻工艺影响。再者，经图案化掩模层218在常规地在不同蚀刻工艺中执行的第三蚀刻工艺期间同时移除。
现参看图1和2J，方法100进行到操作120，执行第四蚀刻工艺以移除ARC层216。在一些特定实施例中，第四蚀刻工艺可被称为“衬垫移除工艺”。通常，第四蚀刻工艺可包含干式蚀刻工艺，其包含使用含氟气体、含氧气体和/或其组合作为蚀刻剂。在一些替代实施例中，第四蚀刻工艺可包含湿式剥离和/或等离子体灰化工艺。如上文所描述，因为保护层228形成为覆盖/保护暴露的下伏导电特征208(如图2I和2J中所展示)，所以阻止第四蚀刻工艺对下伏导电特征208造成损坏。
参看图1和2K，方法100进行到操作122，在第三沟槽226中形成导电特征230。在一些实施例中，导电特征230可包含通孔和/或沟槽，其经配置以将随后形成的导电特征240(例如，金属线、接触件、互连层等)电耦合到下伏导电特征208。在各种实施例中，导电特征230由包含铜、铝、钴和/或钨的导电材料形成。在一些其它实施例中，导电材料可包含钛、多晶硅、金属硅化物、金属合金和/或其组合。在一些实施例中，导电特征230在组成和形成方面与下伏导电特征208相同。在其它替代实施例中，导电特征230在组成和形成方面不同于下伏导电特征208。
在当前实施例中，导电特征230包含铜且具有多个膜。在一个实例中，导电特征230通过包含以下各项的程序形成：移除保护层228；在第三沟槽226的侧壁上沉积障壁层231；通过溅镀形成铜晶种层232；以及通过电镀在第三沟槽226的其余部分中填充铜材料(例如，230)。所述移除保护层228可包含应用IPA、DMSO、DMF、经稀释的HCl、NH4OH、经稀释的HF或其组合。障壁层可包含钛、氮化钛、钽、氮化钽、其它合适的材料或其组合；且可通过溅镀形成。然后，可应用CMP工艺以在形成导电特征240之前移除过多铜和平面化顶部表面。
图3为根据本发明的一或多个实施例用以形成集成电路的方法300的流程图。图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J和4K说明方法300的各种制造阶段期间示范性集成电路400的截面图。参看图3到4K和其它图，下文描述方法300和示范性集成电路(IC)结构400。
方法300通过提供或接收如图4A中所说明的衬底402而开始于302处。在一些实施例中，衬底402包含硅。在一些替代实施例中，衬底402可包含例如锗等其它基础半导体。在一些实施例中，衬底402另外或替代地包含复合半导体，例如碳化硅、镓砷、砷化铟和磷化铟。在一些实施例中，衬底402包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷，和磷化镓铟。
衬底402可包含形成于顶部表面上的外延层，例如上覆在主体半导体晶片上的外延半导体层。在一些实施例中，衬底402包含绝缘体上半导体(SOI)结构。举例来说，衬底可包含通过例如由植入氧分离(SIMOX)等工艺形成的内埋氧化物(BOX)层。在各种实施例中，衬底402包含由例如离子植入和/或扩散等工艺形成的各种p型掺杂区和/或n型掺杂区，例如p型阱、n型阱、p型源极/漏极特征和/或n型源极/漏极特征。衬底402可包含其它功能特征，例如电阻器、电容器、二极管、晶体管(例如场效应晶体管(FET))。衬底402可包含经配置以分离形成于衬底402上的各种装置的横向隔离特征。衬底402可进一步包含多层互连(MLI)结构的一部分。所述多层互连结构包含多个金属层中的金属线。不同金属层中的金属线可经由垂直导电特征(其被称作通孔特征)连接。多层互连结构进一步包含接触件，其经配置以将金属线连接到衬底402上的栅电极和/或掺杂特征。多层互连结构经配置以耦合各种装置特征(例如各种p型和n型掺杂区、栅电极和/或无源装置)从而形成功能电路。
仍参看图3和4A，方法300通过在衬底402上形成一个(或一个以上)下伏导电特征408而继续到操作304。在一些实施例中，下伏导电特征408为掺杂区，例如源极/漏极特征。在一些实施例中，下伏导电特征408为栅电极、电容器或电阻器。在一些实施例中，下伏导电特征408为金属特征(例如金属线)、通孔特征或接触件特征。在一些实施例中，下伏导电特征408包含金属线和通孔特征两者。
在本发明的实施例中，下伏导电特征408为MLI结构的一个金属层中的金属线。进一步在实施例中，下伏导电特征408形成于第一电介质材料层406中。
在一些实施例中，金属线408由镶嵌工艺形成，其在下文进一步描述。第一电介质材料层406形成于衬底402上。或者，任选蚀刻终止层404形成于衬底402上，且第一电介质材料层406形成于蚀刻终止层404上。在一些实施例中，第一电介质材料层406包含电介质材料，例如氧化硅、氮化硅、低介电常数(低k)材料和/或其组合。低k材料可包含氟化二氧化硅玻璃(FSG)、掺杂碳的氧化硅、
Figure GDA0001996857520000081
(加利福尼亚州圣克拉拉市的AppliedMaterials)、干凝胶、气凝胶、非晶形氟化碳、聚对二甲苯基、双-苯并环丁烯(BCB)、SiLK(密歇根州米德兰市的Dow Chemical)、聚酰亚胺、多孔聚合物和/或其它合适的材料，作为实例。形成第一电介质材料层406的工艺可利用化学气相沉积(CVD)、旋涂式涂覆法或其它合适的沉积技术。蚀刻终止层404包含不同于第一电介质材料层406的材料，其经配置以提供蚀刻选择性使得后续蚀刻工艺能够实质上蚀刻第一电介质材料层406以及在蚀刻终止层404上终止。举例来说，蚀刻终止层404包含氮化硅、氧化硅、氮氧化硅、碳化硅或用于终止后续蚀刻工艺的蚀刻的其它合适的材料。蚀刻终止层404可由CVD和/或其它技术形成。
在沉积蚀刻终止层404和第一电介质材料层406之后，可通过例如化学机械抛光(CMP)等技术进一步平面化第一电介质材料层406。其后，将第一电介质材料层406图案化从而形成一或多个沟槽。所述沟槽可对准以暴露例如下部金属层中的金属特征等衬底402中/上的下部导电特征或替代地安置在衬底402的半导体材料中的掺杂区。在一些实施例中，用以形成沟槽的操作利用光刻图案化和蚀刻工艺。举例来说，经图案化抗蚀剂层通过包含抗蚀剂涂覆、曝光和显影的光刻工艺而形成于上第一电介质材料层406上。经图案化抗蚀剂层包含界定用于沟槽的区的开口。蚀刻工艺进一步穿过经图案化抗蚀剂层的开口使用经图案化抗蚀剂层作为蚀刻掩模而应用于第一电介质材料层406。形成沟槽之后，通过湿式剥离和/或等离子体灰化而移除经图案化抗蚀剂层。或者，可使用硬掩模使得沟槽图案通过第一蚀刻从经图案化抗蚀剂层转移到所述硬掩模，且随后通过第二蚀刻转移到第一电介质材料层。
随后将导电材料填充在沟槽中从而形成下伏导电特征408。在各种实施例中，导电材料包含铜、铝、钴和/或钨。在一些其它实施例中，导电材料可包含钛、多晶硅、金属硅化物、金属合金和/或其组合。在当前实施例中，下伏导电特征408包含铜且具有多个膜。进一步在所述实施例中，下伏导电特征408包含为沟槽和沟槽中填充的铜加衬的障壁层。在一个实例中，通过包含以下操作的程序形成下伏导电特征408：在沟槽的侧壁上沉积障壁层；通过溅镀形成铜晶种层；以及通过电镀在沟槽中填充块体铜。障壁层可包含钛、氮化钛、钽、氮化钽或其组合；且可通过溅镀形成。然后，可应用CMP工艺以移除过多的铜且平面化顶部表面。
参看图3和4B，方法300进行到操作306，在导电特征408和第一电介质材料层406上方形成第一蚀刻终止层(ESL)410。在一些实施例中，第一ESL 410由包含氧化硅、氮化硅、碳化硅、氮氧化硅、氮化硅碳和/或其组合的电介质材料形成。形成第一ESL 410的工艺可包含利用化学气相沉积(CVD)、旋涂式涂覆法、原子层沉积(ALD)和/或其它沉积技术。在一些实施例中，第一ESL 410可具有小于约50埃的厚度。
参看图3和4C，方法300随后进行到操作308，在第一蚀刻终止层410上方形成第二蚀刻终止层(ESL)412。在一些实施例中，第二ESL 412由不同于第一ESL 410的材料形成，且所述材料包含例如(例如)AlON、AlN、AlO、HfO、TiO、TiAlO、Ta2O5和/或其组合等高k电介质材料。形成第二ESL 412的工艺可包含利用化学气相沉积(CVD)、旋涂式涂覆法和/或其它沉积技术。在一些实施例中，第二ESL 412可具有小于约50埃的厚度。第一和第二ESL 410和412经设计以在后续蚀刻期间提供不同于电介质材料层(例如，形成于第二ESL 412上的下文图4D中论述的层414)的蚀刻选择性的蚀刻选择性。
参看图3和4D，方法300继续到操作310，在第二ESL 412上方形成第二电介质材料层414。在一些实施例中，第二电介质材料层414包含氧化硅、氮化硅、低k材料和/或其组合。第二电介质材料层414的形成可包含CVD、旋涂式涂覆法、原子层沉积(ALD)和/或其它沉积技术。在一些实施例中，第二电介质材料层414在组成方面与第一电介质材料层406相同。或者，在其它实施例中，第二电介质材料层414在组成方面不同于第一电介质材料层406。在沉积第二电介质材料层414之后，可应用CMP工艺来平面化IC结构400的顶部表面。
在一些实施例中，如图4E中所展示，抗反射涂层(ARC)膜416进一步形成于第二电介质材料层414上以减少后续光刻图案化期间的反射或另外提供其它功能。在一个实例中，ARC膜416包含无氮ARC(NFARC)材料。NFARC材料降低敏感光致抗蚀剂中的抗蚀剂毒化，且可包含氧化硅且可另外包含碳，例如掺杂碳的氧化硅。
仍参看图4E，掩模层418进一步形成于IC结构400上。在一些实施例中，掩模层418为抗蚀剂层。在一些其它实施例中，掩模层418包含硬掩模材料，例如氮化钛、氧化钛、氮化钽、氮氧化铝、氮化铝和/或其组合。
参看图3和4F，方法300进行到操作312以使掩模层418图案化，借此形成具有开口420的经图案化掩模层418，所述开口420界定用于导电特征(例如，金属线)的区。在一些实施例中，掩模层418为抗蚀剂层，操作312中的图案化工艺为包含旋涂式涂覆法、曝光和显影的光刻程序。在一些实施例中，掩模层418为硬掩模，操作312中的图案化工艺包含使用光刻工艺在硬掩模418上形成经图案化抗蚀剂层；以及使用所述经图案化抗蚀剂层作为蚀刻掩模穿过经图案化抗蚀剂层的开口蚀刻硬掩模。在经图案化硬掩模形成之后，可通过等离子体灰化或湿式剥离移除经图案化抗蚀剂层。
参看图3和4G，方法300进行到操作314，其中执行通孔蚀刻工艺。第二电介质材料层414和ARC层416穿过开口420经蚀刻(或凹进)从而形成延伸穿过经图案化掩模层418、ARC层416和第二电介质材料层414的第一沟槽422(例如，通孔特征)。通过使用经图案化抗蚀剂层418作为蚀刻掩模来执行第一蚀刻工艺而形成第一沟槽。第一蚀刻工艺经设计和调谐以部分蚀刻第二电介质材料层414使得第一沟槽422并不完全延伸穿过第二电介质材料层414。举例来说，第二电介质材料层404经蚀刻到其厚度的约一半。在一些实施例中，第一蚀刻工艺由蚀刻持续时间控制。
参看图3和4H，方法300进行到操作316，在操作316处执行沟槽蚀刻工艺。第二电介质材料层414和ARC层416通过使用硬掩模418作为蚀刻掩模的第二蚀刻工艺而穿过开口420进一步被蚀刻(图4F中所示)。由于第二蚀刻工艺，第一沟槽422增大从而形成第二沟槽224。第二蚀刻工艺经设计以选择性地蚀刻第二电介质材料层414，同时第二ESL 412实质上保持完好。
在一些实施例中，第二蚀刻工艺包含干式蚀刻、湿式蚀刻和/或其组合。第二蚀刻工艺设计为利用蚀刻剂以具有蚀刻选择性使得第二蚀刻工艺实质上移除第二电介质材料层414，同时保持第二ESL 412完好。在一些实施例中，第二蚀刻工艺为具有较大蚀刻方向性的干式蚀刻。在一些实施例中，第二蚀刻工艺中的蚀刻剂包含含氟气体(例如CxFy，其中x和y是恰当整数)、含氧气体(例如O2)、其它合适的蚀刻气体和/或其组合。
在第二沟槽424形成之后，方法300进行到操作318，应用第三蚀刻工艺以蚀刻第二ESL 412从而形成第三沟槽226。更确切地说，第三蚀刻工艺可包含将同时移除经图案化掩模层418、移除沿着第三沟槽426的侧壁分布的残余物且选择性地蚀刻第二ESL 412同时保持第一ESL 410完好的溶液施加到IC结构400。所述溶液包含第一组分和第二组分。在一些实施例中，第一组分包含：三乙醇胺盐酸盐、三乙醇胺、三乙醇胺、三乙醇胺水杨酸盐、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯基]乙醇、四乙基乙二胺、乙酸铵、氯化铵、硫酸铵、甲酸铵、硝酸铵、碳酸铵、氟化铵、过硫酸铵、氨基磺酸铵、磷酸铵和/或1-乙酰胍；第二组分包含：甲基苯腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二乙二醇单丁醚、乙酸2-(2-丁氧乙氧基)乙酯、二乙二醇二甲醚、二甲亚砜、二甲基甲酰胺、聚(乙二醇)双(胺)、(2-甲基丁基)胺、三(2-乙基己基)胺、(4-异硫氰基苯基)(3-甲基苯基)胺和/或聚(乙二醇)甲醚胺、聚(乙二醇)二胺。在一些特定实施例中，第一组分经配置以蚀刻第二ESL层412和/或经图案化掩模层418；第二组分经配置以移除沿着开口特征426的侧壁分布的残余物。
现参看图3和4J，方法300进行到操作320，执行第四蚀刻工艺以移除ARC层416且蚀刻第一ESL层410以借此形成第四沟槽428。在一些特定实施例中，第四蚀刻工艺可被称为“衬垫移除工艺”。通常，第四蚀刻工艺可包含干式蚀刻工艺，例如使用含氟气体、含氧气体和/或其组合作为蚀刻剂。在一些替代实施例中，第四蚀刻工艺可包含湿式剥离和/或等离子体灰化工艺。
参看图3和4K，方法300进行到操作322，在第三沟槽428中形成导电特征430。在一些实施例中，导电特征430可包含通孔和/或沟槽，其经配置以将随后形成的导电特征432(例如，金属线、接触件、互连层等)电耦合到下伏导电特征408。在各种实施例中，导电特征430由包含铜、铝、钴或钨的导电材料形成。在一些其它实施例中，导电材料可包含钛、多晶硅、金属硅化物、金属合金和/或其组合。在一些实施例中，导电特征430在组成和形成方面类似于下伏导电特征408。在当前实施例中，导电特征430包含铜且具有多个膜。在一个实例中，导电特征430由包含以下各项的程序形成：在开口特征428的侧壁上沉积障壁层431；通过溅镀形成铜晶种层432；以及通过电镀在第四沟槽428的其余部分中填充铜材料(例如，430)。障壁层可包含钛、氮化钛、钽、氮化钽、其它合适的材料和/或其组合；且可通过溅镀形成。然后，可应用CMP工艺以在形成导电特征432之前移除过多铜和平面化顶部表面。
由此，使用所述溶液形成开口特征426可包含优于常规方法的多种优点，其类似于如上文所描述使用溶液形成开口特征226。此外，因为在由方法300形成的IC结构400的实施例中包含由高k电介质材料形成的顶部ESL层(即，412)，所以下伏导电特征408可在施加溶液以形成开口工艺226和同时移除经图案化掩模层418期间由底部ESL层(即，410)保护。
本发明提供根据一些实施例制造集成电路的方法。所述方法包含：在第一电介质材料层中提供具有第一导电特征的衬底；在所述第一电介质材料层上形成第一蚀刻终止层，其中所述第一蚀刻终止层由高k电介质材料形成；在第一蚀刻终止层上形成第二蚀刻终止层；在第二蚀刻终止层上形成第二电介质材料层；在第二电介质材料层上形成图案化掩模层；在第二电介质材料层和第二蚀刻终止层中形成第一沟槽；穿过第一沟槽移除第一蚀刻终止层的一部分以借此形成第二沟槽，其中移除所述第一蚀刻终止层的所述部分包含将溶液施加到第一蚀刻终止层的所述部分；以及在第二沟槽中形成第二导电特征，其中所述第二导电特征电连接到所述第一导电特征。
本发明提供根据一些实施例制造集成电路的方法。所述方法包含：在第一电介质材料层中提供具有第一导电特征的衬底；在第一电介质材料层上形成第一蚀刻终止层；在第一蚀刻终止层上形成第二蚀刻终止层，其中第二蚀刻终止层由高k电介质材料形成；在第二蚀刻终止层上形成第二电介质材料层；在第二电介质材料层上形成图案化掩模层；在第二电介质材料层中形成第一沟槽；穿过第一沟槽移除第二蚀刻终止层的一部分以借此形成第二沟槽，其中移除所述第二蚀刻终止层的所述部分包含将溶液施加到所述第二蚀刻终止层的所述部分；穿过第二沟槽移除第一蚀刻终止层的一部分以借此形成第三沟槽；以及在第三沟槽中形成第二导电特征，其中所述第二导电特征电连接到所述第一导电特征。
本发明提供根据一些实施例的集成电路结构。集成电路结构包含：第一电介质材料层，其在衬底上；下伏导电特征，其安置在第一电介质材料层中；第一蚀刻终止层，其安置在第一电介质材料层和下伏导电特征上，其中所述第一蚀刻终止层为高k电介质层；第二电介质材料层，其位于第一蚀刻终止层上；以及上覆导电特征，其形成于第二电介质材料层和第一蚀刻终止层中，降落在下伏导电特征上，且电连接到所述下伏导电特征。
前文已概述了若干实施例的特征以使得所属领域的技术人员可更好地理解以下详细描述。所属领域的技术人员应理解，其可容易使用本发明作为设计或修改用于实行本文中所引入的实施例的相同目的和/或实现相同优点的其它过程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (20)

1.一种制造集成电路的方法，其包括：
在第一电介质材料层中提供具有第一导电特征的衬底；
在第一电介质材料层上形成第一蚀刻终止层，其中所述第一蚀刻终止层由高k电介质材料形成；
在所述第一蚀刻终止层上形成第二蚀刻终止层；
在所述第二蚀刻终止层上形成第二电介质材料层；
在所述第二电介质材料层上形成经图案化掩模层；
在所述第二电介质材料层和所述第二蚀刻终止层中形成第一沟槽；
穿过所述第一沟槽移除所述第一蚀刻终止层的一部分以借此形成第二沟槽，其中移除所述第一蚀刻终止层的所述部分包含将溶液施加到所述第一蚀刻终止层的所述部分以将所述第一蚀刻终止层的所述部分移除并且在所述第一导电特征上形成保护层；以及
在所述第二沟槽中形成第二导电特征，其中所述第二导电特征电连接到所述第一导电特征。
2.根据权利要求1所述的方法，其中提供所述衬底包含：
在所述衬底上沉积所述第一电介质材料层；
在所述第一电介质材料层中形成第三沟槽；
在所述第三沟槽中填充金属；以及
对所述金属和第一电介质材料层执行化学机械抛光CMP工艺使得所述第一导电特征的顶部表面与所述第一电介质材料层的顶部表面共面。
3.根据权利要求1所述的方法，其中将所述溶液施加到所述第一蚀刻终止层的所述部分进一步包含：
将所述溶液施加到所述经图案化掩模层以移除所述经图案化掩模层；
通过使用所述溶液的第一组分移除所述第一蚀刻终止层的所述部分以暴露所述第一导电特征的顶部表面的一部分；
通过使用所述溶液的第二组分移除所述第一沟槽的侧壁上的残余物；以及
在所述第一导电特征的所述顶部表面的所述暴露部分上形成所述保护层。
4.根据权利要求3所述的方法，其中所述溶液的所述第二组分包含：甲基苯腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二乙二醇单丁醚、乙酸2-(2-丁氧乙氧基)乙酯、二乙二醇二甲醚、二甲亚砜、二甲基甲酰胺、聚(乙二醇)双(胺)、(2-甲基丁基)胺、三(2-乙基己基)胺、(4-异硫氰基苯基)(3-甲基苯基)胺和/或聚(乙二醇)甲醚胺、聚(乙二醇)二胺。
5.根据权利要求3所述的方法，其中所述保护层包含：1-氯代苯并***、5-氯代苯并***、5-甲基-1H-苯并***、1-甲基-1H-1,2,3-苯并***-5-甲醛、1-甲基-1H-1,2,3-苯并***-5-胺、1-甲基咪唑、2-巯基-1-甲基咪唑、1-甲基咪唑-2-磺酰氯、5-氯-1-甲基咪唑、5-碘-1-甲基咪唑、甲巯咪唑、1-甲基咪唑氯化物、2,5-二溴-1-甲基-1H-咪唑、1H-苯并***-4-磺酸和/或BTA类似物。
6.根据权利要求3所述的方法，其中所述溶液的所述第一组分包含：三乙醇胺盐酸盐、三乙醇胺、三乙醇胺、三乙醇胺水杨酸盐、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯基]乙醇、四乙基乙二胺、乙酸铵、氯化铵、硫酸铵、甲酸铵、硝酸铵、碳酸铵、氟化铵、过硫酸铵、氨基磺酸铵、磷酸铵和/或1-乙酰胍。
7.根据权利要求3所述的方法，其进一步包括在所述第二沟槽中形成所述第二导电特征之前移除所述保护层。
8.根据权利要求7所述的方法，其中所述移除所述保护层包含在保护层上施加IPA、DMSO、DMF、经稀释的HCl、NH4OH、经稀释的HF或其组合。
9.根据权利要求1所述的方法，其中在所述第二电介质材料层和所述第二蚀刻终止层中形成所述第二沟槽包含使用含氟气体、含氧气体或其组合作为蚀刻剂。
10.一种制造集成电路的方法，其包括：
在第一电介质材料层中提供具有第一导电特征的衬底；
在所述第一电介质材料层上形成第一蚀刻终止层；
在所述第一蚀刻终止层上形成第二蚀刻终止层，其中所述第二蚀刻终止层由高k电介质材料形成；
在所述第二蚀刻终止层上形成第二电介质材料层；
在所述第二电介质材料层上形成经图案化掩模层；
在所述第二电介质材料层中形成第一沟槽；
穿过所述第一沟槽移除所述第二蚀刻终止层的一部分以借此形成第二沟槽，其中移除所述第二蚀刻终止层的所述部分包含将溶液施加到所述第二蚀刻终止层的所述部分，其中将溶液施加到所述第二蚀刻终止层的所述部分包括：
将所述溶液施加到所述经图案化掩膜层以移除所述经图案化掩膜层；
通过使用所述溶液的第一组分移除所述第二蚀刻终止层的一部分借此暴露所述第一蚀刻终止层的顶部表面的一部分；以及
通过使用所述溶液的第二组分移除所述第一沟槽的侧壁上的残余物；
穿过所述第二沟槽移除所述第一蚀刻终止层的一部分以借此形成第三沟槽；以及
在所述第三沟槽中形成第二导电特征，其中所述第二导电特征电连接到所述第一导电特征。
11.根据权利要求10所述的方法，其中提供所述衬底包含：
在所述衬底上沉积所述第一电介质材料层；
在所述第一电介质材料层中形成第四沟槽；
在所述第四沟槽中填充金属；以及
对所述金属和第一电介质材料层执行化学机械抛光CMP工艺使得所述第一导电特征的顶部表面与所述第一电介质材料层的顶部表面共面。
12.根据权利要求10所述的方法，其中所述溶液的所述第一组分包含：三乙醇胺盐酸盐、三乙醇胺、三乙醇胺、三乙醇胺水杨酸盐、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯基]乙醇、四乙基乙二胺、乙酸铵、氯化铵、硫酸铵、甲酸铵、硝酸铵、碳酸铵、氟化铵、过硫酸铵、氨基磺酸铵、磷酸铵和/或1-乙酰胍。
13.根据权利要求10所述的方法，其中所述溶液的所述第二组分包含：甲基苯腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二乙二醇单丁醚、乙酸2-(2-丁氧乙氧基)乙酯、二乙二醇二甲醚、二甲亚砜、二甲基甲酰胺、聚(乙二醇)双(胺)、(2-甲基丁基)胺、三(2-乙基己基)胺、(4-异硫氰基苯基)(3-甲基苯基)胺和/或聚(乙二醇)甲醚胺、聚(乙二醇)二胺。
14.根据权利要求10所述的方法，其中穿过所述第二沟槽移除所述第一蚀刻终止层的所述部分以借此形成所述第三沟槽包含施加含氟气体、含氧气体或其组合作为蚀刻剂。
15.根据权利要求10所述的方法，其中所述第一蚀刻终止层和所述第二蚀刻终止层各自包含小于50埃的厚度。
16.根据权利要求10所述的方法，其中所述第二蚀刻终止层由与所述第一蚀刻终止层不同的材料形成。
17.一种集成电路IC结构，其包括：
第一电介质材料层，其在衬底上；
第三蚀刻终止层，其安置在所述第一电介质材料层及所述衬底之间，其中所述第三蚀刻终止层与所述衬底实体接触；
下伏导电特征，其安置在所述第一电介质材料层中；
第一蚀刻终止层，其安置在所述第一电介质材料层和所述下伏导电特征上，其中所述第一蚀刻终止层为高k电介质层，其中所述第一蚀刻终止层是由第一材料***所界定出来；
第二电介质材料层，其位于所述第一蚀刻终止层上；
第二蚀刻终止层，位于所述第一蚀刻终止层与所述第二电介质材料层之间，其中所述第二蚀刻终止层是由第二材料***所界定出来，所述第二材料***不同于所述第一材料***；以及
上覆导电特征，其形成于所述第二电介质材料层和所述第一蚀刻终止层中，降落在所述下伏导电特征上，且电连接到所述下伏导电特征。
18.根据权利要求17所述的IC结构，其中所述高k电介质层由选自由以下组成的群组的材料形成：AlON、AlN、AlO、HfO、TiO、TiAlO、Ta2O5及其组合。
19.根据权利要求17所述的IC结构，其中所述第一材料***是金属化合物材料***，所述第二材料***是非金属化合物材料***。
20.根据权利要求17所述的IC结构，其进一步包括位于所述第一蚀刻终止层与所述第一电介质材料层之间的第二蚀刻终止层。
CN201510859230.8A 2015-09-25 2015-11-30 用于互连的结构和方法 Active CN106558534B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/865,165 2015-09-25
US14/865,165 US9627215B1 (en) 2015-09-25 2015-09-25 Structure and method for interconnection

Publications (2)

Publication Number Publication Date
CN106558534A CN106558534A (zh) 2017-04-05
CN106558534B true CN106558534B (zh) 2020-07-31

Family

ID=58406709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510859230.8A Active CN106558534B (zh) 2015-09-25 2015-11-30 用于互连的结构和方法

Country Status (3)

Country Link
US (1) US9627215B1 (zh)
CN (1) CN106558534B (zh)
TW (1) TWI600117B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373906B2 (en) * 2017-04-20 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
KR102356754B1 (ko) 2017-08-02 2022-01-27 삼성전자주식회사 반도체 장치
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
DE102018131694A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
WO2020223945A1 (en) 2019-05-09 2020-11-12 Intel Corporation Non-conductive etch stop structures for memory applications with large contact height differential
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect
CN110684535B (zh) * 2019-09-26 2021-04-13 长江存储科技有限责任公司 磷酸刻蚀溶液
US11721578B2 (en) * 2019-11-18 2023-08-08 Tokyo Electron Limited Split ash processes for via formation to suppress damage to low-K layers
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
US11978668B2 (en) 2021-09-09 2024-05-07 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529321A (zh) * 2014-10-17 2016-04-27 台湾积体电路制造股份有限公司 集成电路中的蚀刻停止层

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260619B4 (de) * 2002-12-23 2011-02-24 Globalfoundries Inc. Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
KR100506816B1 (ko) * 2003-01-06 2005-08-09 삼성전자주식회사 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법
KR100552812B1 (ko) * 2003-12-31 2006-02-22 동부아남반도체 주식회사 반도체 소자의 구리 배선 형성 방법
US20050245074A1 (en) * 2004-04-29 2005-11-03 Ping Jiang In-situ etch-stop etch and ashing in association with damascene processing in forming semiconductor interconnect structures
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
CN101572252B (zh) * 2008-04-28 2011-01-12 中芯国际集成电路制造(北京)有限公司 刻蚀停止层、具有通孔的半导体器件及其形成方法
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
GB201112330D0 (en) * 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers and semiconductor structure
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
DE112011105805T5 (de) * 2011-11-03 2014-08-28 Intel Corporation Ätzstop-Schichten und Kondensatoren
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
TWI562279B (en) 2012-12-05 2016-12-11 United Microelectronics Corp Method for forming semiconductor structure having metal connection
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US9053279B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern modification with a preferred position function
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9054163B2 (en) * 2013-11-06 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for via plating with seed layer
US20160372413A1 (en) * 2015-06-17 2016-12-22 Globalfoundries Inc. Unique bi-layer etch stop to protect conductive structures during a metal hard mask removal process and methods of using same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529321A (zh) * 2014-10-17 2016-04-27 台湾积体电路制造股份有限公司 集成电路中的蚀刻停止层

Also Published As

Publication number Publication date
US9627215B1 (en) 2017-04-18
TW201712802A (zh) 2017-04-01
TWI600117B (zh) 2017-09-21
US20170092580A1 (en) 2017-03-30
CN106558534A (zh) 2017-04-05

Similar Documents

Publication Publication Date Title
CN106558534B (zh) 用于互连的结构和方法
US10340178B2 (en) Via patterning using multiple photo multiple etch
TWI605518B (zh) 積體電路結構及其製造方法
CN106469675B (zh) 用于互连的结构和方法
CN106558535B (zh) 形成金属互连件的方法
US11854962B2 (en) Via structure and methods thereof
US10043754B2 (en) Semiconductor device having air gap structures and method of fabricating thereof
US10854507B2 (en) Method of forming trenches
US10535558B2 (en) Method of forming trenches
KR20160039525A (ko) 반도체 디바이스용 상호 접속 구조체를 형성하는 방법
US11087994B2 (en) Via connection to a partially filled trench
KR102024971B1 (ko) 반도체 디바이스 및 그 제조 방법
US10770392B1 (en) Line end structures for semiconductor devices
US20200091055A1 (en) Interconnect structure with low resistivity and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant