CN105529321A - 集成电路中的蚀刻停止层 - Google Patents

集成电路中的蚀刻停止层 Download PDF

Info

Publication number
CN105529321A
CN105529321A CN201510656689.8A CN201510656689A CN105529321A CN 105529321 A CN105529321 A CN 105529321A CN 201510656689 A CN201510656689 A CN 201510656689A CN 105529321 A CN105529321 A CN 105529321A
Authority
CN
China
Prior art keywords
sublayer
layer
etching stopping
stopping layer
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510656689.8A
Other languages
English (en)
Other versions
CN105529321B (zh
Inventor
张简旭珂
洪从轩
林俊泽
吴志楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105529321A publication Critical patent/CN105529321A/zh
Application granted granted Critical
Publication of CN105529321B publication Critical patent/CN105529321B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

集成电路结构包括介电层和蚀刻停止层。蚀刻停止层包括位于第一介电层上方的包括金属氮化物的第一子层以及位于第一子层上面或下面的第二子层。第二子层包括金属化合物并且与第一子层接触，金属化合物包括选自碳和氧的元素。本发明还涉及集成电路中的蚀刻停止层。

Description

集成电路中的蚀刻停止层
优先权声明和交叉引用
本申请要求以下临时提交的美国专利申请的权益：2014年10月17日提交的标题为“EtchStopLayersandMethodsofMakingSame”的申请第62/065,459号，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及集成电路中的蚀刻停止层。
背景技术
在集成电路领域中，用于形成包括金属线和通孔的互连结构的常用的方法称为“镶嵌”。通常，该方法涉及使用光刻和蚀刻技术在介电层中形成开口。在该形成之后，用铜或铜合金填充开口。然后通过化学机械抛光(CMP)工艺去除位于介电层的表面上的过量的铜。剩余的铜或铜合金形成金属通孔和/或金属线。
镶嵌工艺包括双镶嵌工艺和单镶嵌工艺。在双镶嵌工艺中，首先形成沟槽和通孔开口。通孔开口与下面的层中的诸如金属线的导电部件对准。然后在相同的金属填充工艺中填充沟槽和通孔开口以分别形成金属线和通孔。在单镶嵌工艺中，形成金属线或通孔，而不是两者。
为了在介电层中形成通孔开口，实施蚀刻工艺以暴露出下面的金属线。为了防止可能损坏下面的金属线的过度过蚀刻，可以使用蚀刻停止层。蚀刻工艺首先停止在蚀刻停止层上，并且然后不同的蚀刻气体/化学物质用于蚀刻穿过蚀刻停止层，从而使得暴露出下面的金属线。常用的蚀刻停止材料包括氮化硅、碳化硅、碳氮化硅等。
发明内容
本发明的实施例提供了一种集成电路结构，包括：第一介电层；以及蚀刻停止层，包括：第一子层，包括位于所述第一介电层上方的金属氮化物；和第二子层，位于所述第一子层上面或下面，其中，所述第二子层包括金属化合物并且与所述第一子层接触，所述金属化合物包括选自碳和氧的元素。
本发明的另一实施例提供了一种集成电路结构，包括：第一低k介电层；蚀刻停止层，包括：第一子层，包括金属碳化物；第二子层，位于所述第一子层上方，其中，所述第二子层包括金属氮化物；和第三子层，位于所述第二子层上面，其中，所述第三子层包括金属化合物，所述金属化合物包括选自碳和氧的元素；第二低k介电层，位于所述蚀刻停止层上方；以及通孔，包括位于所述第二低k介电层中的部分，其中，所述通孔穿过所述蚀刻停止层。
本发明的又一实施例提供了一种方法，包括：在第一介电层上方形成蚀刻停止层，其中，形成所述蚀刻停止层包括：在所述第一介电层上方形成金属氮化物层，和使用含氧气体或含碳气体对所述金属氮化物层实施处理，其中，所述金属氮化物层的顶面层转化为所述蚀刻停止层的第二子层，并且所述金属氮化物层的底层保持未处理以用作所述蚀刻停止层的第一子层；在所述蚀刻停止层上方形成第二介电层；蚀刻所述第二介电层，其中，所述蚀刻停止在所述蚀刻停止层上；以及蚀刻穿过所述蚀刻停止层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图12示出了根据一些实施例的在互连结构的形成中的中间阶段的截面图；
图13示出了根据一些实施例的互连结构的截面图，其中，金属碳化物层和上面的金属氮化物层组合形成蚀刻停止层；
图14示出了根据一些实施例的互连结构的截面图，其中，金属氮化物层和上面的金属碳化物层或金属氧化物层组合形成蚀刻停止层；以及
图15示出了根据一些实施例的用于形成互连结构的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
根据各个示例性实施例提供了集成电路的互连结构及其形成方法。示出了形成互连结构的中间阶段。讨论了实施例的变化。贯穿各个视图和说明性实施例，相同的参考标号用于标示相同的元件。
图1至图12示出了根据一些实施例的在集成电路的互连结构的形成中的中间阶段的截面图。也在如图15所示的工艺流程图200中示意性地示出了图1至图12中示出的步骤。在随后的讨论中，也参照图15中的工艺步骤讨论图1至图12中示出的工艺步骤。
图1示出了晶圆100，晶圆100包括半导体衬底20和形成在半导体衬底20的顶面上的部件。根据本发明的一些实施例，半导体衬底20由诸如硅、锗、硅锗的晶体半导体材料、诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP的III-V族化合物半导体等形成。半导体衬底20可以是块状硅衬底或绝缘体上硅(SOI)衬底。
根据本发明的一些实施例，晶圆100用于形成器件管芯。在这些实施例中，在半导体衬底20的顶面处形成集成电路器件22。示例性集成电路器件22可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。在此未示出集成电路器件22的细节。在可选实施例中，晶圆100用于形成中介层。在这些实施例中，在衬底20的表面处未形成诸如晶体管和二极管的有源器件。可以(或可以不)存在形成在晶圆100中的诸如电容器、电阻器、电感器等的无源器件。在晶圆100是中介层晶圆的实施例中，衬底20也可以是介电衬底。此外，可以形成穿过衬底20的通孔(未示出)以互连位于衬底20的相对两侧上的组件。
层间电介质(ILD)24形成在半导体衬底20上方并且填充集成电路器件22中的晶体管(未示出)的栅极堆叠件之间的间隔。在一些示例性实施例中，ILD24包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、正硅酸乙酯(TEOS)等。可以使用旋涂、可流动化学汽相沉积(FCVD)等形成ILD24。根据本发明的可选实施例，使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)等的沉积方法形成ILD24。
接触插塞28形成在ILD24中并且用于电连接至集成电路器件22。例如，接触插塞28可以包括栅极接触插塞和源极/漏极接触插塞，栅极接触插塞连接至集成电路器件22中的晶体管(未示出)的栅电极，源极/漏极接触插塞电连接至晶体管的源极/漏极区。根据本发明的一些实施例，接触插塞28由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层的材料形成。接触插塞28的形成可以包括：蚀刻ILD24以形成接触开口，在接触开口内填充导电材料，直到导电材料填充整个接触开口，以及实施平坦化(诸如化学机械抛光(CMP))以使接触插塞28的顶面和ILD24的顶面齐平。
参照图2，在ILD24和集成电路器件22(如果有的话)上方形成蚀刻停止层26。蚀刻停止层26可以包括金属氮化物、金属碳化物、金属氧化物等，其中，金属可以包括铝(Al)、锰(Mn)、铜(Cu)或它们的多层。蚀刻停止层26的结构也可以与随后形成的蚀刻停止层40的结构(诸如图6、图13和图14中示出的)类似。根据可选实施例，蚀刻停止层26包括碳化硅、氮化硅、氮氧化硅、碳氮化硅等。蚀刻停止层26由与上面的介电层30具有高蚀刻选择性的材料形成，并且因此蚀刻停止层26可以用于停止介电层30的蚀刻。
图2中还示出了介电层30，其在下文中可选地称为金属间介电(IMD)层30。根据本发明的一些实施例，IMD层30由介电常数(k值)低于约3.0、低于约2.5或甚至更低的低k介电材料形成。IMD层30可以包括BlackDiamond(应用材料公司的注册商标)、含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。
在IMD30中形成导电金属线32。相应的步骤也示出为图15中示出的工艺流程图200中的步骤202。根据一些实施例，金属线32包括扩散阻挡层34和位于扩散阻挡层34上方的含铜材料36。扩散阻挡层34可以包括钛、氮化钛、钽、氮化钽等，并且具有防止含铜材料36中的铜扩散到IMD30内的功能。导电线32在下文中称为金属线32。图2示出金属线32位于底部金属层中，底部金属层是直接位于接触插塞28上方的金属层。示出的金属线32也可以表示位于底部金属层上方的任何金属层中的金属线。
如图3所示，根据本发明的一些实施例，在金属线32上方形成金属覆盖层38。相应的步骤也示出为图15中示出的工艺流程图200中的步骤204。根据本发明的一些实施例，金属覆盖层38包括钴(Co)、钨(W)、钽(Ta)、镍(Ni)、钼(Mo)、锰(Mn)、钛(Ti)、铁(Fe)、CoWP、CoB或它们的组合。可以使用化学镀选择性地形成金属覆盖层38，在这期间将晶圆100浸入镀液中。在可选实施例中，例如，使用物理汽相沉积(PVD)在金属线32和IMD层30上毯式形成金属覆盖层38，随后进行光刻工艺以蚀刻不期望的部分。
接下来，如图4至图6所示，形成蚀刻停止层40。根据本发明的一些实施例，蚀刻停止层40包括由金属化合物形成的两个以上的子层，其中每个子层在下文中可选地称为蚀刻停止层。
参照图4，形成蚀刻停止层40a(其是如图6中的蚀刻停止层40的子层)。相应的步骤也示出为图15中示出的工艺流程图200中的步骤206。根据本发明的一些实施例，蚀刻停止层40a包括金属碳化物。蚀刻停止层40a中的金属可以包括Al、Cu、Mn或它们的组合。因此，蚀刻停止层40a可以包括碳化铝、碳化铜、碳化锰或它们的组合。在一些示例性实施例中，蚀刻停止层40a不含氮或基本上不含氮(例如，原子百分比小于约1％)。在可选实施例中，蚀刻停止层40a还包括氮，并且因此可以包括金属碳氮化物。金属碳氮化物中的氮可以较低，例如，原子百分比低于约10％或低于约5％。此外，蚀刻停止层40a不含氧。
蚀刻停止层40a的形成方法包括但不限于CVD和原子层沉积(ALD)。蚀刻停止层40a的厚度T1小于约并且可以介于约和的范围内。蚀刻停止层40a的底面与IMD层30和金属覆盖层38的顶面接触。蚀刻停止层40a对于IMD层30和金属覆盖层38具有良好的粘附性。
接下来，如图5所示，形成蚀刻停止层40b(其也是如图6中的蚀刻停止层40的子层)。相应的步骤也示出为图15中示出的工艺流程图200中的步骤208。根据本发明的一些实施例，蚀刻停止层40b包括金属氮化物。蚀刻停止层40b中的金属可以包括Al、Cu、Mn或它们的组合。因此，蚀刻停止层40b可以包括氮化铝、氮化铜、氮化锰或它们的组合。蚀刻停止层40b中的金属可以与蚀刻停止层40a中的金属相同。蚀刻停止层40a和40b中具有相同的金属可以有利地改进蚀刻停止层40a和40b之间的粘附性，使形成工艺更加容易，并且减少蚀刻停止层40a和40b之间的不期望的相互作用。根据可选实施例，蚀刻停止层40b中的金属与蚀刻停止层40a中的金属不同。根据一些示例性实施例，蚀刻停止层40b中的金属和氮的原子百分比可以介于约20％和约80％之间。例如，根据一些示例性实施例，蚀刻停止层40b可以包括Al2N3。
当沉积蚀刻停止层40b时，蚀刻停止层40b可以不含碳和氧，或者基本上不含碳和氧，例如，碳和氧(如果有的话)的每种的原子百分比低于约1％。
用于形成蚀刻停止层40b的形成方法包括但不限于CVD和ALD。蚀刻停止层40b的厚度T2小于约并且可以介于约和的范围内。蚀刻停止层40b的底面可以与蚀刻停止层40a接触。
接下来，如图6所示，形成蚀刻停止层40c。相应的步骤也示出为图15中示出的工艺流程图200中的步骤210。根据本发明的一些实施例，通过对蚀刻停止层40b实施处理从而使得蚀刻停止层40b的顶面层转化为蚀刻停止层40c来形成蚀刻停止层40c。另一方面，蚀刻停止层40b的底部未转化，并且因此保持为金属氮化物层。可以使用诸如CHx(x是诸如1、2、3或4的整数)、CO2等的含碳工艺气体实施处理。在处理期间，例如，可以将晶圆100加热至介于约200℃和约400℃的范围内的温度。处理持续时间可以介于约5秒和约30秒的范围内。可以在打开等离子体的情况下实施处理。可选地，在不打开等离子体的情况下实施处理。
由于以含碳工艺气体处理蚀刻停止层40b，蚀刻停止层40c包括金属碳氮化物。取决于蚀刻停止层40b中的金属，金属碳氮化物可以是碳氮化铝、碳氮化铜、碳氮化锰或它们的组合。在这些实施例中，蚀刻停止层40c中的金属与蚀刻停止层40b中的金属类型相同。而且，蚀刻停止层40a中的金属的原子百分比和氮的原子百分比的比率等于蚀刻停止层40b中的金属的原子百分比和氮的原子百分比的比率。根据一些实施例，蚀刻停止层40c的厚度T3可以小于约并且可以介于约和约之间。此外，由于蚀刻停止层40b的顶层转化为蚀刻停止层40c，蚀刻停止层40b的厚度从T2(图5)减小至T4。厚度T4可以介于约和约的范围内。此外，实验结果表明，当金属氮化物层40b的厚度为约或稍低(低至约)时，金属氮化物层40b仍可以可靠地用作蚀刻停止层来停止上面的低k介电层的蚀刻。因此，厚度T4可以介于约和约之间(并且可以小于约)，从而使得蚀刻停止层40b可以实施停止蚀刻的功能，而其厚度仍足够小而不会引起产生的互连结构中的显著的寄生电容。
根据本发明的可选实施例，通过例如使用CVD或ALD的沉积形成蚀刻停止层40c。因此，蚀刻停止层40c可以包括金属碳化物，并且可以不含氮或基本上不含氮(例如，氮的原子百分比小于约1％)。可选地，蚀刻停止层40c也可以沉积为金属碳氮化物。在这些实施例中，蚀刻停止层40c中的金属可以与蚀刻停止层40b中的金属相同或不同，并且厚度T4可以小于约小于约或介于约和约之间。
根据本发明的可选实施例，通过使用诸如O2的含氧工艺气体对蚀刻停止层40b实施处理来形成蚀刻停止层40c。在处理期间，例如，可以将晶圆100加热至介于约200℃和约400℃的范围内的温度。处理持续时间可以介于约5秒和约60秒的范围内。可以在打开等离子体的情况下实施处理。可选地，在不打开等离子体的情况下实施处理。
由于以含氧工艺气体处理蚀刻停止层40b，产生的蚀刻停止层40c包括金属氮氧化物。取决于蚀刻停止层40b中的金属，金属氮氧化物可以是氮氧化铝、氮氧化铜、氮氧化锰或它们的组合。在这些实施例中，蚀刻停止层40c中的金属与蚀刻停止层40b中的金属相同。应该注意，由于金属氮氧化物中的氧可以降低金属覆盖层38用于防止电迁移的能力，所以金属氮氧化物不用于形成蚀刻停止层40a。在使用含氧工艺气体的处理期间，蚀刻停止层40b的底层不转化为金属氮氧化物，并且保持为金属氮化物层。在这些实施例中，厚度T1、T3和T4可以与蚀刻停止层40c包括碳而不是氧的实施例类似。
贯穿说明书，蚀刻停止层40a、40b和40c组合称为蚀刻停止层40。蚀刻停止层40b(在形成蚀刻停止层40c之后)可以不含碳和氧，或基本上不含碳和氧。例如，碳和氧(如果有的话)的每种的原子百分比低于约1％。此外，蚀刻停止层40b的组分与蚀刻停止层40a和40c的每个的组分不同，其中，蚀刻停止层40b的元素与蚀刻停止层40a和40c的元素不同，和/或蚀刻停止层40b中的元素的原子百分比与蚀刻停止层40a和40c的相应的元素的原子百分比不同。
参照图7，在蚀刻停止层40上方形成IMD层42。相应的步骤也示出为图15中示出的工艺流程图200中的步骤212。根据一些实施例，IMD层42由选自用于形成IMD层30的相同候选材料的材料形成。例如，IMD层42可以由含碳介电材料、BlackDiamond、HSQ、MSQ等形成。IMD层42也可以具有低k值，低k值可以小于约3.0、2.5或2.0。根据本发明的一些实施例，IMD层42的形成包括沉积含致孔剂的介电材料以及然后实施固化工艺以驱除致孔剂，并且因此剩余的IMD层42是多孔的。
参照图8，在IMD层42中形成沟槽46和通孔开口44。相应的步骤也示出为图15中示出的工艺流程图200中的步骤214。根据本发明的一些实施例，形成工艺包括实施光刻工艺以蚀刻IMD层42，从而形成初始的通孔开口，其中，初始的通孔开口从IMD层42的顶面延伸至位于IMD层42的顶面和底面之间的中间水平面。接下来，形成和图案化金属硬掩模(未示出)以限定沟槽46的图案。然后实施各向异性蚀刻以蚀刻IMD层42，从而形成沟槽46。在形成沟槽46的同时，通孔开口向下延伸至蚀刻停止层40，从而形成如图8所示的通孔开口44。用于形成沟槽46的蚀刻步骤可以使用时间模式实施，并且可以在已经持续实施蚀刻一段预设时间之后停止。然而，其他蚀刻和停止点检测技术也是预期的。在可选实施例中，在单独的光刻工艺中形成通孔开口44和沟槽46。例如，在第一光刻工艺中，形成一直向下延伸至蚀刻停止层40的通孔开口44。在第二光刻工艺中，形成延伸至IMD42的中间水平面的沟槽46。然后蚀刻蚀刻停止层40以暴露出下面的金属覆盖层38。
根据本发明的一些实施例，使用包括氟和碳的工艺气体实施IMD层42的蚀刻，其中，氟用于蚀刻，而碳形成聚合物，该聚合物保护产生的通孔开口44和沟槽46的侧壁。在具有适当的氟碳比率的情况下，通孔开口44和沟槽46可以具有期望的轮廓。例如，用于蚀刻的工艺气体包括诸如C4F8和/或CF4的含氟和碳的气体以及诸如N2的载体气体。在可选实施例中，用于蚀刻的工艺气体包括CH2F2和诸如N2的载体气体。
使用蚀刻停止层40停止蚀刻来实施蚀刻。根据一些实施例，通孔开口44穿过蚀刻停止层40c并且停止在蚀刻停止层40b上。蚀刻停止层40中的金属氮化物擅长于停止IMD层42的蚀刻。因此，虽然蚀刻停止层40b非常薄，有时若干埃至几十埃的厚度，但是蚀刻停止层40b仍可以有效地停止蚀刻。
图9示出了蚀刻停止层40b和40a的蚀刻。在IMD层42的蚀刻之后，将工艺气体改变为用于蚀刻穿过蚀刻停止层40b和蚀刻停止层40a的工艺气体，从而使得金属覆盖层38暴露于产生的通孔开口44。
图10示出了在通孔开口44(图9)中形成导电通孔48以及在沟槽46中形成导电线50。相应的步骤也示出为图15中示出的工艺流程图200中的步骤216。通孔48和导电线50可以包括诸如扩散阻挡层、粘合层等的衬垫52。衬垫52可以包括钛、氮化钛、钽、氮化钽或其他替代物。位于衬垫52上方的导电线50的内部材料是诸如铜、铜合金、镍、金、钨、铝等的导电材料。在一些实施例中，通孔48和导电线50的形成包括实施毯式沉积以形成衬垫52，沉积铜或铜合金的薄晶种层，以及例如通过电镀、化学镀、沉积等填充剩余的通孔开口44和沟槽46。实施CMP以使导电线50和/或衬垫52的表面齐平，并且从IMD层42的表面去除过量的材料。
图11示出了在导电线50上方形成金属覆盖层54。金属覆盖层54可以由选自用于形成金属覆盖层38的相同的候选材料的组的材料形成。此外，可以使用用于形成金属覆盖层38的相同的方法形成金属覆盖层54。
在随后的步骤中，如图12所示，在金属覆盖层54和IMD层42上方形成蚀刻停止层56。蚀刻停止层56的结构、材料和形成方法与蚀刻停止层40的结构、材料和形成方法类似，并且因此在此不再重复。然后工艺可以继续进行以形成诸如IMD层、金属线、通孔等或图12中的结构的更多的部件。
图13和图14示出了根据可选实施例的包括互连结构的晶圆100。除非另有声明，这些实施例中的组件的材料和形成方法与图1至图12中示出的实施例中的由相同的参考标号标示的相同的组件基本上相同。因此，关于图13和图14中示出的组件的形成工艺和材料的细节可以在图1至图12中示出的实施例的讨论中找到。
图13中示出的结构与图11中示出的结构类似，除了在这些实施例中不形成蚀刻停止层40c(图12)。形成蚀刻停止层40a和40b。蚀刻停止层40a与下面的金属覆盖层38和IMD层30接触。蚀刻停止层40b与上面的IMD层42和通孔48接触。
图14中示出的结构也与图11中示出的结构类似，除了在这些实施例中不形成蚀刻停止层40a(图12)。形成蚀刻停止层40b和40c。蚀刻停止层40b与下面的金属覆盖层38和IMD层30接触。蚀刻停止层40c与上面的IMD层42和通孔48接触。
本发明的实施例具有一些有利特征。一些金属氮化物可以是良好的蚀刻停止层，该蚀刻停止层可以有效地停止上面的IMD层的蚀刻。因此，当用作蚀刻停止层时，在不牺牲其用于停止蚀刻的能力的情况下，这些金属氮化物可以形成为非常薄。在由金属氮化物形成的蚀刻停止层非常薄的情况下，可以显著地减小由蚀刻停止层引起的寄生电容。这有益于使用16nm技术或16nm以下的技术形成小尺寸的集成电路，其中，由蚀刻停止层引起的寄生电容不能忽略。然而，金属氮化物对于低k介电材料可能具有弱的粘附性，并且因此当用作蚀刻停止层时可能发生诸如分层的问题。通过形成金属碳氮化物、金属氮化物或者位于金属氮化物层上面和/或下面的金属氮氧化物，由于金属碳氮化物、金属氮化物或者金属氮氧化物对金属氮化物和低k介电层均具有良好的粘附性，所以解决了粘附性问题。多层蚀刻停止层的总厚度仍较小，并且因此产生的寄生电容小。作为比较，由氮化硅、碳化硅、碳氮化硅等形成的传统的蚀刻停止层通常需要大于的厚度以有效地停止蚀刻。因此相应的寄生电容较高。
根据本发明的一些实施例，一种集成电路结构包括介电层和蚀刻停止层。蚀刻停止层包括位于第一介电层上方的包括金属氮化物的第一子层以及位于第一子层上面或下面的第二子层。第二子层包括金属化合物并且与第一子层接触，金属化合物包括选自碳和氧的元素。
在上述集成电路结构中，其中，所述第二子层位于所述第一子层下面，并且所述第二子层包括碳。
在上述集成电路结构中，其中，所述第二子层位于所述第一子层下面，并且所述第二子层包括碳，所述第二子层基本上不含氧。
在上述集成电路结构中，其中，所述第二子层位于所述第一子层上面。
在上述集成电路结构中，其中，所述第二子层位于所述第一子层上面，所述第二子层包括碳。
在上述集成电路结构中，其中，所述第二子层位于所述第一子层上面，所述第二子层包括氧。
在上述集成电路结构中，其中，所述第二子层位于所述第一子层上面，所述集成电路结构还包括：第三子层，位于所述第一子层下面，其中，所述第三子层包括金属碳化物。
在上述集成电路结构中，其中，所述第二子层还包括氮。
在上述集成电路结构中，所述集成电路结构还包括：第一导电线，位于所述第一介电层中；金属覆盖层，位于所述第一导电线上方，其中，所述蚀刻停止层位于所述金属覆盖层和所述第一介电层上方并且接触所述金属覆盖层和所述第一介电层；第二介电层，位于所述蚀刻停止层上方；以及通孔，包括位于所述第二介电层中的部分，其中，所述通孔还穿过所述蚀刻停止层以电连接至所述金属覆盖层。根据本发明的可选实施例，一种集成电路结构包括第一低k介电层和蚀刻停止层。蚀刻停止层包括具有金属碳化物的第一子层、位于第一子层上方的第二子层和位于第二子层上面的第三子层，其中，第二子层包括金属氮化物，第三子层包括金属化合物，金属化合物包括选自碳和氧的元素。第二低k介电层位于蚀刻停止层上方。通孔包括位于第二低k介电层中的部分，其中，通孔穿过蚀刻停止层。
在上述集成电路结构中，其中，所述第三子层包括金属碳化物。
在上述集成电路结构中，其中，所述第三子层包括金属碳化物，所述第三子层包括金属碳氮化物。
在上述集成电路结构中，其中，所述第二子层的组分与所述第一子层和所述第三子层的组分不同。
在上述集成电路结构中，其中，所述第二子层的厚度小于约
根据本发明的又可选实施例，一种方法包括：在第一介电层上方形成蚀刻停止层，在第一介电层上方形成蚀刻停止层包括在第一介电层上方形成金属氮化物层，以及使用含氧气体或含碳气体对金属氮化物层实施处理。金属氮化物层的顶面层转化为蚀刻停止层的第二子层，并且金属氮化物层的底层保持未处理以用作蚀刻停止层的第一子层。该方法还包括在蚀刻停止层上方形成第二介电层，和蚀刻第二介电层，其中，该蚀刻停止在蚀刻停止层上，以及蚀刻穿过蚀刻停止层。
在上述方法中，其中，形成所述蚀刻停止层还包括：在形成所述金属氮化物层之前，在所述第一介电层上方形成与所述第一介电层接触的所述蚀刻停止层的第三子层，其中，所述金属氮化物层位于所述第三子层上方并且接触所述第三子层，其中，所述第三子层包括金属碳化物。
在上述方法中，其中，形成所述蚀刻停止层还包括：在形成所述金属氮化物层之前，在所述第一介电层上方形成与所述第一介电层接触的所述蚀刻停止层的第三子层，其中，所述金属氮化物层位于所述第三子层上方并且接触所述第三子层，其中，所述第三子层包括金属碳化物，所述第三子层和所述金属氮化物层包括相同的金属。
在上述方法中，其中，形成所述蚀刻停止层还包括：在形成所述金属氮化物层之前，在所述第一介电层上方形成与所述第一介电层接触的所述蚀刻停止层的第三子层，其中，所述金属氮化物层位于所述第三子层上方并且接触所述第三子层，其中，所述第三子层包括金属碳化物，使用所述含碳气体实施所述处理，并且所述第二子层包括金属碳氮化物。
在上述方法中，其中，形成所述蚀刻停止层还包括：在形成所述金属氮化物层之前，在所述第一介电层上方形成与所述第一介电层接触的所述蚀刻停止层的第三子层，其中，所述金属氮化物层位于所述第三子层上方并且接触所述第三子层，其中，所述第三子层包括金属碳化物，使用所述含氧气体实施所述处理，并且所述第二子层包括金属氮氧化物。
在上述方法中，其中，形成所述蚀刻停止层还包括：在形成所述金属氮化物层之前，在所述第一介电层上方形成与所述第一介电层接触的所述蚀刻停止层的第三子层，其中，所述金属氮化物层位于所述第三子层上方并且接触所述第三子层，其中，所述第三子层包括金属碳化物，所述金属氮化物层形成为基本上不含碳和氧。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路结构，包括：
第一介电层；以及
蚀刻停止层，包括：
第一子层，包括位于所述第一介电层上方的金属氮化物；和
第二子层，位于所述第一子层上面或下面，其中，所述第二子层包括金属化合物并且与所述第一子层接触，所述金属化合物包括选自碳和氧的元素。
2.根据权利要求1所述的集成电路结构，其中，所述第二子层位于所述第一子层下面，并且所述第二子层包括碳。
3.根据权利要求2所述的集成电路结构，其中，所述第二子层基本上不含氧。
4.根据权利要求1所述的集成电路结构，其中，所述第二子层位于所述第一子层上面。
5.根据权利要求4所述的集成电路结构，其中，所述第二子层包括碳。
6.根据权利要求4所述的集成电路结构，其中，所述第二子层包括氧。
7.根据权利要求4所述的集成电路结构，还包括：
第三子层，位于所述第一子层下面，其中，所述第三子层包括金属碳化物。
8.根据权利要求1所述的集成电路结构，其中，所述第二子层还包括氮。
9.一种集成电路结构，包括：
第一低k介电层；
蚀刻停止层，包括：
第一子层，包括金属碳化物；
第二子层，位于所述第一子层上方，其中，所述第二子层包括金属氮化物；和
第三子层，位于所述第二子层上面，其中，所述第三子层包括金属化合物，所述金属化合物包括选自碳和氧的元素；
第二低k介电层，位于所述蚀刻停止层上方；以及
通孔，包括位于所述第二低k介电层中的部分，其中，所述通孔穿过所述蚀刻停止层。
10.一种方法，包括：
在第一介电层上方形成蚀刻停止层，其中，形成所述蚀刻停止层包括：
在所述第一介电层上方形成金属氮化物层，和
使用含氧气体或含碳气体对所述金属氮化物层实施处理，其中，所述金属氮化物层的顶面层转化为所述蚀刻停止层的第二子层，并且所述金属氮化物层的底层保持未处理以用作所述蚀刻停止层的第一子层；
在所述蚀刻停止层上方形成第二介电层；
蚀刻所述第二介电层，其中，所述蚀刻停止在所述蚀刻停止层上；以及
蚀刻穿过所述蚀刻停止层。
CN201510656689.8A 2014-10-17 2015-10-12 集成电路中的蚀刻停止层 Active CN105529321B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462065459P 2014-10-17 2014-10-17
US62/065,459 2014-10-17
US14/689,929 2015-04-17
US14/689,929 US9437484B2 (en) 2014-10-17 2015-04-17 Etch stop layer in integrated circuits

Publications (2)

Publication Number Publication Date
CN105529321A true CN105529321A (zh) 2016-04-27
CN105529321B CN105529321B (zh) 2020-04-10

Family

ID=55638051

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510656689.8A Active CN105529321B (zh) 2014-10-17 2015-10-12 集成电路中的蚀刻停止层

Country Status (5)

Country Link
US (5) US9437484B2 (zh)
KR (1) KR101776387B1 (zh)
CN (1) CN105529321B (zh)
DE (1) DE102015107271B4 (zh)
TW (1) TWI581326B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558534A (zh) * 2015-09-25 2017-04-05 台湾积体电路制造股份有限公司 用于互连的结构和方法
CN108807263A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 互连结构的蚀刻轮廓控制
CN110416184A (zh) * 2018-04-27 2019-11-05 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN111128675A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113284876A (zh) * 2020-02-19 2021-08-20 台湾积体电路制造股份有限公司 互连结构及其制造方法
US20220359373A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
WO2023284097A1 (zh) * 2021-07-12 2023-01-19 长鑫存储技术有限公司 一种半导体结构的形成方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
US9659864B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
US9837306B2 (en) * 2015-12-21 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
CN105702586B (zh) * 2016-04-28 2019-06-07 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板、其制作方法及显示装置
US10685873B2 (en) * 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices
US10358719B2 (en) * 2016-11-23 2019-07-23 Applied Materials, Inc. Selective deposition of aluminum oxide on metal surfaces
KR102248788B1 (ko) * 2017-03-08 2021-05-06 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10276505B2 (en) 2017-03-08 2019-04-30 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
KR102217242B1 (ko) * 2017-03-08 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN108573949B (zh) * 2017-03-08 2022-04-05 三星电子株式会社 集成电路器件及其制造方法
US10707165B2 (en) 2017-04-20 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having an extra low-k dielectric layer and method of forming the same
KR102356754B1 (ko) 2017-08-02 2022-01-27 삼성전자주식회사 반도체 장치
CN109545735B (zh) * 2017-09-22 2022-01-28 蓝枪半导体有限责任公司 金属内连线结构及其制作方法
US10727178B2 (en) 2017-11-14 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure and methods thereof
KR102451171B1 (ko) 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
US11315828B2 (en) * 2018-08-15 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal oxide composite as etch stop layer
KR102580659B1 (ko) * 2018-10-01 2023-09-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110494971B (zh) 2019-06-27 2020-06-26 长江存储科技有限责任公司 互连结构及其形成方法
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect
KR20210003328A (ko) 2019-07-01 2021-01-12 삼성전자주식회사 반도체 소자
US11335592B2 (en) * 2019-09-17 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Contact resistance between via and conductive line
US11227792B2 (en) * 2019-09-19 2022-01-18 International Business Machines Corporation Interconnect structures including self aligned vias
US11282742B2 (en) * 2019-10-17 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer etch stop structure and method for forming the same
US11854878B2 (en) * 2019-12-27 2023-12-26 Taiwan Semiconductor Manufacturing Ltd. Bi-layer alloy liner for interconnect metallization and methods of forming the same
DE102020128037A1 (de) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Stickstoffplasmabehandlung zur verbesserung der grenzfläche zwischen einer ätzstoppschicht und einem kupfer-interconnect
US11615983B2 (en) * 2020-04-22 2023-03-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure and method for forming the same
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
CN114068612A (zh) * 2020-08-05 2022-02-18 联华电子股份有限公司 磁阻式随机存取存储器结构及其制作方法
US11749732B2 (en) * 2020-09-29 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Etch profile control of via opening
US11942371B2 (en) * 2020-09-29 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of via opening
CN114512597A (zh) * 2020-11-16 2022-05-17 联华电子股份有限公司 半导体元件及其制作方法
US11854963B2 (en) * 2021-03-03 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnection structure and methods of forming the same
KR20220132139A (ko) * 2021-03-23 2022-09-30 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2023135467A (ja) * 2022-03-15 2023-09-28 キオクシア株式会社 テンプレートおよび半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1193813A (zh) * 1997-03-14 1998-09-23 联华电子股份有限公司 在半导体器件内制作内连线的方法
US20030134521A1 (en) * 2002-01-11 2003-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene method employing multi-layer etch stop layer
CN1646994A (zh) * 2002-04-12 2005-07-27 国际商业机器公司 嵌入式衰减相移光掩模坯料
CN101447472A (zh) * 2007-11-27 2009-06-03 中芯国际集成电路制造(上海)有限公司 刻蚀停止层、双镶嵌结构及其形成方法
CN101859727A (zh) * 2009-04-01 2010-10-13 台湾积体电路制造股份有限公司 内连线结构

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6235603B1 (en) * 1999-07-12 2001-05-22 Motorola Inc. Method for forming a semiconductor device using an etch stop layer
US6335283B1 (en) * 2000-01-05 2002-01-01 Advanced Micro Devices, Inc. Method of reducing in-line copper diffusion
JP4377040B2 (ja) * 2000-07-24 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体の製造方法
US6828245B2 (en) * 2002-03-02 2004-12-07 Taiwan Semiconductor Manufacturing Co. Ltd Method of improving an etching profile in dual damascene etching
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
JP4086673B2 (ja) 2003-02-04 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6902440B2 (en) * 2003-10-21 2005-06-07 Freescale Semiconductor, Inc. Method of forming a low K dielectric in a semiconductor manufacturing process
US7352053B2 (en) * 2003-10-29 2008-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Insulating layer having decreased dielectric constant and increased hardness
US7115993B2 (en) * 2004-01-30 2006-10-03 Tokyo Electron Limited Structure comprising amorphous carbon film and method of forming thereof
US7253501B2 (en) 2004-08-03 2007-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. High performance metallization cap layer
US20060051681A1 (en) * 2004-09-08 2006-03-09 Phototronics, Inc. 15 Secor Road P.O. Box 5226 Brookfield, Conecticut Method of repairing a photomask having an internal etch stop layer
US7217648B2 (en) 2004-12-22 2007-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Post-ESL porogen burn-out for copper ELK integration
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US7371662B2 (en) * 2006-03-21 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a 3D interconnect and resulting structures
US7465676B2 (en) * 2006-04-24 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric film to improve adhesion of low-k film
US8178436B2 (en) * 2006-12-21 2012-05-15 Intel Corporation Adhesion and electromigration performance at an interface between a dielectric and metal
DE102007004867B4 (de) 2007-01-31 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid
US9385034B2 (en) 2007-04-11 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Carbonization of metal caps
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR20090011190A (ko) 2007-07-25 2009-02-02 박석철 전기유압 모터 발전기
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US20110081500A1 (en) * 2009-10-06 2011-04-07 Tokyo Electron Limited Method of providing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
KR20110090583A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8232148B2 (en) 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
WO2012128044A1 (ja) * 2011-03-23 2012-09-27 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9318614B2 (en) * 2012-08-02 2016-04-19 Cbrite Inc. Self-aligned metal oxide TFT with reduced number of masks and with reduced power consumption
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
JP2013115223A (ja) 2011-11-29 2013-06-10 Toyota Motor Corp 半導体装置
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
JP5869923B2 (ja) * 2012-03-09 2016-02-24 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8643074B2 (en) 2012-05-02 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8986921B2 (en) * 2013-01-15 2015-03-24 International Business Machines Corporation Lithographic material stack including a metal-compound hard mask
US9165822B2 (en) * 2013-03-11 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of forming same
US9041216B2 (en) * 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1193813A (zh) * 1997-03-14 1998-09-23 联华电子股份有限公司 在半导体器件内制作内连线的方法
US20030134521A1 (en) * 2002-01-11 2003-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene method employing multi-layer etch stop layer
CN1646994A (zh) * 2002-04-12 2005-07-27 国际商业机器公司 嵌入式衰减相移光掩模坯料
CN101447472A (zh) * 2007-11-27 2009-06-03 中芯国际集成电路制造(上海)有限公司 刻蚀停止层、双镶嵌结构及其形成方法
CN101859727A (zh) * 2009-04-01 2010-10-13 台湾积体电路制造股份有限公司 内连线结构

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558534B (zh) * 2015-09-25 2020-07-31 台湾积体电路制造股份有限公司 用于互连的结构和方法
CN106558534A (zh) * 2015-09-25 2017-04-05 台湾积体电路制造股份有限公司 用于互连的结构和方法
CN108807263B (zh) * 2017-04-28 2021-10-29 台湾积体电路制造股份有限公司 互连结构的蚀刻轮廓控制
CN108807263A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 互连结构的蚀刻轮廓控制
CN110416184A (zh) * 2018-04-27 2019-11-05 台湾积体电路制造股份有限公司 半导体结构及其形成方法
US11769693B2 (en) 2018-04-27 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-based etch-stop layer
US11004734B2 (en) 2018-04-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-based etch-stop layer
CN110416184B (zh) * 2018-04-27 2021-10-08 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN111128675B (zh) * 2018-10-30 2022-09-27 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111128675A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113284876A (zh) * 2020-02-19 2021-08-20 台湾积体电路制造股份有限公司 互连结构及其制造方法
US20220359373A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
US11776895B2 (en) * 2021-05-06 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
WO2023284097A1 (zh) * 2021-07-12 2023-01-19 长鑫存储技术有限公司 一种半导体结构的形成方法

Also Published As

Publication number Publication date
US20190043805A1 (en) 2019-02-07
US20160358854A1 (en) 2016-12-08
DE102015107271B4 (de) 2020-04-09
DE102015107271A1 (de) 2016-04-21
KR20160045550A (ko) 2016-04-27
KR101776387B1 (ko) 2017-09-07
US11942419B2 (en) 2024-03-26
US10090242B2 (en) 2018-10-02
US20160111325A1 (en) 2016-04-21
US10720386B2 (en) 2020-07-21
US9437484B2 (en) 2016-09-06
TWI581326B (zh) 2017-05-01
CN105529321B (zh) 2020-04-10
TW201616568A (zh) 2016-05-01
US20220336348A1 (en) 2022-10-20
US11404368B2 (en) 2022-08-02
US20200350244A1 (en) 2020-11-05

Similar Documents

Publication Publication Date Title
CN105529321A (zh) 集成电路中的蚀刻停止层
US10340178B2 (en) Via patterning using multiple photo multiple etch
CN107665857B (zh) 用于形成具有笔直轮廓的通孔的多重图案化
CN107230660B (zh) 半导体装置的制造方法
US9530728B2 (en) Semiconductor devices and methods of manufacture thereof
US20070123009A1 (en) Technique for increasing adhesion of metallization layers by providing dummy vias
US8993435B2 (en) Low-k Cu barriers in damascene interconnect structures
CN111261584B (zh) 形成半导体器件的方法及半导体器件
CN106941092B (zh) 集成电路结构及其形成方法
CN105874599A (zh) 金属薄膜电阻器及工艺
CN103579181A (zh) 混合互连设计及其形成方法
US20140239501A1 (en) Integrated circuit interconnects and methods of making same
US20090081864A1 (en) SiC Film for Semiconductor Processing
US10636672B2 (en) Method for fluorocarbon film used as middle stop layer for porous low k film
US10923423B2 (en) Interconnect structure for semiconductor devices
CN106876324A (zh) 互连结构的形成方法
US8772164B2 (en) Method for forming interconnection pattern and semiconductor device
US7795136B2 (en) Metal wiring of semiconductor device and forming method thereof
CN114823498A (zh) 半导体结构及其形成方法
US20060226549A1 (en) Semiconductor device and fabricating method thereof
US8227922B2 (en) Semiconductor device having a multilayer interconnection structure that includes an etching stopper film
CN115841987A (zh) 形成互连结构的方法和互连结构
KR100784105B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant