CN106531727A - 具有抗干扰电容器的电子组件 - Google Patents

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Abstract

涉及一种电子组件，具有：若干第一半导体芯片，其中第一半导体芯片中的每个具有第一负载接头和第二负载接头；导体结构，所述具有第一导体带、第二导体带和第三导体带；若干第一抗干扰电容器，布置在导体结构上，并且所述第一抗干扰电容器分别具有第一电容器接头和第二电容器接头；以及冷却体；其中每个第一半导体芯片的第一负载接头与第一导体带导电连接；每个第一半导体芯片的第二负载接头与第三导体带导电连接；每个第一抗干扰电容器的第一电容器接头与第一导体带导电连接；每个第一抗干扰电容器的第二电容器接头与第二导体带导电连接；并且冷却体与第二导体带导电连接。

Description

具有抗干扰电容器的电子组件
技术领域
本发明涉及一种电子组件。电子组件、例如逆变器通常包含电子半导体开关。由半导体开关的开关过程引起地产生不期望的干扰信号，所述干扰信号通过导线连接地和/或以电磁辐射的形式传播。
背景技术
不可避免的寄生电容对到达给电子组件供电的电网中的干扰信号共同负责，电子组件或与电子组件连接的单元相对于地线或者相对于冷却体具有所述寄生电容，该冷却体在运行时通常处于接地电势。寄生电容可以例如存在于地线和电子组件的内部的电连接线路之间、地线和接头线路之间、地线和负载的部件之间等等，电气负载(例如电动机)利用所述接头线路与电子组件连接。如果存在直流电压中间电路，那么所述中间电路同样为寄生电感作出贡献。
图1示出构造为逆变器的电子组件100的电路。电子组件100包含两个半导体开关S1和S2，半导体开关的负载线路串联成一个半桥。所述半桥由电压源900、例如整流电桥供应供电电压。电气负载L通过接头线路906与电子组件100的输出端103(也称为相位输出端Ph)连接，输出端同时是半桥的输出端。
电子组件100具有若干组件内部的寄生电容C1-C3、以及若干组件内部的寄生电感L1，L2和LZ。另外的寄生电容C4(接头线路906)和C5(负载)是组件外部的寄生电容。
C1是电子组件的输出端寄生电容，C2是用于分配正供电电势DC+的连接线路901的寄生电容，并且C3是用于分配负供电电势DC-的连接线路902的寄生电容。
L1是用于分配正供电电势DC+的连接线路901的寄生电感，并且L2是用于分配负供电电势DC-的连接线路902的寄生电感，并且LZ是中间电路电容器的寄生电感。
总之，寄生电容对所谓的同步干扰负责，该同步干扰在电网的接地线路上产生干扰。差动干扰主要由寄生电感造成并且耦合到电网的相位中。
通常尝试使半桥的输出端103上的干扰电容C1并且由此使由所述干扰电容决定的干扰保持尽可能小。然而通过所述措施决定的对干扰的减小通常是不显著地，因为在实际中由外部的寄生电容C4和C5得出的总和通常比C1大得多。
此外，为了减小干扰而尝试将电容C2和C3选择为尽可能相等大小的，这大多数要求电子组件的特定的和成本过高的结构。
为了减小与C1相比大多数明显地在模块外部的寄生电容C4+C5导致的干扰，通常将抗干扰电容器C+和C-连接在地线和用于分配正供电电势DC+的连接线路901之间、或者在地线和用于分配负供电电势DC-的连接线路902之间。借助于抗干扰电容器C+和C-，将电子组件内部的干扰电路相对于冷却体(所述冷却体接地)短路，从而流过电网地线的干扰电流被阻止或者至少明显地减少。然而所述抗干扰电容器C+和C-又随之带来内部的寄生电感L+或L-，这使得组件的干扰发射变差。此外，抗干扰电容器通常在至地线并且至DC+或DC-的连接线路中具有基本上附加的寄生电感。
发明内容
本发明的目的在于，与传统的电子组件相比减小取决于寄生电感和/或寄生电容的在电子组件运行时产生的干扰。该目的通过根据权利要求1所述的电子组件并且通过根据权利要求21所述的用于运行电子组件的方法实现。本发明的设计方案和进一步方案是从属权利要求的内容。
一方面涉及一种电子组件。该电子组件具有若干第一半导体芯片，第一半导体芯片分别具有第一负载接头和第二负载接头。此外，电子组件具有导体结构以及若干第一抗干扰电容器，导体结构具有第一导体带、第二导体带和第三导体带，第一抗干扰电容器中的每个布置在导体结构上并且具有第一电容器接头和第二电容器接头。此外，电子组件具有冷却体。每个第一半导体芯片的第一负载接头与第一导体带导电连接，每个第一半导体芯片的第二负载接头与第三导体带导电连接，每个第一抗干扰电容器的第一电容器接头与第一导体带导电连接，并且每个第一抗干扰电容器的第二电容器接头与第二导体带导电连接。此外，冷却体与第二导体带导电连接。在所述电子组件运行时，冷却体可以接地。
附图说明
下面根据实施例参考附图说明本发明。附图中的图示不是按比例的。附图中：
图1示出电子组件的电路图。
图2示出具有多个电并联连接的子组件的电子组件的电路图。
图3示出根据图2的多个接连布置地子组件。
图4示出电子组件的第一实例的横截面。
图5示出根据图4的电子组件的俯视图。
图6示出电子组件的第二实例的横截面。
图7示出电子组件的第三实例的横截面。
图8示出电子组件的第四实例的横截面。
图9示出根据图8的电子组件的俯视图。
图10示出电子组件的第五实例的横截面。
只要不提出异议，则根据不同的实施例所述的特征能够以任意方式彼此组合。
具体实施方式
在下述的说明中，一些元件以“第一”“第二”“第三”或者诸如此类的命名。在此指明的是，所述名称仅仅用于区别不同的元件。当例如第三元件(例如底单导体带)存在时，这不意味着，相应的第一元件和第二元件(例如第一导体带和第二导体带)也必须存在。
参考图2一方面提出，如图1中所示的抗干扰电容器C+和C-分别由若干子抗干扰电容器3或4替代，所述子抗干扰电容器分别接连地布置在导体结构(在下述附图中参见附图标记6)上。所有子抗干扰电容器3的电容的总和则得出总抗干扰电容，所述总抗干扰电容等于抗干扰电容器C+的电容。与此类似地，所有子抗干扰电容器4的电容的总和得出总抗干扰电容，所述总抗干扰电容等于抗干扰电容器C-的电容。
通过确定的抗干扰电容器C+由若干电并联连接的子抗干扰电容器3构成以替代由一个抗干扰电容器构成，并且通过将大量电并联连接的子抗干扰电容器3在导体结构上分别在一个或多个列中接连地布置，导致减少由抗干扰电容器C+引起的寄生电感L+。
与此类似地，通过确定的抗干扰电容器C-由若干电并联连接的子抗干扰电容器4构成以替代由一个抗干扰电容器构成，并且通过将大量电并联连接的子抗干扰电容器4在导体结构上分别在一个或多个列中接连地布置，导致减少由抗干扰电容器C-引起的寄生电感L-。
如同图2进一步可知的那样，电子组件100具有多个子组件100＇，所述子组件的部件分别接连地在导体结构6上布置地电并联连接。在此，并联电路可以完全或部分地借助于导体结构6实现。
图2示意性地示出若干子组件100＇，所述子组件能够可选地如图所示地构造为相同的。所述子组件中的每个子组件具有一个半桥HB＇。每个半桥HB＇包含一个第一半导体芯片1和一个第二半导体芯片2，所述第一半导体芯片和第二半导体芯片仅仅示例性地分别构造为n沟道IGBT。第一半导体芯片1和第二半导体2可以彼此无关地并且彼此以任意的组合构造为p沟道元件或n沟道元件，和/或g构造为自导通的元件或自截止的元件。
在任何情况中，第一半导体芯片1具有第一负载接头11和第二负载接头12，在第一负载接头和第二负载接头之间形成第一负载线路，并且第二半导体芯片2具有第一负载接头21和第二负载接头22，在所述第一负载接头和第二负载接头之间形成第二负载线路。第一负载线路和第二负载线路在电子组件100的第一电路节点101和第二电路节点102之间电串联连接。为此，第一半导体元件1的第二负载接头12与第二半导体芯片2的第一负载接头21电连接。
第一电路节点101可以例如是电子组件100的第一电子外部接头。相应地，第二电路节点102可以例如是电子组件100的第二电子外部接头。通用接头可以理解为电子组件100的“外部接头”，在所述通用接头上可以使电子组件100从外部被电连接，也就是说，所述接头从电子组件100的外侧是可到达的。
此外对于第一半导体元件1和第二半导体芯片2可以考虑可控制的半导体开关作为元件类型，所述半导体开关具有控制接头13或23，借助于所述控制接头根据施加到控制接头13，23上的控制电势能够可选地使得相关的半导体元件1或2的第一或第二负载线路处于导通状态(半导体芯片被接通，即其负载线路导通)中或者处于截止状态(半导体芯片被关断，即其负载线路截止)中。然而第一半导体元件1和/或第二半导体芯片2同样也可以是无控制接头的半导体元件、例如二极管。
适用于第一半导体元件1和第二半导体芯片2的元件类型例如是具有控制接头的半导体开关、例如MOSFET(Metal Oxide Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、JFET(Junction Field-Effect Transistor，结型场效应晶体管)、HEMT(HighElectron Mobility Transistor，高电子迁移率晶体管)、晶闸管或这一类的元件、或者无控制接头的半导体芯片、例如二极管。
根据元件类型，相同的半导体芯片1，2的第一/第二负载接头11/12，21/22(根据元件的类型)可以例如是漏极接头或源极接头、或者源极接头或漏极接头、或者发射极接头或集电极接头、或者集电极接头或发射极接头，或者阳极接头/阴极接头、或者阴极接头/阳极接头，并且如果半导体芯片1，2是可控的，控制接头13，23是栅极接头或基极接头。
电子组件100可以是任意的变流器半导体模块、逆变器半导体模块或其他功率电子半导体模块。所述电子组件可以例如具有整流器电路或逆变器电路或者用于控制例如电感的负载M、例如马达的电路。
半导体芯片1，2可以是横向的或竖直的元件。在竖直的半导体芯片1，2的情况中，所述半导体芯片具有半导体本体，并且第一负载接头和第二负载接头布置在所述半导体本体的相反的侧上。
如同所示的那样，分别将一个可选的续流二极管D反并联至所述半导体芯片1，2中的每个半导体芯片的负载线路。所述续流二极管D能够可选地集成到相关的半导体元件1，2中。原则上也可能的是，所述续流二极管D布置在电子组件100的外部。
电子组件具有输出端103，所述输出端基本上处于与每个半桥HB＇的第一半导体元件1的第二负载接头12以及第二半导体元件2的第一负载接头21相同的电势上。
第一供电电势DC+可以例如大于第二供电电势DC-。第一供电电势DC+和第二供电电势DC-之间的差值可以持久地或者至少暂时地例如是至少10V、至少100V或者甚至500V。在第一电路节点101和第二电路节点102之间施加的电压、即DC+和DC-之间的电势差可以特别是直流电压，或者至少是具有有效的直流电压分量的电压、例如逆变器的中间电路电压。
图3示意性地示出沿着第一方向x接连地布置在导体结构6上的子组件100＇。出于简明的原因，子组件100＇的部件中分别仅仅示出抗干扰电容器3和4。然而子组件100＇的其他部件能够以相同的方式沿着第一方向x接连地布置在导体结构6上并且电并联连接。在此如同在所有其他设计方案中那样地，流过电子组件100的负载电流近似地沿着第二方向y流动，该方向垂直或者近似垂直于第一方向x延伸。因此，可以实现电子组件100的极低电感的结构或运行。
图4和5以横截面和以俯视图示出第一实例，其中，导体结构6构造为印刷电路板(例如PCB或金属化陶瓷电路载体或叠层总线汇流排(Busscheinenverbund)或空气绝缘板，所述空气绝缘板借助于支座安装在冷却体200上)。根据图4的观察方向相应于第一方向x。导体结构6可以由具有多个导电的第一至第五导体带61，62，63，63＇，64，65，所述导体带通过电介质60(例如塑料或陶瓷)彼此电绝缘。如同也在所有其他的设计方案中那样，导体带61-65具有良好的导电性。所述导体带可以例如由铜或具有高的铜含量的铜合金构成。
导体带61-65在所述附图中分别以相同的阴影线示出，所述导体带(除了由导体带的电阻决定的电压降之外)处于相同的电势。最上方的导线层由第二导体带62构成，并且最下方的导线层由第四导体带64构成。二者并且由此也导体结构6借助于电连接66与导电的冷却体200连接。
(从上方起)第二导线层包含第一导体带61以及导体带63，并且(从上方起)第三导线层包含第五导体带65以及导体带63＇。导体带63和63＇通过一个或多个电连接66彼此导电连接。
在运行期间，第一导体带61处于电势DC+，第二导体带62处于电势DC-，并且两个导体带63和63＇处于与第一半导体元件1的第二负载接头12以及第二半导体元件2的第一负载接头21相同的电势，也就是说，处于电子组件100的输出端103的电势(见图2)。所述半桥HB＇中的每个半桥包含至少一个或两个或更多个第一半导体芯片1以及至少一个或两个或更多个第二半导体芯片2，在多个第一半导体芯片1的情况中，所述第一半导体芯片的第一负载线路11-12并联，在多个第二半导体芯片2的情况中，所述第二半导体芯片的第二负载线路21-22并联。此外，所述第一负载线路11-12中的任一个负载线路与所述第二负载线路21-22中的任一个负载线路串联。
原则上任意种类的连接、例如印刷电路板的通孔金属敷镀、压入引脚、铆焊连接、螺接等能够彼此以任意组合用作电连接66。
与所示的图示不同地，电连接66不必必需布置在相同的截平面中。确切地说，不同的连接66特别是也沿着第一方向x上可以位于不同的和多个位置上。
具有沿着第一方向x接连地布置的半桥HB＇的列RHB＇可以完全或者部分地布置在冷却体200和导体结构6之间。替换地，具有沿着第一方向x接连地布置的半桥HB＇的列RHB＇也可以侧向地(y方向)在冷却体200上布置在导体结构6旁边并且与位于所述导体结构上的抗干扰电容器3和/或4导电连接。
通过将承载正供电电势DC+的第一导体带61和承载负供电电势DC-的第一导体带65布置在第二导体带62和第四导体带64之间，第二导体带和第四导体带都处于接地电势或冷却体电势，由第一或第五导体带61，65引起的干扰以有利的方式被屏蔽。
为了使电子组件100电接触，印刷电路板的一些金属化平面的区段从所述印刷电路板的电介质60突出并且由此用作用于输送正供电电势DC+的电接头71、用于输送负供电电势DC-的电接头72以及用于连接负载L(图2)的电接头73。
至少一列R3和/或R4布置在导体结构6上，其中，一个列R3具有若干第一抗干扰电容器3，所述第一抗干扰电容器沿着第一方向x接连地布置，其中，一个列R4具有若干第二抗干扰电容器4，所述第二抗干扰电容器沿着第一方向x接连地布置。
第一抗干扰电容器3中的每个第一抗干扰电容器具有一个第一电容器接头31和一个第二电容器接头32，并且第二抗干扰电容器4具有一个第一电容器接头41和一个第二电容器接头42。第一抗干扰电容器3的第一电容器接头31与第一导体带61导电连接，并且第一抗干扰电容器3的第二电容器接头32与第二导体带62导电连接。此外，第二抗干扰电容器4的第一电容器接头41与第五导体带65导电连接，并且第二抗干扰电容器4的第二电容器接头42第四导体带64导电连接。
可选地可以在导体结构6上还布置至少一列R5，该列具有若干中间电路电容器5，所述中间电路电容器5沿着第一方向x接连地布置。
所述中间电路电容器5中的每个中间电路电容器具有一个第一电容器接头51以及一个第二电容器接头52，该第一电容器接头与第一导体带61导电连接，该第二电容器接头与第五导体带65导电连接。
在此如同在本发明的所有其他的设计方案中那样地，抗干扰电容器3和/或4可以是按照根据(在2015年9月10日生效的文本)IEC60384-1标准的Y类的电容器。所述抗干扰电容器3和/或4相应于所述子类Y1，Y2，Y3或Y4中的一个。
此外同样如同在本发明的所有其他的设计方案中那样地，中间电路电容器5可以是按照根据(在2015年9月10日生效的文本)IEC60384-1标准的X类的电容器。所述中间电路电容器5相应于所述子类X1，X2，X3中的一个。
图6示出一个另外的设计方案，其中，导体结构6如同所述地构造为印刷电路板(例如PCB或金属化陶瓷电路载体或叠层总线汇流排或空气绝缘板，所述空气绝缘板借助于支座安装在冷却体200上)。在导体结构6的不同的金属化平面之间的电连接并且由此也在不同的导体带61-65之间的电连接可以如同所示地仅仅借助于印刷电路板的通孔金属敷镀81进行。
如同此外由图6可知的那样，具有沿着第一方向x接连地布置的半桥HB＇的列RHB＇可以侧向地(y方向)在冷却体200上布置在导体结构6旁边并且借助于连接元件67、例如键合线或其他电连接元件与导体结构6和(如果存在的)位于所述导体结构上的第一和第二抗干扰电容器3和/或4以及中间电路电容器5导电连接。
导体结构6可以例如借助于钎焊连接、烧结连接或导电的粘合连接直接固定在冷却体200上，从而产生在冷却体200和与地线(即与冷却体200)要连接的导体带62，64之间的导电连接。在此，该连接可以直接在冷却体200和与地线要连接的导体带(在此：62)之间产生。
在此也可以如同所示地将具有正供电电势DC+的第一导体带61和具有负供电电势DC-的第一导体带65至少部分地布置在第二导体带62和第四导体带64之间，所述第二导体带和第四导体带都处于接地电势或冷却体电势。
此外，第二导体带62和第四导体带64在此也与导电的冷却体200导电连接。
同样如同由根据图6的实例可知的那样，(如果存在的)第一抗干扰电容器3、第二抗干扰电容器4和中间电路电容器5构造为SMD电容器(SMD＝Surface Mounted Device，表面贴装器件)。
此外如图6中所示地，电子组件100也具有两个或多个列R5，其中每列具有若干中间电路电容器5，所述中间电路电容器沿着第一方向x接连地布置。两个或多个列R5的中间电路电容器5电并联连接。
图7示出电子组件100的拓扑结构，拓扑结构可以利用本发明的任一设计方案实现。在图7中以I表示流过电子组件100的负载电流，即当第一半导体芯片1导通并且第二半导体芯片2截止时在接头71和接头73之间的电流，或者当第一半导体芯片1截止并且第二半导体芯片2导通时在接头72和接头73之间的电流。所述的拓扑这样选择，以使得在电流值采用其最大值的时间点上所述电流的平均电流方向垂直于或基本上垂直于第一方向x延伸。因此，虽然导体结构6是平坦的或者基本上平坦的，但是只要满足所谓的标准，这不是强制必需的。导体结构6例如可以具有明显不平坦的(例如弯曲的或者由不同定位的印刷电路板组成的)拓扑，这应以根据图7的图示示出。
总之，电流I大致沿着一个带(即沿着带方向)流动，并且所述电流在横向于带方向的方向上(即在带的宽度上)尽可能均匀地分配。根据开关状态，当第一半导体芯片1导通并且第二半导体芯片2截止时，电流I沿着接头71和接头73之间的宽的第一带流动，当第一半导体芯片1截止并且第二半导体芯片2导通时，该电流沿着在接头72和接头73之间的宽的第二带流动。有利的是，第一带和第二带尽可能平行地并且以尽可能小的间距平行地延伸。
电流I在所述带的整个宽度上均匀的分配可以通过如下方式实现，即若干相同的单个元件(例如若干用于实现根据图1的第一开关S1的第一半导体芯片1、若干用于实现根据图1的第二开关S2的第二半导体芯片2)在一个或多个分别横向于带方向延伸的列中接连地布置。
在图7中出于简明未示出导体结构6的组装。然而所述组装可以相应于其他所述的设计方案实现。
如同参考图8以横截面并且在图9中以俯视图示出的那样，导体结构6也可以由两个或多个子印刷电路板60＇，60〃组成(所述子印刷电路板例如构造为PCB或金属化陶瓷电路载体或叠层总线汇流排)。例如两个相邻的子印刷电路板60＇，60〃可以在其朝向彼此的侧上借助于钎焊层或者导电或电绝缘的粘接层或者由烧结的金属粉末构成的层彼此连接。在导体结构6的不同的金属化平面之间的电连接可以完全在不对参与的子印刷电路板60＇，60〃进行通孔金属敷镀的情况下形成。取而代之地，在导体结构6的不同的金属化平面之间的电连接仅仅借助于连接元件68(例如键合线、金属细带)实现，所述连接元件完全布置在导体结构6的外部。
此外如同由图8和9可知的那样，两个或多个中间电路电容器5＇串联，以便中间电路电容器5获得较高的电压强度，该中间电路电容器具有与第一导体带61电连接的第一接头51以及与第五导体带65电连接的第一接头52。用于由两个串联的中间电路电容器5＇构成的中间电路电容器5的等效电路图在图8中示出。
多个这种由两个或多个中间电路电容器5＇构成的串联电路可以又电并联连接并且沿着第一方向x接连地布置。在此可以存在两个或多个列R5＇，其中每列具有若干中间电路电容器5＇，所述中间电路电容器沿着第一方向x接连地布置。
中间电路电容器5＇也可以是按照根据(在2015年9月10日生效的文本)IEC 60384-1标准的X类的电容器。所述中间电路电容器5＇可以特别是相应于所述子类X1，X2或X3中的一个。
用于输送正供电电势DC+的电接头71、用于输送负供电电势DC-的电接头72以及用于连接负载L(图2)的电接头73可以例如构造为弯曲的连接片，所述连接片分别在至少一个根点上与导体结构6的所述金属化平面中的一个金属化平面和/或与所述导体带61-65中的一个导体带导电连接。相应的连接可以例如通过钎焊或焊接(特别是超声波焊接)或烧结产生。在根据图9的俯视图中出于更好的简明性未示出接头71，72和73。仅仅示出连接部位，在所述连接部位上，接头71，72和73的根点与对应的金属化平面或对应的导体带61-65连接。
图10还示出一个另外的设计方案，其中，导体结构构造为印刷电路板(例如PCB或金属化陶瓷电路载体或叠层总线汇流排)，其中，在导体结构6的不同的金属化平面之间的电连接并且由此也在不痛的导体带61-65之间的电连接仅仅借助于印刷电路板的通孔金属敷镀81实现。第一和第二半导体芯片1，2以及必要时存在的续流二极管D(图2)装入到印刷电路板中。如果存在，则具有第一抗干扰电容器3的列R3、具有第二抗干扰电容器4的列R4以及具有中间电路电容器5的列R5又布置在导体结构6上。所述列R3，R4，R5又沿着第一方向x延伸。电容器3，4，5能够同样可选地装入到PCB中。
导体结构6可以例如借助于钎焊连接、烧结连接或导电的粘合连接直接固定在冷却体200上，从而产生在冷却体200和与地线(即与冷却体200)要连接的导体带62，64之间的导电连接。在此，该连接可以直接在冷却体200和与地线要连接的导体带(在此：64)之间产生。
为了使电子组件100被电接通，印刷电路板的一些金属化平面的区段从所述印刷电路板的电介质60突出并且由此用作用于输送正供电电势DC+的电接头71、用于输送负供电电势DC-的电接头72以及用于连接负载L(图2)的电接头73。
电容器3，4和5在导体结构6上的装配能够以前述方式中的任一方式实现。电容器3，4和5特别是可以替换地也构造为SMD元件。
利用本发明不再需要将寄生电容C2和C3(见图1)设计为尽可能相同的。因此，寄生电容C2(即在用于输送正供电电势DC+的电接头71和第三导体带63之间形成的寄生电容)和寄生电容C3(即在用于输送负供电电势DC-的电接头72和第三导体带63之间形成的寄生电容)之间的比例小于0.5或大于2.0。
利用本发明与传统的要求相比显著地减小了抗干扰电容器的寄生电容，也减小了中间电路电容器的寄生电容，从而高效地减少了由外部的电容引起的干扰。
本发明的所有设计方案可以具有下述的特征。所述特征可以彼此任意地组合：
导体带61-65(如果存在)可以彼此平行地延伸。
第一导体带61(DC+)和第五导体带65(DC-)可以具有小于5mm或者甚至小于1mm的间距。
第二导体带(地线)和第四导体带(地线)可以具有小于20mm或者甚至小于5mm的间距。
导体结构6的所有导体带61-65(如果存在)可以构造为平坦的、彼此平行的层。
列R3可以例如具有至少两个或者甚至至少四个第一抗干扰电容器3，所述第一抗干扰电容器沿着第一方向x接连地布置。
列R4可以例如具有至少两个或者甚至至少四个第二抗干扰电容器4，所述第二抗干扰电容器沿着第一方向x接连地布置。
列R5可以例如具有至少两个或者甚至至少四个中间电路电容器5，所述中间电路电容器沿着第一方向x接连地布置。
由第一抗干扰电容器3的并联电路得出的总电容与所述干扰电容C1，C2，C3，C4和C5中的最大干扰电容相比可以选择为非常大的(例如大5倍)。
由第二抗干扰电容器4的并联电路得出的总电容与所述干扰电容C1，C2，C3，C4和C5中的最大干扰电容相比可以选择为非常大的(例如大5倍)。
由第一抗干扰电容器3得出的总电容和由第二抗干扰电容器4得出的总电容可以除了元件公差之外选择为相同大小。如果在导体结构6中研究其导体带61-65中的两个导体带，则这两个导体带具有总寄生电感LS。相应的所述两个导体带的一个实例是第一导体带61(DC+)和第五导体带65(DC-)。其总寄生电感在图1中相应于L1和L2的总和。相应地也适用于例如这对第一导体带61(DC+)和第三导体带63(Ph)，或者适用于这对第五导体带65(DC-)和第三导体带63(Ph)。
寄生电感LS可以近似通过公式LS＝μ·A·B·L/B求取，其中，μ＝μr·μo给出这两个导体带之间的电介质60的导磁常数，A为所述导体带的间距，B为宽度，这两个导体带在该宽度上横向于第一方向x延伸，以及L为长度，这两个导体带在该长度上沿着第一方向x延伸。
间距A与(最小)绝缘距离有关，所述绝缘距离又与电压等级有关，根据所述电压等级来设计电子组件100。如果这两个导体带的表面暴露于空气中，长度L由用于元件1，2，3，4，5(如果存在)和必要漏电路径的空间需求得出。为了避免所述漏电路径，电子组件100能够可选地以介电的注塑材料、例如硅酮凝胶来注射成型。所述注塑材料可以例如从冷却体200延伸直到超过半导体芯片1和2，和/或直到超过抗干扰电容器3和/或4，和/或超过中间电路电容器5。长度L可以例如处于0.5cm至10侧面的范围内。通过悬着或者通过增大宽度B可以近乎任意地减小电感。宽度B与间距A的比例可以例如大于10。
通常对于由电子组件100待接通的较高的电流(例如通过接头Ph的电流)而言需要较小的寄生电感LS，因为高的电流通常也引起强烈的电流改变(也就是说电流I根据时间t的导数dI/dt按照数值来说采用高数值)，所述电流改变结合高的寄生电感LS导致高的感应电压。所以寄生电感LS可以根据待接通的电流I来选择。第一半导体芯片1的额定电流的总和或第二半导体芯片2的额定电流的总和设定为用于求取待接通的电流I的基础。此外可以根据电压等级预定用于乘积LS·I的不同的最大允许边界值，根据所述电压等级设计电子组件100，其中，较高的最大允许边界值适用于较高的电压等级。
由LS·I得出的乘积对于600V的电压VDC(该电压是DC+和DC-之间的差值)而言可以小于10μVs或者小于5μVs或者甚至小于2μVs。当电压VDC不同于600V的参考电压时，用于乘积LS·I的所述最大边界值(10μVs，5μVs和2μVs)可以线性地匹配。当电压VDC例如是900V时，所述电压比600V的参考电压大1.5倍。因此，乘积LS·I对于900V的电压VDC而言可以小于15μVs(＝1.5·10μVs)或者小于7.5μVs(＝1.5·5μVs)或者甚至小于3μVs(＝1.5·2μVs)。
装配在冷却体200上的半桥HB＇可以在其朝向冷却体200的侧上与冷却体200导电连接(见图6，7，8和10)。
电子组件100可以然而不必必需地具有一个或多个半桥。虽然电子组件100具有第一半导体芯片1，但是不具有第二半导体芯片。虽然电子组件100具有第二半导体芯片2，但是不具有第一半导体芯片1。相应地适用于第一抗干扰电容器3和第二抗干扰电容器4。
此外，电子组件100可以包含任意的电路、例如3电平逆变器、多电平逆变器、矩阵式逆变器、NPC逆变器(Neutral Point Clamped中点钳位式)。

Claims (21)

1.一种电子组件，所述电子组件具有：
若干第一半导体芯片(1)，其中所述若干第一半导体芯片中的每个所述第一半导体芯片具有第一负载接头(11)和第二负载接头(12)；
导体结构(6)，所述导体结构具有第一导体带(61)、第二导体带(62)和第三导体带(63)；
若干第一抗干扰电容器(3)，所述若干第一抗干扰电容器布置在所述导体结构(6)上，并且所述若干第一抗干扰电容器分别具有第一电容器接头(31)和第二电容器接头(32)；以及
冷却体(200)；
其中，
每个第一半导体芯片(1)的第一负载接头(11)与所述第一导体带(61)导电连接；
每个第一半导体芯片(1)的第二负载接头(12)与所述第三导体带(63)导电连接；
每个第一抗干扰电容器(3)的第一电容器接头(31)与所述第一导体带(61)导电连接；
每个第一抗干扰电容器(3)的第二电容器接头(32)与所述第二导体带(62)导电连接；并且
所述冷却体(200)与所述第二导体带(62)导电连接。
2.根据权利要求1所述的电子组件，其中所述第一抗干扰电容器(3)被布置在沿第一方向(x)延伸的列(R3)中。
3.根据权利要求1或2所述的电子组件，其中所述第一抗干扰电容器(3)的数量大于或等于所述第一半导体芯片(1)的数量。
4.根据前述权利要求中任一项所述的电子组件，其中所述第一抗干扰电容器(3)是按照根据IEC 60384-1标准的Y类的电容器。
5.根据前述权利要求中任一项所述的电子组件，其中所述第一抗干扰电容器(3)构造为SMD电容器。
6.根据前述权利要求中任一项所述的电子组件，所述电子组件具有若干第二半导体芯片(2)，所述若干第二半导体芯片中的每个第二半导体芯片具有第一负载接头(21)和第二负载接头(22)，其中：
所述导体结构(6)具有第五导体带(65)；
每个第二半导体芯片(2)的第一负载接头(21)与所述第三导体带(63)导电连接；并且
每个第二半导体芯片(2)的第二负载接头(22)与所述第五导体带(65)导电连接。
7.根据权利要求6所述的电子组件，具有若干第二抗干扰电容器(4)，所述第二抗干扰电容器被布置在所述导体结构(6)上，并且所述第二抗干扰电容器分别具有第一电容器接头(41)和第二电容器接头(42)，其中每个第二抗干扰电容器(4)的第一电容器接头(41)与所述第五导体带(65)导电连接，并且其中每个第二抗干扰电容器(4)的第二电容器接头(42)与所述导体结构(6)的所述第二导体带(62)和/或与第四导体带(64)导电连接。
8.根据权利要求7所述的电子组件，其中，所述第二抗干扰电容器(4)被布置在沿第一方向(x)延伸的列(R4)中。
9.根据权利要求7或8所述的电子组件，其中所述第二抗干扰电容器(4)的数量大于或等于所述第二半导体芯片(1)的数量。
10.根据权利要求8或9所述的电子组件，其中所述第二抗干扰电容器(4)是按照根据IEC 60384-1标准的Y类的电容器。
11.根据权利要求7-10中任一项所述的电子组件，其中所述第二抗干扰电容器(4)构造为SMD电容器。
12.根据权利要求7-11中任一项所述的电子组件，具有若干中间电路电容器(5)，所述中间电路电容器被布置在所述导体结构(6)上，并且所述中间电路电容器分别具有第一电容器接头(51)和第二电容器接头(52)，其中每个中间电路电容器(5)的第一电容器接头(51)与所述第一导体带(61)导电连接，并且其中每个第二中间电路电容器(5)的第二电容器接头(52)与所述导体结构(6)的第五导体带(65)导电连接。
13.根据权利要求12所述的电子组件，其中所述中间电路电容器(5)被布置在沿第一方向(x)延伸的列(R5)中。
14.根据权利要求12或13所述的电子组件，其中所述中间电路电容器(5)是按照根据IEC 60384-1标准的X级的电容器。
15.根据权利要求12-14中任一项所述的电子组件，其中所述中间电路电容器(5)构造为SMD电容器。
16.根据权利要求7-15中任一项所述的电子组件，具有
用于输入第一供电电势(DC+)的第一接头(71)和用于输入第二供电电势(DC-)的第二接头(72)；
第一寄生电容(C2)，被构造在所述第一接头(71)和所述第三导体带(63)之间；
第二寄生电容(C3)，被构造在所述第二接头(72)和所述第三导体带(63)之间；其中，
所述第一寄生电容(C2)和所述第二寄生电容(C3)之间的比例小于0.5或者大于2.0。
17.根据前述权利要求中任一项所述的电子组件，其中所述第一半导体芯片(1)被布置在所述导体结构(6)上或者嵌入到所述导体结构中。
18.根据前述权利要求中任一项所述的电子组件，其中所述导体结构(6)被构造为印刷电路板。
19.根据权利要求18所述的电子组件，其中所述印刷电路板没有通孔金属敷镀。
20.根据前述权利要求中任一项所述的电子组件，其中所述导体结构(6)具有第四导体带(64)，所述第四导体带与所述第二导体带(62)电连接，并且其中所述第一导体带(61)和所述第五导体带(65)被布置在所述第二导体带(62)和所述第四导体带(64)之间。
21.一种用于操作电子组件的方法，其中将根据前述权利要求中任一项构造的电子组件的冷却体(200)接地。
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