CN110364110B - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器，包括：预充电路，用于在输入端提供的有效信号的控制下，对上拉节点进行预充；复位电路，用于在复位端提供的有效信号的控制下，将第一电源端提供的信号传输至上拉节点；第一输出电路，用于在上拉节点处于有效电位时将时钟信号端的信号传输至第一输出端；第二输出电路，用于在上拉节点处于有效电位时将时钟信号端的信号传输至第二输出端；输出控制电路，用于在输出控制端提供的有效信号的控制下，将第一输出端和第二输出端导通。本发明还提供一种移位寄存器的驱动方法、栅极驱动电路、显示装置。本发明能够减小因晶体管的阈值漂移导致的显示不良。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

阵列基板行驱动(Gate Driver On Array，简称GOA)是一种将栅极驱动电路集成于阵列基板上的技术，栅极驱动电路包括多个移位寄存器，每个移位寄存器对应一行栅线。

但是在实际应用中，由于移位寄存器中的薄膜晶体管的栅极长期受到各种电压信号的作用，导致阈值电压会发生偏移，从而导致各种信号衰减乃至无输出。由于各移位寄存器之间是级联的，因此，如果某一级移位寄存器出现无输出，就会导致另外一级移位寄存器出现多输出(Multi-Output)等异常输出现象，最终导致各种显示不良，如画面出现横纹、扫屏等不良。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

为了解决上述技术问题之一，本发明提供一种移位寄存器，包括：

预充电路，与所述移位寄存器的输入端、上拉节点相连，用于在所述输入端提供的有效信号的控制下，对所述上拉节点进行预充；

复位电路，与所述移位寄存器的复位端、所述上拉节点和第一电源端相连，用于在所述复位端提供的有效信号的控制下，将所述第一电源端提供的信号传输至所述上拉节点；

第一输出电路，与所述上拉节点、时钟信号端和第一输出端相连，用于在所述上拉节点处于有效电位时将所述时钟信号端的信号传输至所述第一输出端；

第二输出电路，与所述上拉节点、时钟信号端和第二输出端相连，用于在所述上拉节点处于有效电位时将所述时钟信号端的信号传输至所述第二输出端；

输出控制电路，与输出控制端、所述第一输出端和所述第二输出端相连，用于在所述输出控制端提供的有效信号的控制下，将所述第一输出端和所述第二输出端导通。

可选地，所述输出控制电路包括：输出控制晶体管，所述输出控制晶体管的栅极与所述输出控制端相连，所述输出控制晶体管的第一极与所述第一输出端相连，所述输出控制晶体管的第二极与所述第二输出端相连。

可选地，所述预充电路包括：预充晶体管，所述预充晶体管的栅极和第一极均与所述输入端相连，所述预充晶体管的第二极与所述上拉节点相连；

所述复位电路包括：复位晶体管，所述复位晶体管的栅极与复位端相连，所述复位晶体管的第一极与所述上拉节点相连，所述复位晶体管的第二极与所述第一电源端相连；

所述第一输出电路包括：第一输出晶体管和电容，所述第一输出晶体管的栅极与所述上拉节点相连，所述第一输出晶体管的第一极与所述时钟信号端相连，所述第一输出晶体管的第二极与所述第一输出端相连；所述电容的两端分别与所述上拉节点和所述第一输出端相连；

所述第二输出电路包括：第二输出晶体管，所述第二输出晶体管的栅极与所述上拉节点相连，所述第二输出晶体管的第一极与所述时钟信号端相连，所述第二输出晶体管的第二极与所述第二输出端相连。

可选地，所述移位寄存器还包括：第一下拉控制电路、第一下拉电路、第二下拉控制电路和第二下拉电路，其中，

所述第一下拉控制电路与所述上拉节点、第一下拉节点、第一电源端、第二电源端相连，用于在所述上拉节点处于有效电位时将所述第一电源端提供的信号传输至所述第一下拉节点，以及在所述上拉节点处于无效电位时将所述第二电源端提供的信号传输至第一下拉节点；

所述第一下拉电路与所述第一下拉节点、所述上拉节点、所述第一输出端、所述第二输出端、所述第一电源端和第四电源端相连，用于在第一下拉节点处于有效电位时，将所述第一电源端提供的信号传输至上拉节点和第一输出端、将第四电源端提供的信号传输至第二输出端；

所述第二下拉控制电路与上拉节点、第二下拉节点、第一电源端、第三电源端相连，用于在上拉节点处于有效电位时将第一电源端提供的信号输入至所述第二下拉节点，以及在上拉节点处于无效电位时将第三电源端提供的信号传输至所述第二下拉节点；

所述第二下拉电路与所述第二下拉节点、所述上拉节点、所述第一输出端、所述第二输出端、所述第一电源端、第四电源端相连，用于在第二下拉节点处于有效电位时，将所述第一电源端提供的信号传输至上拉节点和第一输出端、将第四电源端提供的信号传输至第二输出端；

所述第二电源端提供的信号和所述第三电源端提供的信号均为在有效电位和无效电位之间进行切换的信号；且在任意时刻，第二电源端提供的信号和第三电源端提供的信号中的一者处于有效电位，另一者处于无效电位。

可选地，所述第一下拉控制电路包括：第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，

所述第一下拉控制晶体管的栅极和第一极均与所述第二电源端相连，所述第一下拉控制晶体管的第二极与所述第二下拉控制晶体管的栅极、所述第三下拉控制晶体管的第一极相连；

所述第二下拉控制晶体管的第一极与第二电源端相连，所述第二下拉控制晶体管的第二极与第一下拉节点相连；

所述第三下拉控制晶体管的栅极与所述上拉节点相连，所述第三下拉控制晶体管的第二极与所述第一电源端相连；

所述第四下拉控制晶体管的栅极与上拉节点相连，所述第四下拉控制晶体管的第一极与第一下拉节点相连，所述第四下拉控制晶体管的第二极与所述第一电源端相连；

所述第一下拉电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管，

所述第一下拉晶体管的栅极、所述第二下拉晶体管的栅极和所述第三下拉晶体管的栅极均与所述第一下拉节点相连，所述第一下拉晶体管的第一极与上拉节点相连，所述第一下拉晶体管的第二极与所述第一电源端相连；

所述第二下拉晶体管的第一极与所述第一输出端相连，所述第二下拉晶体管的第二极与所述第一电源端相连；

所述第三下拉晶体管的第一极与所述第二输出端相连，所述第三下拉晶体管的第二极与所述第四电源端相连。

可选地，所述第二下拉控制电路包括：第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管，

所述第五下拉控制晶体管的栅极和第一极均与所述第三电源端相连，所述第五下拉控制晶体管的第二极与所述第六下拉控制晶体管的栅极、第七下拉控制晶体管的第一极相连；

所述第六下拉控制晶体管的第一极与所述第三电源端相连，所述第六下拉控制晶体管的第二极与所述第二下拉节点相连；

所述第七下拉控制晶体管的栅极与所述上拉节点相连，所述第七下拉控制晶体管的第二极与所述第一电源端相连；

所述第八下拉控制晶体管的栅极与所述上拉节点相连，所述第八下拉控制晶体管的第一极与所述第二下拉节点相连，所述第八下拉控制晶体管的第二极与所述第一电源端相连；

第二下拉电路包括：第四下拉晶体管、第五下拉晶体管和第六下拉晶体管，

所述第四下拉晶体管、所述第五下拉晶体管和所述第六下拉晶体管的栅极均与所述第二下拉节点相连，所述第四下拉晶体管的第一极与上拉节点相连，所述第四下拉晶体管的第二极与第一电源端相连；

所述第五下拉晶体管的第一极与所述第一输出端相连，所述第五下拉晶体管的第二极与所述第一电源端相连；

所述第六下拉晶体的第一极与所述第二输出端相连，所述第六下拉晶体的第二极与所述第四电源端相连。

相应地，本发明还提供一种如上所述的移位寄存器的驱动方法，包括：

在所述移位寄存器的累计工作时间达到预设阈值之前，向所述输出控制端提供无效信号，以使得所述第一输出端和所述第二输出端断开；并且，

在预充阶段，向所述移位寄存器的输入端提供有效信号，向时钟信号端提供无效信号；

在输出阶段，向所述输入端提供无效信号，向时钟信号端提供有效信号；

在复位阶段，向所述复位端提供有效信号；

在所述移位寄存器的累计工作时间达到预设阈值之后，向所述输出控制端提供有效信号，以使得所述第一输出端和所述第二输出端断开；并且，

在预充阶段，向所述移位寄存器的输入端提供有效信号，向时钟信号端提供无效信号；

在输出阶段，向所述输入端提供无效信号，向时钟信号端提供有效信号；

在复位阶段，向所述复位端提供有效信号。

相应地，本发明还提供一种栅极驱动电路，包括级联的多个移位寄存器，所述移位寄存器为如上所述的移位寄存器。

可选地，所述栅极驱动电路还包括计时器，该计时器与每个移位寄存器的输出控制端相连，用于以预定频率获取栅极驱动电路的累计工作时间，并在该累计工作时间达到预设阈值之前，向各级移位寄存器的输出控制端提供无效信号；在所述累计工作时间达到预设阈值之后，向各级移位寄存器的输出控制端提供有效信号。

相应地，本发明还提供一种显示装置，包括如上所述的栅极驱动电路。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为现有技术的栅极驱动电路中某一个移位寄存器单元出现信号衰减前后的信号时序图；

图2为本发明实施例一提供的移位寄存器的结构示意图；

图3为本发明实施例一提供的移位寄存器的具体结构示意图；

图4为本发明实施例二提供的移位寄存器的结构示意图；

图5为图4所示的移位寄存器在不同时间段的工作时序图；

图6为本发明实施例四提供的栅极驱动电路的示意图。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

在栅极驱动电路中，多个移位寄存器级联，实现依次输出。而由于移位寄存器中的薄膜晶体管的栅极长期受到各种电压信号的作用，导致阈值电压会发生偏移，从而导致各种信号衰减乃至无输出。图1为现有技术的栅极驱动电路中某一个移位寄存器单元出现信号衰减前后的信号时序图，虚线左侧为移位寄存器的信号在正常情况下的时序，虚线右侧为移位寄存器的晶体管出现阈值偏移后的信号的时序图。如图1所示，移位寄存器的薄膜晶体管出现阈值漂移后，该移位寄存器中各信号端(如，输入端INPUT、第一输出端GOUT、第二输出端OC、复位端RST和上拉节点PU)的信号也会发生衰减乃至无输出。此时，与该移位寄存器相连的另外一级移位寄存器因接收不到复位信号而出现多输出现象，最终导致各种显示不良，如横纹、扫屏等不良。

为解决上述技术问题，本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。以下结合附图对本发明的各个实施例进行详细说明，其中，此处所描述的各个实施例仅用于说明和解释本发明，并不用于限制本发明。

首先需要说明的是，本发明各实施例中的各个晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件；晶体管的第一极和第二极中的一者为该晶体管的源极，另一者为该晶体管的漏极。

另外，本发明中的“有效电位”为能够使晶体管导通的电位，“无效电位”为能够使晶体管关断的电位；“有效信号”为能够使晶体管导通的信号，“无效信号”为能够使晶体管关断的信号。当晶体管为N型晶体管时，有效电位是指高电平电位，无效电平是指低电平电位；有效信号是指高电平信号，无效信号是指低电平信号；而当晶体管为P型晶体管时，有效电位是指低电平电位，有效信号是指低电平信号；无效电位是指高电平电位；无效信号是指高电平信号。

在本发明中以各晶体管均为N型晶体管为例进行示例性说明。此时，有效信号为高电平信号、无效信号为低电平信号；有效电位为高电平电位，无效电位为低电平电位。

图2为本发明实施例一提供的移位寄存器的结构示意图。如图2所示，移位寄存器包括：预充电路10、复位电路20、第一输出电路31、第二输出电路32和输出控制电路40。

其中，预充电路10与移位寄存器的输入端INPUT、上拉节点相连，用于在输入端INPUT提供的有效信号的控制下，对上拉节点PU进行预充。

复位电路20与移位寄存器的复位端RST、上拉节点PU和第一电源端V1相连，用于在复位端RST提供的有效信号的控制下，将第一电源端V1提供的信号传输至上拉节点PU。

第一输出电路31与上拉节点PU、时钟信号端CLK和第一输出端Gout相连，用于在上拉节点PU处于有效电位时将时钟信号端CLK的信号传输至第一输出端Gout。第二输出电路32与上拉节点、时钟信号端CLK和第二输出端OC相连，用于在上拉节点PU处于有效电位时将时钟信号端CLK的信号传输至第二输出端OC。

其中，第一输出端Gout用于与显示区的栅线连接，第二输出端OC用于与其他移位寄存器的输入端INPUT和复位端RST进行级联。

输出控制电路40与输出控制端Vcomp、第一输出端Gout和第二输出端OC相连，用于在输出控制端Vcomp提供的有效信号的控制下，将第一输出端Gout和第二输出端OC导通。

移位寄存器在工作时，时钟信号端CLK提供在高低电平之间切换的时钟信号。其中，在移位寄存器工作的预充阶段，时钟信号端CLK处于低电平状态，输入端INPUT处于高电平状态，从而使上拉节点PU接收到输入端INPUT提供的高电平信号；在输出阶段，时钟信号端CLK处于高电平状态，此时，第一输出电路31将时钟信号端CLK的高电平信号传输至第一输出端Gout，第二输出电路32将时钟信号端CLK的高电平信号传输至第二输出端OC。通常，移位寄存器的上拉节点PU在输出阶段会达到较高的电位，因此，受上拉节点PU控制的第一输出电路31和第二输出电路32中的晶体管较容易出现阈值漂移。另外，由于第一输出电路31将时钟信号端的信号传输至栅线，第二输出端OC作为与上下级移位寄存器的级联端，因此，为了保证移位寄存器对栅线的正常扫描，同时防止显示装置的边框过大，可以在第二输出电路32中采用尺寸较小的晶体管，而在第一输出电路31中采用尺寸较大的晶体管。这样，随着使用时间的增加，第二输出电路32中的晶体管更容易发生阈值漂移。

在本发明实施例中，第一输出端Gout和第二输出端OC之间连接有输出控制电路40，因此，当第二输出电路32中的晶体管因发生阈值漂移而导致第二输出端OC的信号发生衰减时，可以向输出控制端Vcomp提供有效信号，以使得第一输出端Gout和第二输出端OC导通，从而将第一输出端Gout的正常信号传输至第二输出端OC，对第二输出端OC进行补偿，防止第二输出端OC的信号出现失真变形，进而保证级联的多个移位寄存器的正常运行，防止出现现有技术中因某一级移位寄存器接收不到复位信号而出现的扫屏、横纹等不良，进而改善显示效果。

图3为本发明实施例一提供的移位寄存器的具体结构示意图，如图3所示，输出控制电路40包括：输出控制晶体管M14，输出控制晶体管M14的栅极与输出控制端Vcomp相连，输出控制晶体管M14的第一极与第一输出端Gout相连，输出控制晶体管M14的第二极与第二输出端OC相连。

预充电路10包括：预充晶体管M1，预充晶体管M1的栅极和第一极均与输入端INPUT相连，预充晶体管M1的第二极与上拉节点PU相连。

复位电路20包括：复位晶体管M2，复位晶体管M2的栅极与复位端RST相连，复位晶体管M2的第一极与上拉节点PU相连，复位晶体管M2的第二极与第一电源端V1相连。

第一输出电路31包括：第一输出晶体管M3和电容C，第一输出晶体管M3的栅极与上拉节点PU相连，第一输出晶体管M3的第一极与时钟信号端CLK相连，第一输出晶体管M3的第二极与第一输出端Gout相连；电容C的两端分别与上拉节点PU和第一输出端Gout相连。

第二输出电路32包括：第二输出晶体管M13，第二输出晶体管M13的栅极与上拉节点PU相连，第二输出晶体管M13的第一极与时钟信号端CLK相连，第二输出晶体管M13的第二极与第二输出端OC相连。

在图3中，当移位寄存器的累计工作时间未达到预定阈值时，各晶体管未发生阈值漂移。这种情况下，当移位寄存器处于预充阶段时，输入端INPUT输入高电平信号，时钟信号端CLK提供低电平信号；此时，预充晶体管M1开启，输入端INPUT通过预充晶体管M1为上拉节点PU充电，因此，第一输出晶体管M3和第二输出晶体管M13均开启。时钟信号端CLK的低电平信号传输至第一输出端Gout和第二输出端OC。在输出阶段，输入端INPUT提供低电平信号，时钟信号端CLK提供高电平信号，此时，预充晶体管M1关断，上拉节点PU处于浮接(floating)状态，第一输出晶体管M3和第二输出晶体管M13均开启，时钟信号端CLK的高电平信号传输至第一输出端Gout和第二输出端OC。在复位阶段，时钟信号端CLK提供低电平信号，复位端RST提供高电平信号，此时，复位晶体管M2开启，从而将上拉节点PU的电位拉低。

当移位寄存器的累计工作时间达到预定阈值，导致某些晶体管的阈值电压发生漂移时，为输出控制端Vcomp提供高电平信号，以使得输出控制晶体管M14保持开启。以第二输出晶体管M13的阈值电压发生漂移为例，在输入阶段和复位阶段，各晶体管的工作状态与移位寄存器的累计工作时间未达到预定阈值时相同，这里不再赘述。而在输出阶段，由于第二输出晶体管M13的阈值漂移，导致第二输出端OC的输出信号偏低，此时，第一输出晶体管M3在上拉节点PU的高电位的控制下开启，时钟信号端CLK的高电平信号传输至第一输出端Gout，进而使第一输出端Gout的高电平信号传输至第二输出端OC，对第二输出端OC进行输出补偿，防止第二输出端OC的输出信号发生变形。

图4为本发明实施例二提供的移位寄存器的结构示意图。如图4所示，与实施例一相比，图4所示的移位寄存器还包括：第一下拉控制电路61、第一下拉电路71、第二下拉控制电路62和第二下拉电路72。

第一下拉控制电路61与上拉节点PU、第一下拉节点PD1、第一电源端V1、第二电源端V2相连，用于在上拉节点PU处于有效电位时将第一电源端V1提供的信号传输至第一下拉节点PD1，以及在上拉节点PU处于无效电位时将第二电源端V2提供的信号传输至第一下拉节点PD1。

第一下拉电路71与第一下拉节点PD1、上拉节点PU、第一输出端Gout、第二输出端OC、第一电源端V1和第四电源端V4相连，用于在第一下拉节点PD1处于有效电位时，将第一电源端V1提供的信号传输至上拉节点PU和第二输出端OC、将第四电源端V4提供的信号传输至第一输出端Gout。

第二下拉控制电路62与上拉节点PU、第二下拉节点PD2、第一电源端V1、第三电源端V3相连，用于在上拉节点PU处于有效电位时将第一电源端V1提供的信号输入至第二下拉节点PD2，以及在上拉节点PU处于无效电位时将第三电源端V3提供的信号传输至第二下拉节点PD2。

第二下拉电路72与第二下拉节点PD2、上拉节点PU、第一输出端Gout、第二输出端OC、第一电源端V1、第四电源端V4相连，用于在第二下拉节点PD2处于有效电位时，将第一电源端V1提供的信号传输至上拉节点PU和第二输出端OC，并将第四电源端V4提供的信号传输至第一输出端Gout。

其中，第二电源端V2提供的信号和第三电源端V3提供的信号均为在有效电位和无效电位之间进行切换的信号；且在任意时刻，第二电源端V2提供的信号和第三电源端V3提供的信号中的一者处于有效电位，另一者处于无效电位。

通过将第二电源端V2在有效电位和无效电位之间切换，以及将第三电源端V3在有效电位和无效电位之间切换，可以使第一下拉控制电路61和第二下拉控制电路62交替工作，且第一下拉电路71和第二下拉电路72交替工作，从而防止其中的晶体管因长时间工作而导致的寿命缩短或阈值漂移问题。

其中，第二电源端V2和第三电源端V3均可以每隔一个工作周期进行有效电位和无效电位的切换，即，在第N个工作周期中，第二电源端V2处于有效电位，第三电源端V3处于无效点位；在第N+1个工作周期中，第二电源端V2处于无效电位，第三电源端V3处于有效电位。当然，第二电源端V2和第三电源端V3在高低电位之间进行切换的切换时间也可以根据实际需要进行设置。

具体地，如图4所示，第一下拉控制电路61包括：第一下拉控制晶体管M9、第二下拉控制晶体管M5、第三下拉控制晶体管M8和第四下拉控制晶体管M6。第一下拉控制晶体管M9的栅极和第一极均与第二电源端V2相连，第一下拉控制晶体管M9的第二极与第二下拉控制晶体管M5的栅极、第三下拉控制晶体管M8的第一极相连。第二下拉控制晶体管M5的第一极与第二电源端V2相连，第二下拉控制晶体管M5的第二极与第一下拉节点PD1相连。第三下拉控制晶体管M8的栅极与上拉节点PU相连，第三下拉控制晶体管M8的第二极与第一电源端V1相连。第四下拉控制晶体管M6的栅极与上拉节点PU相连，第四下拉控制晶体管M6的第一极与第一下拉节点PD1相连，第四下拉控制晶体管M6的第二极与第一电源端V1相连。

第一下拉电路71包括：第一下拉晶体管M10、第二下拉晶体管M11和第三下拉晶体管M12。第一下拉晶体管M10的栅极、第二下拉晶体管M11的栅极和第三下拉晶体管M12的栅极均与第一下拉节点PD1相连，第一下拉晶体管M10的第一极与上拉节点PU相连，第一下拉晶体管M10的第二极与第一电源端V1相连。第二下拉晶体管M11的第一极与第一输出端Gout相连，第二下拉晶体管M11的第二极与第四电源端V4相连。第三下拉晶体管M12的第一极与第二输出端OC相连，第三下拉晶体管M12的第二极与第一电源端V1相连。其中，第四电源端V4提供低电平信号。

在本发明中，第一电源端V1和第四电源端V4为相互独立的两个信号端。这样设置的原因在于：在显示产品每次关机时，需要对显示区域的像素和上拉节点PU进行放电。其中，通过将第一电源端V1与上拉节点PU导通，可以实现对上拉节点PU的放电；通过将第四电源端V4的电压抬高，并将第四电源端V4与第一输出端Gout导通，可以使所有的移位寄存器的第一输出端Gout输出高电平信号，从而使像素中存储的电荷释放到数据线上。这样可以便于在关机时对像素的放电，而不影响上拉节点PU的电位。

第二下拉控制电路62包括：第五下拉控制晶体管M9’、第六下拉控制晶体管M5’、第七下拉控制晶体管M8’和第八下拉控制晶体管M6’。第五下拉控制晶体管M9’的栅极和第一极均与第三电源端V3相连，第五下拉控制晶体管M9’的第二极与第六下拉控制晶体管M5’的栅极、第七下拉控制晶体管M8’的第一极相连。第六下拉控制晶体管M5’的第一极与第三电源端V3相连，第六下拉控制晶体管M5’的第二极与第二下拉节点PD2相连。第七下拉控制晶体管M8’的栅极与上拉节点PU相连，第七下拉控制晶体管M8’的第二极与第一电源端V1相连。第八下拉控制晶体管M6’的栅极与上拉节点PU相连，第八下拉控制晶体管M6’的第一极与第二下拉节点PD2相连，第八下拉控制晶体管M6’的第二极与第一电源端V1相连。

第二下拉电路72包括：第四下拉晶体管M10’、第五下拉晶体管M11’和第六下拉晶体管M12’。第四下拉晶体管M10’、第五下拉晶体管M11’和第六下拉晶体管M12’的栅极均与第二下拉节点PD2相连，第四下拉晶体管M10’的第一极与上拉节点PU相连，第四下拉晶体管M10’的第二极与第一电源端V1相连。第五下拉晶体管M11’的第一极与第一输出端Gout相连，第五下拉晶体管M11’的第二极与第四电源端V4相连。第六下拉晶体M12’的第一极与第二输出端OC相连，第六下拉晶体M12’的第二极与第一电源端V1相连。

进一步地，移位寄存器还包括重置电路80，该重置电路80与上拉节点PU、第一电源端V1和重置端TRST相连，用于在重置端TRST提供的有效信号的控制下，将第一电源端V1的信号传输至上拉节点PU。其中，重置端TRST可以在每一帧开始时(即，第一级栅极驱动单元的输入阶段之前)提供有效信号，从而对上拉节点PU进行复位。

具体地，重置电路80包括重置晶体管M7，重置晶体管M7的栅极与重置端TRST相连，重置晶体管M7的第一极与上拉节点PU相连，重置晶体管M7的第二极与第一电源端V1相连。

图5为图4所示的移位寄存器在不同时间段的工作时序图。其中，第一时间段T1为移位寄存器的累计工作时间达到预设阈值之前的时间段，第二时间段T2为移位寄存器的累计工作时间达到预设阈值之后的时间段。预设阈值可以根据实际情况确定，具体可以通过测试模拟的方式确定晶体管开始出现阈值漂移时移位寄存器累计工作时间，以该时间作为预设阈值。

其中，第一电源端V1和第四电源端V4持续提供低电平信号，第二电源端V2和第三电源端V3均交替提供高电平信号和低电平信号，且第二电源端V2和第三电源端V3中的一者提供高电平信号时，另一者提供低电平信号。下面以第二电源端V2提供高电平信号、第三电源端V3提供低电平信号为例，结合图4和图5对移位寄存器的工作过程进行介绍。

在第一时间段T1，各晶体管未发生阈值漂移。此时，输出控制端Vcomp提供低电平信号，输出控制晶体管M14关断。

在重置阶段(未示出)，重置端TRST提供高电平信号，此时，重置晶体管M7导通，从而将第一电源端V1提供的低电平信号传输至上拉节点PU。

在预充阶段t1，时钟信号端CLK提供的时钟信号处于低电平电位，输入端INPUT提供高电平信号，复位端RST提供低电平信号。

此时，预充晶体管M1导通且复位晶体管M2关断，输入端INPUT通过预充晶体管M1对上拉节点PU充电，以使上拉节点PU达到高电平电位。在上拉节点PU的高电平电位的控制下，第三下拉控制晶体管M8、第四下拉控制晶体管M6、第七下拉控制晶体管M8’、第八下拉控制晶体管M6’均导通，因此，第一电源端V1的低电平信号通过第三下拉控制晶体管M8传输至第二下拉控制晶体管M5的栅极，而使第二下拉控制晶体管M5关断；第一电源端V1的低电平信号通过第四下拉控制晶体管M6传输至第一下拉节点PD1，从而使第一下拉晶体管M10、第二下拉晶体管M11、第三下拉晶体管M12均关断；第一电源端V1的低电平信号通过第七下拉控制晶体管M8’传输至第六下拉控制晶体管M5’的栅极，从而使得第六下拉控制晶体管M5’关断；第一电源端V1的低电平信号通过第八下拉控制晶体管M6’传输至第二下拉节点PD2，从而使得第四下拉晶体管M10’、第五下拉晶体管M11’、第六下拉晶体管M12’均关断。

同时，在上拉节点PU的高电平电位的控制下，第一输出晶体管M3和第二输出晶体管M13导通，时钟信号端CLK的低电平信号通过第一输出晶体管M3传输至第一输出端Gout、通过第二输出晶体管M13传输至第二输出端OC。

在输出阶段t2，时钟信号端CLK提供的时钟信号处于高电平电位，输入端INPUT和复位端RST均提供低电平信号。

此时，预充晶体管M1和复位晶体管M2均关断，上拉节点PU处于浮接(floating)状态，第一下拉控制电路61、第二下拉控制电路62、第一下拉电路71、第二下拉电路72中的各晶体管以及第一输出晶体管M3、第二输出晶体管M13均保持预充阶段的状态。

在第一输出晶体管M3和第二输出晶体管M13的导通作用下，时钟信号端CLK的高电平信号通过第一输出晶体管M3传输至第一输出端Gout、通过第二输出晶体管M13传输至第二输出端OC。同时，在电容C的自举作用下，上拉节点PU的电位进一步升高。

在复位阶段t3，时钟信号端CLK提供的时钟信号处于低电平电位，输入端INPUT提供低电平信号，复位端RST提供高电平信号。

此时，预充晶体管M1关断且复位晶体管M2导通，第一电源端V1的低电平信号通过复位晶体管M2传输至上拉节点PU，以使得上拉节点PU复位至低电平电位。

由于上拉节点PU达到低电平电位，因此第三下拉控制晶体管M8、第四下拉控制晶体管M6、第七下拉控制晶体管M8’、第八下拉控制晶体管M6’均关断。此时，第一下拉控制晶体管M9和第五下拉控制晶体管M9’相当于大电阻，第二电源端V2的高电平信号通过第一下拉控制晶体管M9传输至第二下拉控制晶体管M5的栅极，以使第二下拉控制晶体管M5导通；并且，第二电源端V2的高电平信号通过第二下拉控制晶体管M5传输至第一下拉节点PD1，从而使第一下拉晶体管M10、第二下拉晶体管M11、第三下拉晶体管M12均导通。

由于第三电源端V3提供低电平信号，因此第五下拉控制晶体管M9’关断，第六下拉控制晶体管M5’的栅极保持输出阶段的低电平电位，从而使得第六下拉控制晶体管M5’关断，进而使得第二下拉节点PD2维持输出阶段的低电平电位，因此，第四下拉晶体管M10’、第五下拉晶体管M11’、第六下拉晶体管M12’均关断。

由于第一下拉晶体管M10、第二下拉晶体管M11、第三下拉晶体管M12导通，因此第一电源端V1提供的低电平信号通过第一下拉晶体管M10和第三下拉晶体管M12分别传输至上拉节点PU和第二输出端OC，第四电源端V4提供的低电平信号通过第二下拉晶体管M11传输至第一输出端Gout。

可以理解的是，若第二电源端V2提供低电平信号、第三电源端V3提供高电平信号，各晶体管在各阶段的工作状态与第二电源端V2提供高电平信号时的工作状态类似，只需要将第二下拉控制电路62与第一下拉控制电路61中位置相应的晶体管的工作状态进行调换、将第一下拉电路71和第二下拉电路72中位置相应的晶体管的工作状态进行调换即可。例如，第二电源端V2提供低电平信号时第一下拉控制晶体管M9的工作状态与第二电源端V2提供高电平信号时第五下拉控制晶体管M9’的工作状态相同。

在复位阶段t3结束至下一工作周期的重置阶段之间的阶段，输入端INPUT和复位端RST均提供低电平信号，时钟信号端CLK提供在高低电平之间切换的时钟信号。若第二电源端V2提供高电平电压，第三电源端V3提供低电平信号，则第一下拉节点PD1处于高电平电位，第二下拉节点PD2处于低电平电位，第二下拉晶体管M11和第三下拉晶体管M12导通，第五下拉晶体管M11’和第六下拉晶体管M12’关断；若第二电源端V2提供低电平信号，第三电源端V3提供高电平信号，则第一下拉节点PD1处于低电平电位，第二下拉节点PD2处于高电平电位，第二下拉晶体管M11和第三下拉晶体管M12关断，第五下拉晶体管M11’和第六下拉晶体管M12’导通。因此，在复位阶段t3结束至下一工作周期的重置阶段之间的阶段，第二下拉晶体管M11和第五下拉晶体管M11’中始终存在一个晶体管处于导通状态，第三下拉晶体管M12和第六下拉晶体管M12’中始终存在一个晶体管处于导通状态，第一输出端Gout和第二输出端OC维持低电平输出。并且，第一下拉晶体管M10和第四下拉晶体管M10’中始终存在一个晶体管处于导通状态，从而使得上拉节点PU维持低电平电位。

在第二时间段T2，如上文所述，由于移位寄存器已经累计使用了一段时间，受到上拉节点PU的高电平信号的控制，第二输出电路32中的晶体管容易发生阈值漂移。此时，输出控制端Vcomp提供低电平信号，输出控制晶体管M14开启。

在重置阶段，重置端TRST提供高电平信号，此时，重置晶体管M7导通，从而将第一电源端V1提供的低电平信号传输至上拉节点PU。

在预充阶段t1’，时钟信号端CLK提供的时钟信号处于低电平电位，输入端INPUT提供高电平信号，复位端RST提供低电平信号。

此时，各晶体管的状态与第一时间段T1中的预充阶段相同，上拉节点PU达到高电平电位，第一输出端Gout和第二输出端OC均输出低电平信号。

在输出阶段t2’，时钟信号端CLK提供的时钟信号处于高电平电位，输入端INPUT和复位端RST均提供低电平信号。

此时，时钟信号端CLK的高电平信号通过第二输出晶体管M13传输至第二输出端OC。假设第二输出晶体管M13发生阈值漂移导致时钟信号端CLK的高电平信号不能完全传输至第二输出端OC，那么，在输出控制晶体管M14的开启作用下，第二输出端OC的高电平信号会对第二输出端OC进行补偿，防止第二输出端OC的信号出现失真变形。

在复位阶段t3’，时钟信号端CLK提供的时钟信号处于低电平电位，输入端INPUT提供低电平信号，复位端RST提供高电平信号。此时，各晶体管的状态与第一时间段T1中复位阶段t3’的状态相同，上拉节点PU复位至低电平电位，第一输出端Gout和第二输出端OC均输出低电平信号。

在复位阶段t3’结束至下一工作周期的重置阶段之间的阶段，输入端INPUT和复位端RST均提供低电平信号，时钟信号端CLK提供在高低电平之间切换的时钟信号。各晶体管的状态与上述第一时间段T1中的相应阶段的状态相同，上拉节点PU处于低电平电位，第一输出端Gout和第二输出端OC均输出低电平信号。

可以理解的是，上述是以第二输出晶体管M13在第二时间段T2发生阈值漂移进行描述的，若第一输出晶体管M3在第二时间段发生阈值漂移，而第二输出晶体管M13保持正常，同样可以通过输出控制晶体管M14，来使得第二输出端OC对第一输出端Gout进行电压补偿。

本发明实施例三提供一种移位寄存器的驱动方法，该移位寄存器为上述任一实施例所述的移位寄存器，所述驱动方法包括：

在所述移位寄存器的累计工作时间达到预设阈值之前(即，上述第一时间段)，向输出控制端提供无效信号，以使得所述第一输出端和所述第二输出端断开。并且：

在预充阶段，向所述移位寄存器的输入端提供有效信号，向时钟信号端提供无效信号。

在输出阶段，向所述输入端提供无效信号，向时钟信号端提供有效信号。

在复位阶段，向复位端提供有效信号。

在所述移位寄存器的累计工作时间达到预设阈值之后，向所述输出控制端提供有效信号，以使得所述第一输出端和所述第二输出端导通。并且：

在预充阶段，向所述移位寄存器的输入端提供有效信号，向时钟信号端提供无效信号。

在输出阶段，向所述输入端提供无效信号，向时钟信号端提供有效信号。

在复位阶段，向所述复位端提供有效信号。

移位寄存器在第一时间段中的各阶段以及第二时间段中的各阶段的工作过程已在上文描述，这里不再赘述。

本发明实施例四还提供一种栅极驱动电路，如图6所示，栅极驱动电路包括级联的多个移位寄存器(如图6中的GOA1、GOA2、GOA3等)，移位寄存器为上述任一实施例中所述的移位寄存器。其中，在栅极驱动电路中，可以将多个移位寄存器依次级联，即，如图6所示，第n级移位寄存器的第二输出端OC均与第n+3级移位寄存器的输入端INPUT相连，第n+4级移位寄存器的第二输出端OC与第n级移位寄存器的复位端RST相连。n为大于0的整数，且n+4小于或等于移位寄存器的总个数。

如图6所示，栅极驱动电路还包括：第一电源线VGL1、第二电源线VDD1、第三电源线VDD2、第四电源线VGL2、帧起始信号线STV、重置信号线STV0、输出控制信号线Vcomp1、第一时钟信号线CLK1至第六时钟信号线CLK6。其中，帧起始信号线STV与第一级移位寄存器的输入端INPUT相连；重置信号线STV0与各级移位寄存器的重置端TRST相连；第一级移位寄存器的时钟信号端CLK与第一时钟信号线CLK1相连，第二级移位寄存器的时钟信号端CLK与第二时钟信号线CLK2相连，第三级移位寄存器的时钟信号端CLK与第三时钟信号线CLK3相连，第四级移位寄存器的时钟信号端CLK与第四时钟信号线CLK4相连，第五级移位寄存器的时钟信号端CLK与第五时钟信号线CLK5相连，第六级移位寄存器的时钟信号端CLK与第六时钟信号线CLK6相连，第七级移位寄存器的时钟信号端CLK与第一时钟信号线CLK1相连，以此类推。各级移位寄存器的第一电源端V1与第一电源线VGL1相连，各级移位寄存器的第二电源端V2与第二电源线VGL2相连，各级移位寄存器的第三电源端V3与第三电源线VGL3相连，各级移位寄存器的第四电源端V4与第四电源线VGL4相连，各级移位寄存器的输出控制端Vcomp与输出控制线Vcomp1相连。

另外，栅极驱动电路还可以包括计时器，该计时器通过输出控制线与各级移位寄存器的输出控制端相连。计时器可以按照预定频率获取栅极驱动电路的累计工作时间，并在该累计工作时间达到预设阈值之前，向各级移位寄存器的输出控制端提供无效信号；在所述累计工作时间达到预设阈值之后，向各级移位寄存器的输出控制端提供有效信号。

需要说明的是，上述多个移位寄存器的级联方式仅为示例性说明，多个移位寄存器也可以采用其他的级联方式，例如，每三级连续的移位寄存器中，中间一级移位寄存器的第二输出端与下一级移位寄存器的输入端相连，并与上一级移位寄存器的复位端相连。此时，时钟信号线的数量以及时钟信号线与各移位寄存器之间的连接也相应的进行调整，以使得各时钟信号线上提供时钟信号时，各级移位寄存器依次输出扫描信号。

本发明实施例五提供一种显示装置，所述显示装置包括实施例四中的栅极驱动电路。

所述显示装置包括阵列基板，所述阵列基板包括多条栅线，所述栅极驱动电路中的移位寄存器的第一输出端与栅线一一对应连接，从而为多条栅线依次提供扫描信号。

本发明实施例中的移位寄存器中设置有输出控制电路，利用该输出控制电路可以将移位寄存器的第一输出端和第二输出端导通，从而保证多级移位寄存器的正常输出，因此，显示装置采用上述移位寄存器时，可以减少横纹、扫屏等不良现象，从而改善显示效果，延长使用寿命。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括：

预充电路，与所述移位寄存器的输入端、上拉节点相连，用于在所述输入端提供的有效信号的控制下，对所述上拉节点进行预充；

复位电路，与所述移位寄存器的复位端、所述上拉节点和第一电源端相连，用于在所述复位端提供的有效信号的控制下，将所述第一电源端提供的信号传输至所述上拉节点；

第一输出电路，与所述上拉节点、时钟信号端和第一输出端相连，用于在所述上拉节点处于有效电位时将所述时钟信号端的信号传输至所述第一输出端；

第二输出电路，与所述上拉节点、时钟信号端和第二输出端相连，用于在所述上拉节点处于有效电位时将所述时钟信号端的信号传输至所述第二输出端；

输出控制电路，与输出控制端、所述第一输出端和所述第二输出端相连，用于：在所述移位寄存器的累计工作时间达到预设阈值之前，在所述输出控制端提供的无效信号的控制下，将所述第一输出端和所述第二输出端断开；在所述移位寄存器的累计工作时间达到预设阈值之后，在所述输出控制端提供的有效信号的控制下，将所述第一输出端和所述第二输出端导通。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制电路包括：输出控制晶体管，所述输出控制晶体管的栅极与所述输出控制端相连，所述输出控制晶体管的第一极与所述第一输出端相连，所述输出控制晶体管的第二极与所述第二输出端相连。

3.根据权利要求1所述的移位寄存器，其特征在于，所述预充电路包括：预充晶体管，所述预充晶体管的栅极和第一极均与所述输入端相连，所述预充晶体管的第二极与所述上拉节点相连；

所述复位电路包括：复位晶体管，所述复位晶体管的栅极与复位端相连，所述复位晶体管的第一极与所述上拉节点相连，所述复位晶体管的第二极与所述第一电源端相连；

所述第一输出电路包括：第一输出晶体管和电容，所述第一输出晶体管的栅极与所述上拉节点相连，所述第一输出晶体管的第一极与所述时钟信号端相连，所述第一输出晶体管的第二极与所述第一输出端相连；所述电容的两端分别与所述上拉节点和所述第一输出端相连；

所述第二输出电路包括：第二输出晶体管，所述第二输出晶体管的栅极与所述上拉节点相连，所述第二输出晶体管的第一极与所述时钟信号端相连，所述第二输出晶体管的第二极与所述第二输出端相连。

4.根据权利要求1至3中任一所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一下拉控制电路、第一下拉电路、第二下拉控制电路和第二下拉电路，其中，

所述第一下拉控制电路与所述上拉节点、第一下拉节点、第一电源端、第二电源端相连，用于在所述上拉节点处于有效电位时将所述第一电源端提供的信号传输至所述第一下拉节点，以及在所述上拉节点处于无效电位时将所述第二电源端提供的信号传输至第一下拉节点；

所述第一下拉电路与所述第一下拉节点、所述上拉节点、所述第一输出端、所述第二输出端、所述第一电源端和第四电源端相连，用于在第一下拉节点处于有效电位时，将所述第一电源端提供的信号传输至上拉节点和第二输出端、将第四电源端提供的信号传输至第一输出端；

所述第二下拉控制电路与上拉节点、第二下拉节点、第一电源端、第三电源端相连，用于在上拉节点处于有效电位时将第一电源端提供的信号输入至所述第二下拉节点，以及在上拉节点处于无效电位时将第三电源端提供的信号传输至所述第二下拉节点；

所述第二下拉电路与所述第二下拉节点、所述上拉节点、所述第一输出端、所述第二输出端、所述第一电源端、第四电源端相连，用于在第二下拉节点处于有效电位时，将所述第一电源端提供的信号传输至上拉节点和第二输出端、将第四电源端提供的信号传输至第一输出端；

所述第二电源端提供的信号和所述第三电源端提供的信号均为在有效电位和无效电位之间进行切换的信号；且在任意时刻，第二电源端提供的信号和第三电源端提供的信号中的一者处于有效电位，另一者处于无效电位。

5.根据权利要求4所述的移位寄存器，其特征在于，所述第一下拉控制电路包括：第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，

所述第一下拉控制晶体管的栅极和第一极均与所述第二电源端相连，所述第一下拉控制晶体管的第二极与所述第二下拉控制晶体管的栅极、所述第三下拉控制晶体管的第一极相连；

所述第二下拉控制晶体管的第一极与第二电源端相连，所述第二下拉控制晶体管的第二极与第一下拉节点相连；

所述第三下拉控制晶体管的栅极与所述上拉节点相连，所述第三下拉控制晶体管的第二极与所述第一电源端相连；

所述第四下拉控制晶体管的栅极与上拉节点相连，所述第四下拉控制晶体管的第一极与第一下拉节点相连，所述第四下拉控制晶体管的第二极与所述第一电源端相连；

所述第一下拉电路包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管，

所述第一下拉晶体管的栅极、所述第二下拉晶体管的栅极和所述第三下拉晶体管的栅极均与所述第一下拉节点相连，所述第一下拉晶体管的第一极与上拉节点相连，所述第一下拉晶体管的第二极与所述第一电源端相连；

所述第二下拉晶体管的第一极与所述第一输出端相连，所述第二下拉晶体管的第二极与所述第四电源端相连；

所述第三下拉晶体管的第一极与所述第二输出端相连，所述第三下拉晶体管的第二极与所述第一电源端相连。

6.根据权利要求4所述的移位寄存器，其特征在于，所述第二下拉控制电路包括：第五下拉控制晶体管、第六下拉控制晶体管、第七下拉控制晶体管和第八下拉控制晶体管，

所述第五下拉控制晶体管的栅极和第一极均与所述第三电源端相连，所述第五下拉控制晶体管的第二极与所述第六下拉控制晶体管的栅极、第七下拉控制晶体管的第一极相连；

所述第六下拉控制晶体管的第一极与所述第三电源端相连，所述第六下拉控制晶体管的第二极与所述第二下拉节点相连；

所述第七下拉控制晶体管的栅极与所述上拉节点相连，所述第七下拉控制晶体管的第二极与所述第一电源端相连；

所述第八下拉控制晶体管的栅极与所述上拉节点相连，所述第八下拉控制晶体管的第一极与所述第二下拉节点相连，所述第八下拉控制晶体管的第二极与所述第一电源端相连；

第二下拉电路包括：第四下拉晶体管、第五下拉晶体管和第六下拉晶体管，

所述第四下拉晶体管、所述第五下拉晶体管和所述第六下拉晶体管的栅极均与所述第二下拉节点相连，所述第四下拉晶体管的第一极与上拉节点相连，所述第四下拉晶体管的第二极与第一电源端相连；

所述第五下拉晶体管的第一极与所述第一输出端相连，所述第五下拉晶体管的第二极与所述第四电源端相连；

所述第六下拉晶体的第一极与所述第二输出端相连，所述第六下拉晶体的第二极与所述第一电源端相连。

7.一种如权利要求1至6中任一所述的移位寄存器的驱动方法，其特征在于，包括：

在所述移位寄存器的累计工作时间达到预设阈值之前，向所述输出控制端提供无效信号，以使得所述第一输出端和所述第二输出端断开；并且，

在预充阶段，向所述移位寄存器的输入端提供有效信号，向时钟信号端提供无效信号；

在输出阶段，向所述输入端提供无效信号，向时钟信号端提供有效信号；

在复位阶段，向所述复位端提供有效信号；

在所述移位寄存器的累计工作时间达到预设阈值之后，向所述输出控制端提供有效信号，以使得所述第一输出端和所述第二输出端导通；并且，

在预充阶段，向所述移位寄存器的输入端提供有效信号，向时钟信号端提供无效信号；

在输出阶段，向所述输入端提供无效信号，向时钟信号端提供有效信号；

在复位阶段，向所述复位端提供有效信号。

8.一种栅极驱动电路，包括级联的多个移位寄存器，其特征在于，所述移位寄存器为权利要求1至6中任一所述的移位寄存器。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括计时器，该计时器与每个移位寄存器的输出控制端相连，用于以预定频率获取栅极驱动电路的累计工作时间，并在该累计工作时间达到预设阈值之前，向各级移位寄存器的输出控制端提供无效信号；在所述累计工作时间达到预设阈值之后，向各级移位寄存器的输出控制端提供有效信号。

10.一种显示装置，其特征在于，包括权利要求8或9所述的栅极驱动电路。

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