CN106449533A - 芯片多面包封保护结构及其制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000001681 protective effect Effects 0.000 title abstract 2
- 230000008569 process Effects 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000002861 polymer material Substances 0.000 claims description 31
- 238000005520 cutting process Methods 0.000 claims description 16
- 239000011241 protective layer Substances 0.000 claims description 15
- 239000003292 glue Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 2
- 150000002632 lipids Chemical class 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 230000007547 defect Effects 0.000 abstract description 5
- 238000000227 grinding Methods 0.000 abstract description 5
- 239000002351 wastewater Substances 0.000 abstract description 3
- 239000000084 colloidal system Substances 0.000 abstract description 2
- 238000004806 packaging method and process Methods 0.000 abstract description 2
- 239000004593 Epoxy Substances 0.000 abstract 1
- 238000005429 filling process Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 25
- 239000005022 packaging material Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004065 wastewater treatment Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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Abstract
本发明公开了一种芯片多面包封保护结构及其制作方法，采用可光刻干膜对半导体芯片第一表面进行包封，并通过真空填膜的方式对半导体芯片侧面进行包封，实现了对芯片第一表面及侧面的保护，与环氧塑封料包封相比：采用干膜的台阶覆盖性好，填充后几乎不产生气泡，无需进行多次填充工艺和抽真空工艺，因此，制程工艺简单，制程时间也相对缩短。采用干膜覆盖表面平整，仅需曝光、显影制程暴露出凸点，凸点高度的均一性好，同时避免了研磨工艺带来厂务废水特殊处理问题。采用干膜真空填膜的方式进行填充包封芯片侧面，填充料足，无分层、溢料、胶体翘曲等缺陷。
Description
技术领域
本发明涉及半导体晶圆级封装领域，具体涉及一种芯片多面包封保护结构及其制作方法。
背景技术
对芯片和器件进行保护，是半导体封装的主要功能之一，半导体器件通常采用模塑包封的形式进行保护。对晶圆级芯片尺寸封装来说，为了提高芯片的可靠性，通常在芯片背面进行涂胶保护。对于一些电性和可靠性要求比较高的产品，要对芯片的五个或六个面进行保护。侧面保护的目的是防止焊料焊接过程中接触到侧壁的半导体基底，发生短路、漏电等电性问题。
公知的芯片六面包封的一个具体方案是：在圆片上生长电极，再切割道上半切割划片，形成沟槽，然后在晶圆表面覆盖聚合物材料，填充沟槽，固化。之后对圆片表面进行研磨，暴露凸点。然后对圆片进行背面研磨减薄，直到切割道聚合物材料暴露出来。进一步在背面涂胶，固化。最后，再次划片，切割，完成六面包封。这种聚合物包封方法存在填充不足、产生气泡、分层等缺陷。有时为改善所述缺陷通常需要进行至少两次环氧塑封料填充工艺和抽真空工艺，而且要进行研磨去除环氧塑封料，暴露凸点，这样，增加了制程的复杂性，成本较高。另外，环氧塑封料在研磨制程中不易控制，易造成暴露出凸点高度的均一性差，研磨后塑封料表面比较粗糙，研磨水中的杂质需进行特殊处理，增加了厂务废水处理的难度。
因此，为解决上述问题，需要开发新的封装工艺，改善工艺加工性，可靠性以及降低成本。
发明内容
为了解决上述技术问题，本发明提出一种采用光刻干膜对半导体芯片进行包封的芯片多面包封保护结构及其制作方法。
本发明的技术方案是这样实现的：
一种芯片多面包封保护结构，包括一芯片，所述芯片包含第一表面、与其相对的第二表面，以及侧面；所述第一表面包含焊垫以及与其电连接的凸点，所述芯片的第一表面及侧面上包封有可光刻聚合物材料，所述第一表面上的可光刻聚合物材料暴露出所述凸点。
进一步的，所述芯片的第二表面设置有保护层。
进一步的，所述凸点表面低于所述可光刻聚合物材料表面。
进一步的，所述可光刻聚合物材料为可光刻胶或干膜，第一表面上可光刻聚合物材料的厚度大于10微米。
进一步的，所述芯片侧面上可光刻聚合物材料的厚度大于1μm。
进一步的，所述保护层的材料为树脂类的胶或干膜。
进一步的，所述保护层的厚度为5μm至40μm。
一种芯片多面包封保护结构的制作方法，包括如下步骤：
步骤一：提供一具有若干芯片单元的晶圆，各芯片单元之间具有切割道，该晶圆具有第一表面和与其相对的第二表面，每个芯片单元的第一表面包含有焊垫，在每个芯片单元的第一表面上形成与其上焊垫电连接的凸点；
步骤二：在各芯片单元之间的切割道处开设自第一表面向第二表面延伸的沟槽；
步骤三：在晶圆的第一表面上覆盖一层可光刻聚合物材料，完成沟槽填充和晶圆第一表面的保护；
步骤四：对可光刻聚合物材料进行曝光、显影制程暴露出每个芯片单元上的凸点，然后对晶圆第二表面进行减薄，减薄至露出沟槽内填充的可光刻聚合物材料；
步骤五：在晶圆第二表面上铺设保护层；
步骤六：沿切割道对晶圆进行切割，将沟槽及其内填充的可光刻聚合物材料分割开，形成单颗芯片。
进一步的，所述沟槽宽度小于90μm，大于50μm。
本发明的有益效果是：本发明提供一种芯片多面包封保护结构及其制作方法，采用可光刻聚合物材料，如干膜或胶水对半导体芯片第一表面进行包封，并通过真空填膜的方式对半导体芯片侧面进行包封，实现了对芯片第一表面及侧面的保护，与环氧塑封料包封及填充相比：
1.采用干膜或胶水的台阶覆盖性好，填充后几乎不产生气泡，无需进行多次填充工艺和抽真空工艺，因此，制程工艺简单，制程时间也相对缩短。
2.采用干膜或胶水覆盖表面平整，仅需曝光、显影制程暴露出凸点，凸点高度的均一性好，同时避免了研磨工艺带来厂务废水特殊处理问题，且凸点表面可低于干膜表面，减小凸点在后续制程(晶圆减薄，设置保护层，切割)中因受损造成的产品不良率。
3.采用干膜真空填膜的方式进行填充包封芯片侧面，填充料足，无分层、溢料、胶体翘曲等缺陷。
附图说明
图1为本发明晶圆结构示意图；
图2为本发明在晶圆第一表面形成凸点的结构示意图；
图3为本发明在芯片之间切割道位置开设沟槽的结构示意图；
图4为本发明在晶圆第一表面包封干膜并真空填膜的结构示意图；
图5为本发明暴露出凸点的结构示意图；
图6为本发明对晶圆第二表面减薄至暴露出沟槽内干膜的结构示意图；
图7为本发明在晶圆第二表面设置保护层的结构示意图；
图8为本发明将晶圆切割成单颗芯片的结构示意图。
根据附图，作以下说明：
100——晶圆或芯片 101——第一表面
102——第二表面 110——焊垫
200——凸点 300——沟槽
400——可光刻聚合物材料 500——保护层
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明，其目的仅在于更好理解本发明的内容而非限制本发明的保护范围。实施例附图的结构中各组成部分未按正常比例缩放，故不代表实施例中各结构的实际相对大小。其中所说的结构或面的上面或上侧，包含中间还有其他层的情况。
如图8所示，一种芯片多面包封保护结构，包括一芯片100，所述芯片包含第一表面101和与其相对的第二表面102，以及四个侧面，所述第一表面包含焊垫110以及与其电连接的凸点200，所述芯片的第一表面及侧面上包封有可光刻聚合物材料400，第一表面上的可光刻聚合物材料暴露出所述凸点，所述芯片的第二表面设置有保护层500。
上述结构中，采用可光刻聚合物材料对半导体芯片第一表面及侧面进行包封，实现了对芯片第一表面及侧面的保护，与环氧塑封料包封相比：采用可光刻聚合物材料的台阶覆盖性好，填充后几乎不产生气泡，无需进行多次填充工艺和抽真空工艺，因此，制程工艺简单，制程时间也相对缩短。采用可光刻聚合物材料覆盖表面平整，仅需曝光、显影制程暴露出凸点，凸点高度的均一性好，同时避免了研磨工艺带来厂务废水特殊处理问题。采用可光刻聚合物材料真空填膜的方式进行填充包封芯片侧面，填充料足，无分层、溢料、胶体翘曲等缺陷。
优选的，所述凸点表面低于所述可光刻聚合物材料表面，这样，可减小凸点在后续制程(晶圆减薄，设置保护层，切割)中因受损造成的产品不良率。
优选的，所述可光刻聚合物材料为可光刻胶或干膜，优选的，所述芯片第一表面上可光刻聚合物材料的厚度大于10微米。
优选的，所述芯片侧面上可光刻聚合物材料的厚度大于1μm。
优选的，所述保护层材料为树脂类的胶或干膜。
优选的，所述保护层厚度为5μm至40μm。
下面根据附图对本发明芯片多面包封保护结构的制作方法做以下详细描述：
参见图1，提供一具有若干芯片单元的晶圆100，各芯片单元之间具有切割道，该晶圆具有第一表面101和与其相对的第二表面102，每个芯片单元的第一表面包含有焊垫110。
参见图2，在每个芯片单元的第一表面上形成与其上焊垫电连接的凸点200；本实施例中，凸点位于焊垫上，用于将芯片焊垫的电性引出，凸点可为焊球或焊料凸点或凸柱等。形成凸点的方式包括电镀、化镀等。
参见图3，在各芯片单元之间的切割道处开设自第一表面向第二表面延伸的沟槽300；所述沟槽的深度范围优选为100μm至800μm，槽宽范围为45μm至80μm。
参见图4，在晶圆的第一表面上覆盖一层干膜，通过真空填膜的方式，完成沟槽填充和晶圆第一表面的保护；
参见图5，对干膜进行曝光、显影制程暴露出每个芯片单元上的凸点200，优选的，芯片第一表面上干膜的厚度大于10微米，凸点表面低于所述干膜表面；
参见图6，对晶圆第二表面102进行减薄，减薄至露出沟槽内填充的干膜400；
参见图7，在晶圆第二表面上铺设保护层500；优选的，保护层采用树脂类的胶，且厚度为5μm至40μm。
参见图8，沿切割道对晶圆进行切割，将沟槽及其内填充的干膜分割开，形成单颗芯片。即通过切割沟槽的方式对晶圆进行切割，将一整片晶圆切割成单颗芯片，优选的，使每个单颗芯片侧面的干膜厚度大于1μm。
本发明采用可光刻聚合物材料与单颗芯片表面和侧面结合，可实现优化工艺，降低成本的目的。
以上实施例是参照附图，对本发明的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更，但不背离本发明的实质的情况下，都落在本发明的保护范围之内。
Claims (9)
1.一种芯片多面包封保护结构，其特征在于：包括一芯片，所述芯片包含第一表面、与其相对的第二表面，以及侧面；所述第一表面包含焊垫以及与其电连接的凸点，所述芯片的第一表面及侧面上包封有可光刻聚合物材料，所述第一表面上的可光刻聚合物材料暴露出所述凸点。
2.根据权利要求1所述的芯片多面包封保护结构，其特征在于：所述芯片的第二表面设置有保护层。
3.根据权利要求1所述的芯片多面包封保护结构，其特征在于：所述凸点表面低于所述可光刻聚合物材料表面。
4.根据权利要求1所述的芯片多面包封保护结构，其特征在于：所述可光刻聚合物材料为可光刻胶或干膜，第一表面上可光刻聚合物材料的厚度大于10微米。
5.根据权利要求1所述的芯片多面包封保护结构，其特征在于：所述芯片侧面上可光刻聚合物材料的厚度大于1μm。
6.根据权利要求1所述的芯片多面包封保护结构，其特征在于：所述保护层的材料为树脂类的胶或干膜。
7.根据权利要求6所述的芯片多面包封保护结构，其特征在于：所述保护层的厚度为5μm至40μm。
8.一种芯片多面包封保护结构的制作方法，其特征在于：包括如下步骤：
步骤一：提供一具有若干芯片单元的晶圆，各芯片单元之间具有切割道，该晶圆具有第一表面和与其相对的第二表面，每个芯片单元的第一表面包含有焊垫，在每个芯片单元的第一表面上形成与其上焊垫电连接的凸点；
步骤二：在各芯片单元之间的切割道处开设自第一表面向第二表面延伸的沟槽；
步骤三：在晶圆的第一表面上覆盖一层可光刻聚合物材料，完成沟槽填充和晶圆第一表面的保护；
步骤四：对可光刻聚合物材料进行曝光、显影制程暴露出每个芯片单元上的凸点，然后对晶圆第二表面进行减薄，减薄至露出沟槽内填充的可光刻聚合物材料；
步骤五：在晶圆第二表面上铺设保护层；
步骤六：沿切割道对晶圆进行切割，将沟槽及其内填充的可光刻聚合物材料分割开，形成单颗芯片。
9.根据权利要求8所述的芯片多面包封保护结构的制作方法，其特征在于：所述沟槽宽度小于90μm，大于50μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611122528.1A CN106449533A (zh) | 2016-12-08 | 2016-12-08 | 芯片多面包封保护结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611122528.1A CN106449533A (zh) | 2016-12-08 | 2016-12-08 | 芯片多面包封保护结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106449533A true CN106449533A (zh) | 2017-02-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611122528.1A Pending CN106449533A (zh) | 2016-12-08 | 2016-12-08 | 芯片多面包封保护结构及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170222 |