CN106448531A - 补偿显示器扇出的源极驱动器集成电路与包括其的显示*** - Google Patents

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Abstract

提供了一种用于驱动平板显示器的集成电路(IC)。该源极驱动器IC包括：第一控制逻辑电路，被配置为生成用于驱动排列在平板显示器的第一区域中的第一源极线的第一输出信号；以及第二控制逻辑电路，被配置为生成用于驱动排列在平板显示器的第二区域中的第二源极线的第二输出信号。在第一输出信号当中的两个邻近输出信号之间的第一输出延迟与在第二输出信号当中的两个邻近输出信号之间的第二输出延迟不同。

Description

补偿显示器扇出的源极驱动器集成电路与包括其的显示***
对相关申请的交叉引用
本申请要求于2015年8月13日向韩国知识产权局(KIPO)提交的第10-2015-0114534号韩国专利申请以及于2016年4月11日向韩国知识产权局(KIPO)提交的第10-2016-0043940号韩国专利申请的优先权，上述韩国专利申请的全部内容通过引用并入于此。
技术领域
本发明构思的示例性实施例涉及一种源极驱动器集成电路(IC)，并且更具体地，涉及一种用于补偿显示面板的扇出并且部分控制输出延迟时间的源极驱动器IC，以及包括该源极驱动器IC的显示***。
背景技术
随着在显示设备中所包括的显示面板的大小的增加，在显示面板中所包括的栅极线的电阻器-电容器(RC)延迟也增加。随着显示面板的扫描速率和分辨率的增加，通过在显示面板中所包括的栅极线传送的栅极信号与通过在显示面板中所包括的源极线(或数据线)传送的数据信号之间的时序余量(timing margin)降低。
连接到驱动排列在显示面板中的像素的多个源极驱动器IC的印刷电路板(PCB)的大小正处于缩减的趋势，以用于降低成本。相应地，通过源极驱动器IC所驱动的显示面板的扇出可以在源极驱动器IC当中不同或非对称。由源极驱动器IC所驱动的显示面板的扇出随着显示面板的大小的增加而增加。然而，传统的源极驱动器IC未精确地补偿显示面板的扇出。
发明内容
根据一些示例性实施例，存在一种用于驱动面板显示器的集成电路(IC)，该IC包括：第一电路，被配置为生成用于驱动面板显示器的第一区域中的第一行的第一输出信号；以及第二电路，被配置为生成用于驱动面板显示器的第二区域中的第二行的第二输出信号，其中，第一输出延迟是在第一输出信号当中的两个邻近输出信号之间的延迟，第二输出延迟是在第二输出信号当中的两个邻近输出信号之间的延迟，并且第一输出延迟与第二输出延迟不同。
在另一示例性实施例中，存在一种用于驱动面板显示器的集成电路(IC)，其中，该IC被配置为：生成用于驱动面板显示器中的源极线当中的第一源极线和邻近第一源极线的第二源极线的第一输出信号，以及生成用于驱动面板显示器中的源极线当中的第三源极线和邻近第三源极线的第四源极线的第二输出信号，其中，第一输出延迟是第一输出信号之间的延迟，第二输出延迟是第二输出信号之间的延迟，并且第一输出延迟与第二输出延迟不同。
在又一示例性实施例中，存在一种显示***，该显示***包括：平板显示器，包括第一区域和第二区域；以及源极驱动器集成电路(IC)，被配置为驱动排列在第一区域中的第一源极线和排列在第二区域中的第二源极线，其中，该源极驱动器IC包括：第一控制逻辑电路，被配置为生成用于驱动第一源极线的第一输出信号；以及第二控制逻辑电路，被配置为生成用于驱动第二源极线的第二输出信号，其中，第一输出延迟是在第一输出信号当中的两个邻近输出信号之间的延迟，第二输出延迟是在第二输出信号当中的两个邻近输出信号之间的延迟，并且第一输出延迟与第二输出延迟不同。
在一个示例性实施例中，存在一种显示***，该显示***包括：平板显示器，包括第一区域和第二区域；以及源极驱动器集成电路(IC)，被配置为驱动排列在第一区域中的第一源极线和排列在第二区域中的第二源极线，其中，该源极驱动器IC包括：第一控制逻辑电路，被配置为生成用于驱动第一源极线的第一输出信号；以及第二控制逻辑电路，被配置为生成用于驱动第二源极线的第二输出信号，其中，第一输出延迟是在第一输出信号当中的两个邻近输出信号之间的延迟，第二输出延迟是在第二输出信号当中的两个邻近输出信号之间的延迟，并且第一输出延迟与第二输出延迟不同。
附图说明
通过参考附图来详细地描述本发明构思的示例性实施例，本发明构思的上述和其他特征以及优点将变得更加明显，在附图中：
图1是包括根据本发明构思的一些示例性实施例的源极驱动器集成电路(IC)的显示***的框图；
图2A至图2D是用于解释传统的源极驱动器IC中的每个的扇出和输出延迟的概念图；
图3是图1中所示的源极驱动器IC的示意框图；
图4是图1中所示的源极驱动器IC的详细框图；
图5是图4中所示的第一驱动器单元块的电路图；
图6是根据本发明构思的一些示例性实施例的、图4中所示的控制逻辑电路块的框图；
图7是从图6中所示的基础时钟生成器所输出的基础时钟的时序图；
图8是图6中所示的第一控制逻辑的输出信号的时序图；
图9是图6中所示的第一使能信号生成器的输出信号的时序图；
图10是图6中所示的第四控制逻辑的输出信号的时序图；
图11是图6中所示的第四使能信号生成器的输出信号的时序图；
图12是根据本发明构思的其他示例性实施例的、图4中所示的控制逻辑电路块的框图；
图13是图4或图12中所示的控制逻辑电路块的输出信号的输出延迟时间的图；
图14是用于解释根据本发明构思的一些示例性实施例的输出延迟的时序图；
图15是根据本发明构思的一些示例性实施例的源极驱动器IC中的每个的起始延迟和输出延迟时间的图；
图16A至图16E是用于解释根据本发明构思的一些示例性实施例的源极驱动器IC中的每个的扇出和输出延迟的概念图；
图17是根据本发明构思的一些示例性实施例的控制针对每个信道的输出电阻的源极驱动器IC的示意框图；
图18是根据本发明构思的一些示例性实施例的、图17中所示的电阻器阵列的详细图；
图19是根据本发明构思的其他示例性实施例的控制针对每个信道的输出电阻的源极驱动器IC的示意框图；
图20是根据本发明构思的另外的示例性实施例的控制针对每个信道的输出电阻的源极驱动器IC的示意框图；
图21是根据本发明构思的一些示例性实施例的、图20中所示的电阻器阵列的详细图；
图22是图17或图19中所示的源极驱动器IC的操作的流程图；以及
图23是图20中所示的源极驱动器IC的操作的流程图。
具体实施方式
现在将参考在其中示出了本发明构思的示例性实施例的附图来在下文中更全面地描述本发明构思。然而，本发明可以被例示为各种不同的形式，并且不应当被解释为限于这里所阐述的实施例。反而，这些实施例被提供为使得本公开将是充分的和完整的，并且将向本领域技术人员全面地传达本发明的范围。在附图中，为了明晰，层和区域的尺寸以及相对尺寸可以被夸大。贯穿附图，相同的附图标记指代相同的元件。
将理解，当元件被称为“连接”或“耦合”到另一元件时，该元件可以直接地连接或耦合到该另一元件，或者可以存在中间元件。相反，当元件被称为“直接地连接”或“直接地耦合”到另一元件时，不存在中间元件。当在本文中使用时，术语“和/或”包括相关联列举项中的一个或多个的任何和所有组合，并且可以被缩写为“/”。
将理解，尽管术语第一、第二等可以在本文中被用来描述各种元件，但是这些元件不应当被这些术语限制。这些术语仅被用来将一个元件与另一元件相区分。例如，第一信号可以被称为第二信号，并且相似地，第二信号可以被称为第一信号，而不背离本公开的技术教导。
在本文中所使用的术语仅针对描述特定的实施例的目的，并且不意欲限制本发明。当在本文中使用时，单数形式“一”、“一个”以及“该”也意欲包括复数形式，除非上下文清楚地指示并非如此。将进一步理解，术语“包括”和/或“包括有”，或者“包含”和/或“包含有”当在本说明书中被使用时，指定所陈述的特征、区域、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、区域、整数、步骤、操作、元件、组件和/或其分组的存在或添加。
除非另外地限定，否则在本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员通常所理解的含义相同的含义。将进一步理解，诸如在通用词典中所限定的术语的术语应当被解释为具有与它们在相关技术和/或本申请的上下文中的含义一致的含义，并且不将被解释为理想化的或过于正式的意味，除非在本文中明确地如此限定。
如在本发明构思的技术领域中惯常地，描述并且就功能块、单元和/或模块而言在附图中示出了示例性实施例。本领域技术人员将意识到这些块、单元和/或模块通过诸如逻辑电路的电子(或光学)电路、离散组件、微处理器、硬接线电路、存储器元件、接线连接等物理地被实施，其可以使用基于半导体的制造技术或其他制造技术来形成。在通过微处理器来实施块、单元和/或模块的情况下或类似地，可以使用软件(例如，微代码)对它们进行编程，以执行在本文中所讨论的各种功能，并且可以可选地通过固件和/或软件来驱动它们。替换地，每个块、单元和/或模块可以通过专用的硬件来实施，或者可以被实施为用于执行一些功能的专用硬件与用于执行其他功能的处理器(例如，一个或多个被编程的微处理器以及相关联的电路)的组合。另外，实施例的每个块、单元和/或模块可以物理地被分离为两个或更多个交互并且离散的块、单元和/或模块，而不背离本发明构思的范围。此外，实施例的块、单元和/或模块可以被物理地组合为更复杂的块、单元和/或模块，而不背离本发明构思的范围。
图1是包括根据本发明构思的一些示例性实施例的集成电路(例如，源极驱动器集成电路(IC)121和123)的显示***100的框图。
显示***100可以包括面板显示器(例如，平板显示器110)，多个源极驱动器IC121和123、时序控制器125以及多个栅极驱动器IC 127和129。显示***100可以被实施为个人计算机(PC)、数字电视(TV)、互联网协议(IP)TV或移动设备，或者可以被实施在个人计算机(PC)、数字电视(TV)、互联网协议(IP)TV或移动设备中。平板显示器110可以是薄膜晶体管液晶显示器(TFT-LCD)面板、发光二极管(LED)面板、有机LED(OLED)面板或有源矩阵OLED(AMOLED)面板，但是其不限于此。尽管在图1中TFT-LCD面板被示出为平板显示器110，但是本发明构思不限于到TFT-LCD面板的当前示例性实施例。
平板显示器110可以包括多个源极线、多个栅极线以及多个像素。像素中的每个可以连接到源极线中的一个和栅极线中的一个。
源极驱动器IC 121和123可以分别地连接到柔性印刷电路(FPC)120和122。在一个示例性实施例中，FPC 120和122在分离的基板上，而在另一示例性实施例中，FPC 120和122在同一共同基板上。FPC 120和122可以连接到源极驱动器印刷电路板(PCB)124和平板显示器110。时序控制器125可以安装在源极驱动器PCB 124上。时序控制器125可以生成用于控制源极驱动器IC 121和123的控制信号。源极驱动器IC 121和123中的每个可以响应于控制信号来驱动在平板显示器110中所包括的源极线当中的分别地所分配的源极线。
栅极驱动器IC 127和129可以分别地连接到FPC 126和128。FPC 126和128可以连接到栅极驱动器PCB(未示出)和平板显示器110。元件120、122、126和128中的每个可以是覆晶薄膜(COF)或COF封装，但是不限于此。
源极驱动器IC 121和123可以基于时序控制器125的控制来驱动排列在平板显示器110中的源极线。栅极驱动器IC 127和129可以基于在栅极驱动器PCB中所包括的控制器的控制来驱动排列在平板显示器110中的栅极线。换言之，平板显示器110中的像素可以基于源极驱动器IC 121和123以及栅极驱动器IC 127和129的控制来显示图像或数据。尽管图1中示出了两个源极驱动器IC 121和123以及两个栅极驱动器IC 127和129，但是在显示***110中所包括的源极驱动器IC和栅极驱动器IC的数目可以在不同的示例性实施例中不同地改变。此外，在一个替选实施例中，存在单个源极驱动器IC，其驱动在其他示例性实施例中由两个源极驱动器IC 121和123所驱动的所有源极线。类似地，在另一示例性实施例中，存在单个栅极驱动器IC，其驱动在其他示例性实施例中由两个栅极驱动器IC 127和129所驱动的所有栅极线。
第一源极驱动器IC 121可以控制在平板显示器110的两个区域RG1和RG2中所包括的源极线Y1R至Y960R，而第二源极驱动器IC 123可以控制在平板显示器110的两个区域RG3和RG4中所包括的源极线Y1L至Y960L。源极驱动器IC 121和123可以基于信道的位置或信道组的位置来生成具有不同的输出延迟(或输出延迟时间)的使能信号(或输出信号)。相应地，源极驱动器IC 121和123可以补偿平板显示器110的扇出和栅极线的RC延迟。甚至当平板显示器110具有大的栅极线延迟和高的扫描速率时，源极驱动器IC 121和123可以生成具有有效的输出特性的输出信号。
信道可以指代传送数据的源极线(或数据线)。信道组可以包括至少两个信道。源极驱动器IC 121和123可以针对每个信道或每个信道组来不同地控制输出延迟或延时。
第一源极驱动器IC 121可以控制各种延迟使得延迟不同，例如，控制第一信道和第二信道之间的第一延迟与第二信道和第三信道之间的第二延迟不同，并且可以控制第二延迟与第三信道和第四信道之间的第三延迟不同。替换地，第一源极驱动器IC 121可以控制第一信道组和第二信道组之间的第一延迟与第二信道组和第三信道组之间的第二延迟不同，并且可以控制第二延迟与第三信道组和第四信道组之间的第三延迟不同，但是第一源极驱动器IC 121可以控制信道组中的邻近的两个信道之间的延迟与同一信道组中的邻近的两个其他信道之间的延迟相同。
图2A至图2D是用于解释传统的源极驱动器IC S-IC1至S-IC4中的每个的扇出和输出延迟的概念图。参考图2A，平板显示器110A包括四个区域RG11至RG14，在FPC 131中所包括的传统的源极驱动器IC S-IC1控制在第一区域RG11中所包括的源极线Y1-1至Y960-1，在FPC 133中所包括的传统的源极驱动器IC S-IC2控制在第二区域RG12中所包括的源极线Y1-2至Y960-2，在FPC 135中所包括的传统的源极驱动器IC S-IC3控制在第三区域RG13中所包括的源极线Y1-3至Y960-3，以及在FPC 137中所包括的传统的源极驱动器IC S-IC4控制在第四区域RG14中所包括的源极线Y1-4至Y960-4。FPC 131、133、135以及137通过连接部130连接到平板显示器110A。
参考图2A，相应的源极驱动器IC S-IC1至S-IC4关于区域RG11至RG14的位置分别地不同。例如，源极驱动器IC S-IC1被定位在第一区域RG11的中心的左侧，源极驱动器ICS-IC2被定位在第二区域RG12的中心的左侧，源极驱动器IC S-IC3被定位在第三区域RG13的中心的右侧以及源极驱动器IC S-IC4被定位在第四区域RG14的中心的右侧。另外，源极驱动器IC S-IC1与源极驱动器IC S-IC2相比占据更加向左的位置，而源极驱动器IC S-IC4与源极驱动器IC S-IC3相比占据更加向右的位置。
图2B示出了关于源极驱动器IC S-IC1至S-IC4中的每个的位置的扇出。图2C示出了关于源极驱动器IC S-IC1至S-IC4中的每个的位置的理想输出延迟。图2D示出了关于源极驱动器IC S-IC1至S-IC4中的每个的位置的实际输出延迟。参考图2D，实际输出延迟不反映每个信道的位置。
图3是图1中所示的第一源极驱动器IC 121的示意框图。第一源极驱动器IC 121的结构与第二源极驱动器IC 122的结构相同或相似。
参考图3，第一源极驱动器IC 121可以包括：第一电路，例如，第一控制逻辑电路块121-1，其生成使能信号；多个驱动器单元DRV_CELL1至DRV_CELL960以及多个引脚(pad)P1至P960。引脚P1至P960中的每个可以是管脚(pin)。图3中所示的第一源级驱动器IC 121的内部结构针对描述而被提供，可以在其他示例性实施例中不同地被改变。驱动器单元DRV_CELL1至DRV_CELL960可以具有彼此相同或相似的结构。引脚P1至960可以通过排列在FPC120中的金属线分别地连接到源极线Y1R至Y960R。
图4是图1中所示的第一源极驱动器IC 121的详细框图。参考图1、图3以及图4，假定第一源极驱动器IC 121驱动在两个区域RG1和RG2中所包括的960个源极线Y1R至Y960R，在第一区域RG1中所包括的480个源极线Y1R至Y480R被40个右使能信号RSTR<1>至RSTR<40>控制，并且右使能信号RSTR<1>至RSTR<40>中的每个控制12个驱动器单元的输出延迟。还假定在第二区域RG2中所包括的480个源极线Y481R至Y960R被40个左使能信号LSTR<1>至LSTR<40>控制，并且左使能信号LSTR<1>至LSTR<40>中的每个控制12个驱动器单元的输出延迟。
例如，包括12个驱动器单元DRV_CELL1至DRV_CELL12的第一驱动器单元块210-1的启用或禁用可以通过第一右使能信号RSTR<1>来控制。当第一驱动器单元块210-1通过第一右使能信号RSTR<1>启用时，12个输出信号DS1至DS12可以同时地或并行地被传送到12个源极线Y1R至Y12R。输出信号DS1至DS960可以指代分别地驱动源极线Y1R至Y960R的驱动信号。
包括12个驱动器单元DRV_CELL13至DRV_CELL24的第二驱动器单元块210-2的启用或禁用可以通过第二右使能信号RSTR<2>来控制。当第二驱动器单元块210-2启用时，12个输出信号DS13至DS24可以同时地或并行地被传送到12个源极线Y13R至Y24R。
包括12个驱动器单元DRV_CELL469至DRV_CELL480的第四十驱动器单元块210-40的启用或禁用可以通过第四十右使能信号RSTR<40>来控制。当第四十驱动器单元块210-40启用时，12个输出信号DS469至DS480可以同时地或并行地被传送到12个源极线Y469R至Y480R。
包括12个驱动器单元DRV_CELL481至DRV_CELL492的第四十一驱动器单元块210-41的启用或禁用可以通过第一左使能信号LSTR<1>来控制。当第四十一驱动器单元块210-41被第一左使能信号LSTR<1>启用时，12个输出信号DS481至DS492可以同时地或并行地被传送到12个源极线Y481R至Y492R。
包括12个驱动器单元DRV_CELL493至DRV_CELL504的第四十二驱动器单元块210-42的启用或禁用可以通过第二左使能信号LSTR<2>来控制。当第四十二驱动器单元块210-42启用时，12个输出信号DS493至DS504可以同时地或并行地被传送到12个源极线Y493R至Y504R。
包括12个驱动器单元DRV_CELL949至DRV_CELL960的第八十驱动器单元块210-80的启用或禁用可以通过第四十左使能信号LSTR<40>来控制。当第八十驱动器单元块210-40启用时，12个输出信号DS949至DS960可以同时地或并行地被传送到12个源极线Y949R至Y960R。
控制逻辑电路块121-1可以响应于基础时钟BCLK和控制信号来控制使能信号RSTR<1>至RSTR<40>以及LSTR<40>至LSTR<1>的生成时序和/或方向。例如，具有图9所示的时序的使能信号RSTR<1>至RSTR<20>可以被定义为具有第一方向的使能信号，而具有图11所示的时序的使能信号LSTR<21>至LSTR<40>可以被定义为具有第二方向的使能信号。
图5是图4中所示的第一驱动器单元块210-1的电路图。在驱动器单元块210-1至210-80当中，驱动器单元块210-1至210-80的结构和操作可以相同或相似。参考图4和图5，第一驱动器单元块210-1可以包括12个驱动器单元DRV_CELL1至DRV_CELL12。驱动器单元DRV_CELL1至DRV_CELL12中的每个可以包括数据寄存器、电平移位器、解码器以及输出缓冲器。
第一驱动器单元DRV_CELL1可以包括数据寄存器311、电平移位器313、解码器315以及输出缓冲器317。数据寄存器311可以响应于第一移位时钟Sft_CLK1来锁存数据DATA，并且可以响应于第一右使能信号RSTR<1>将锁存的数据传送到电平移位器313。电平移位器313可以对从数据寄存器311所输出的数据的电平进行移位，并且可以将电平移位的数据输出到解码器315。解码器315可以基于电平移位的数据来选择灰度电压V0至V63中的一个，并且将所选择的电压输出到输出缓冲器317。输出缓冲器317可以对由解码器315所选择的电压(例如，模拟电压)进行缓冲，并且可以将缓冲的电压DS1通过第一输出引脚P1发送到第一源极线Y1R。
第十二驱动器单元DRV_CELL12可以与第一驱动器单元DRV_CELL1的操作同时地或并行地，将缓冲的电压DS12通过第十二输出引脚P12发送到第十二源极线Y12R。数据寄存器321可以响应于第十二移位时钟Sft_CLK12来锁存数据DATA，并且可以响应于第一右使能信号RSTR<1>将锁存的数据传送到电平移位器323。电平移位器323可以对从数据寄存器321所输出的数据的电平进行移位，并且可以将电平移位的数据输出到解码器325。解码器325可以基于电平移位的数据来选择灰度电压V0至V63中的一个，并且将所选择的电压输出到输出缓冲器327。输出缓冲器327可以对由解码器325所选择的电压(例如，模拟电压)进行缓冲，并且可以将缓冲的电压DS12通过第十二输出引脚P12发送到第十二源极线Y12R。灰度电压V0至V63可以通过灰度电压生成器330来生成。
图6是根据本发明构思的一些示例性实施例的、图4中所示的控制逻辑电路块121-1的框图。参考图1、图4和图6，控制逻辑电路块121-1可以包括时钟源410、基础时钟生成器415、多个控制逻辑420-1至420-4以及多个使能信号生成器425-1至425-4。在其他实施例中，使能信号生成器425-1至425-4可以分别地被包括在控制逻辑420-1至420-4中。假定第一源极驱动器IC 121包括四个控制逻辑420-1至420-4和四个使能信号生成器425-1至425-4。在其他示例性实施例中可以改变控制逻辑和使能信号生成器的数目。
时钟源410可以生成源时钟MCLK。基础时钟生成器415可以使用源时钟MCLK来生成多个基础时钟BCLK。
图7是从图6中所示的基础时钟生成器415所输出的基础时钟的时序图。参考图6和图7，假定基础时钟生成器415生成十个基础时钟BCLK<1>至BCLK<10>。然而，在其他示例性实施例中可以不同地改变通过基础时钟生成器415可以生成的基础时钟的数目。这里，时钟可以指代时钟信号并且控制逻辑可以指代控制逻辑电路或电路***(circuitry)。
图8是图6中所示的第一控制逻辑420-1的输出信号的时序图。当第一分割因子(division factor)DV_1为3时，第一控制逻辑420-1可以通过第一分割因子DV_1(＝3)对十个基础时钟BCLK<1>至BCLK<10>中的每个进行分割(divide)，并且可以选择性地输出分割后的时钟CLKA<1>至CLKA<10>的脉冲序列中的仅一部分。
例如，第一控制逻辑420-1可以通过3对基础时钟BCLK<1>进行分割，并且可以输出分割后的时钟CLKA<1>中仅由(1)和(11)所指示的两个脉冲。第一控制逻辑420-1可以通过3对基础时钟BCLK<2>进行分割，并且可以输出分割后的时钟CLKA<2>中仅由(2)和(12)所指示的两个脉冲。第一控制逻辑420-1可以通过3对基础时钟BCLK<10>进行分割，并且可以输出分割后的时钟CLKA<10>中仅由(10)和(20)所指示的两个脉冲。
第一使能信号生成器425-1可以接收具有第一方向的10个时钟CLKA<1>至CLKA<10>，并且可以响应于控制信号来生成具有如图9中所示的时序(或第一方向)的右使能信号RSTR<1>至RSTR<20>。第一右使能信号RSTR<1>是图8中所示的时钟CLKA<1>中由(1)所指示的脉冲，第二右使能信号RSTR<2>是图8中所示的时钟CLKA<2>中由(2)所指示的脉冲，以及第十右使能信号RSTR<10>是图8中所示的时钟CLKA<10>中由(10)所指示的脉冲。第十一右使能信号RSTR<11>是图8中所示的时钟CLKA<1>中由(11)所指示的脉冲，第十二右使能信号RSTR<12>是图8中所示的时钟CLKA<2>中由(12)所指示的脉冲，以及第二十右使能信号RSTR<10>是图8中所示的时钟CLKA<10>中由(20)所指示的脉冲。
第一右使能信号RSTR<1>被发送到第一驱动器单元块210-1，第二右使能信号RSTR<2>被发送到第二驱动器单元块210-2以及第二十右使能信号RSTR<20>被发送到第二十驱动器单元块210-20。
当第二分割因子DV_2为1时，第二控制逻辑420-2可以选择性地输出十个基础时钟BCLK<1>至BCLK<10>中的每个的仅一部分。第二控制逻辑420-2的操作与第一控制逻辑420-1的操作相同或相似，并且第二使能信号生成器425-2的操作与第一使能信号生成器425-1的操作相同或相似。
换言之，第二控制逻辑420-2可以输出具有第一方向的时钟CLKB，并且第二使能信号生成器425-2可以输出具有第一方向的右使能信号RSTR<21>至RSTR<40>。此时，在图6中N为4。
除了第一分割因子DV_1为3而第二分割因子DV_2为1之外，第二十一右使能信号RSTR<21>至第四十右使能信号RSTR<40>的波形的时序与图9中所示的波形的时序相似。换言之，第二使能信号生成器425-2可以生成具有第一方向的右使能信号RSTR<21>至RSTR<40>。
相应地，第二十一右使能信号RSTR<21>被发送到第二十一驱动器单元块210-21，第二十二右使能信号RSTR<22>被发送到第二十二驱动器单元块210-22以及第四十右使能信号RSTR<40>被发送到第四十驱动器单元块210-40。
当第三分割因子DV_3为3时，第三控制逻辑420-3可以通过第三分割因子DV_3(＝3)对十个基础时钟BCLK<1>至BCLK<10>中的每个进行分割，并且可以选择性地输出分割后的时钟CLKC(＝CLKC<1>至CLKC<10>)中的每个的仅一部分。第三控制逻辑420-3的结构和操作与第一控制逻辑420-1的结构和操作相同或相似，并且第三使能信号生成器425-3的结构和操作与第一使能信号生成器425-1的结构和操作相同或相似。
通过第三使能信号生成器425-3所生成的第一左使能信号LSTR<1>至第二十左使能信号LSTR<20>的波形的时序与图9中所示的波形的时序相似。换言之，第三使能信号生成器425-3可以生成具有第一方向的左使能信号LSTR<1>至LSTR<20>。
相应地，第一左使能信号LSTR<1>被发送到第四十一驱动器单元块210-41，第二左使能信号LSTR<2>被发送到第四十二驱动器单元块210-42以及第二十左使能信号LSTR<20>被发送到第六十驱动器单元块210-60。
图10是图6中所示的第四控制逻辑420-4的输出信号的时序图。图11是图6中所示的第四使能信号生成器425-4的输出信号的时序图。
当第四分割因子DV_4为1时，第四控制逻辑420-4可以通过第四分割因子DV_4(＝1)对十个基础时钟BCLK<1>至BCLK<10>中的每个进行分割，并且可以选择性地输出时钟CLKD<1>至CLKD<10>的中的每个的脉冲序列的仅一部分。
例如，第四控制逻辑420-4可以输出基于基础时钟BCLK<1>所生成的时钟CLKD<1>中仅由(1)和(11)所指示的两个脉冲。第四控制逻辑420-4可以输出基于基础时钟BCLK<2>所生成的时钟CLKD<2>中仅由(2)和(12)所指示的两个脉冲。第四控制逻辑420-4可以输出基于基础时钟BCLK<10>所生成的时钟CLKD<10>中仅由(10)和(20)所指示的两个脉冲。
第四使能信号生成器425-4可以接收十个时钟CLKD<1>至CLKD<10>，并且可以响应于控制信号来生成具有如图11中所示的时序的左使能信号LSTR<21>至LSTR<40>。换言之，第四使能信号生成器425-4可以生成具有第二方向的左使能信号LSTR<21>至LSTR<40>。
第二十一左使能信号LSTR<21>是在图10中所示的时钟CLKD<1>中由(1)所指示的脉冲，第二十二左使能信号LSTR<22>是在图10中所示的时钟CLKD<2>中由(2)所指示的脉冲以及第三十左使能信号LSTR<30>是在图10中所示的时钟CLKD<10>中由(10)所指示的脉冲。第三十一左使能信号LSTR<31>是在图10中所示的时钟CLKD<1>中由(11)所指示的脉冲，第三十二左使能信号LSTR<32>是在图10中所示的时钟CLKD<2>中由(12)所指示的脉冲以及第四十左使能信号LSTR<40>是在图10中所示的时钟CLKD<10>中由(20)所指示的脉冲。
第二十一左使能信号LSTR<21>被发送到第六十一驱动器单元块210-61，第二十二左使能信号LSTR<22>被发送到第六十二驱动器单元块210-62以及第四十左使能信号LSTR<40>被发送到第八十驱动器单元块210-80。
控制逻辑420-1至420-4中的每个可以基于控制信号SWI来生成具有图8中所示的延迟(或时序)的时钟，或具有图10中所示的延迟(或时序)的时钟。换言之，控制逻辑420-1至420-4中的每个可以基于控制信号SWI来控制时钟信号的生成方向(例如，第一方向或第二方向)。另外，控制逻辑420-1至420-4中的每个可以基于控制信号SWI来控制在时钟信号中所包括的脉冲的数目。使能信号生成器425-1至425-4中的每个可以控制使能信号的时序。控制信号SWI可以包括至少一个比特。每个比特可以被定义为逻辑1或逻辑0。
图12是根据本发明构思的其他示例性实施例的、图4中所示的控制逻辑电路块121-1的框图。参考图6和图12，控制逻辑电路块121-2可以包括多个控制逻辑。控制逻辑中的每个可以响应于控制信号来控制使能信号RSTR<1>至RSTR<40/0.5N>、RSTR<(40/0.5N)+1>至RSTR<80/0.5N>、RSTR<31>至RSTR<40>、LSTR<1>至LSTR<40/0.5N>、LSTR<(40/0.5N)+1>至LSTR<80/0.5N>、LSTR<31>至LSTR<40>的生成时序和/或方向。此时，在图8中N为8。
图13是图4或图12中所示的控制逻辑电路块121-1的输出信号的输出延迟时间的图。参考图1、图4、图6和图13，驱动在第一区域RG1中所包括的240个源极线Y1R至Y240R的、具有第一方向的右使能信号RSTR<1>至RSTR<20>可以使用第一控制逻辑420-1和第一使能信号生成器425-1来生成；驱动在第一区域RG1中所包括的240个源极线Y241R至Y480R的、具有第一方向的右使能信号RSTR<21>至RSTR<40>可以使用第二控制逻辑420-2和第二使能信号生成器425-2来生成；驱动在第二区域RG2中所包括的240个源极线Y481R至Y720R的、具有第二方向的左使能信号LSTR<1>至LSTR<20>可以使用第三控制逻辑420-3和第三使能信号生成器425-3来生成；以及驱动在第二区域RG2中所包括的240个源极线Y721R至Y960R的、具有第二方向的左使能信号LSTR<21>至LSTR<40>可以使用第四控制逻辑420-4和第四使能信号生成器425-4来生成。
参考图13，两个右使能信号RSTR<20>与RSTR<21>之间的延迟可以与两个右使能信号RSTR<21>与RSTR<22>之间的延迟不同。另外，两个右使能信号RSTR<1>与RSTR<2>之间的延迟可以与两个右使能信号RSTR<22>与RSTR<23>之间的延迟不同。
两个使能信号RSTR<40>与LSTR<1>之间的延迟可以与两个使能信号LSTR<1>与LSTR<2>之间的延迟不同。另外，两个右使能信号RSTR<39>与RSTR<40>之间的延迟可以与两个左使能信号LSTR<2>与LSTR<3>之间的延迟不同。
两个左使能信号LSTR<20>与LSTR<21>之间的延迟可以与两个左使能信号LSTR<21>与LSTR<22>之间的延迟不同。另外，两个左使能信号LSTR<19>与LSTR<20>之间的延迟可以与两个左使能信号LSTR<22>与LSTR<23>之间的延迟不同。
分割因子可以指代传播步长(spread step)。如参考图6所描述地，被指派给第一控制逻辑420-1的第一分割因子DV_1为3，被指派给第二控制逻辑420-2的第二分割因子DV_2为1，被指派给第三控制逻辑420-3的第三分割因子DV_3为3，以及被指派给第四控制逻辑420-4的第四分割因子DV_4为1。然而，参考图13，在传播步长改变的边界处，未发生失配。
例如，第二控制逻辑420-2可以使用第一控制逻辑420-1的输出信号来确定第二十一右使能信号RSTR<21>的生成时序，第三控制逻辑420-3可以使用第二控制逻辑420-2的输出信号来确定第一左使能信号LSTR<1>的生成时序，以及第四控制逻辑420-4可以使用第三控制逻辑420-3的输出信号来确定第二十一左使能信号LSTR<21>的生成时序。
图14是用于解释根据本发明构思的一些示例性实施例的输出延迟的时序图。参考图6、图13和图14，当第一控制逻辑420-1的分割因子(或传播步长)为4，第二控制逻辑420-2的分割因子(或传播步长)为1，并且在第二控制逻辑420-2中存在起始延迟时；在本发明构思的示例性实施例中消除了使能信号(例如，RSTR<20>与RSTR<21>)之间的边界处的失配，该失配是由于第一控制逻辑420-1的分割因子与第二控制逻辑420-2的分割因子之间的差异而发生的。
图15是根据本发明构思的一些示例性实施例的源极驱动器IC中的每个的起始延迟和输出延迟时间的图。参考图13至图15，当第二控制逻辑420-2被控制为使得在第一逻辑时钟LOGIC1_CLK与第二逻辑时钟LOGIC2_CLK之间存在第一起始延迟D1，第三控制逻辑420-3被控制为使得在第一逻辑时钟LOGIC1_CLK与第三逻辑时钟LOGIC3_CLK之间存在第二起始延迟D2，以及第四控制逻辑420-4被控制为使得在第一逻辑时钟LOGIC1_CLK与第四逻辑时钟LOGIC4_CLK之间存在第三起始延迟D3时；可以消除在传播步长改变的边界(例如，RSTR<20>与RSTR<21>之间、RSTR<40>与LSTR<1>之间、LSTR<20>与LSTR<21>之间)中的每个处的失配。
在第一右使能信号RSTR<1>的生成中可能涉及第一逻辑时钟LOGIC1_CLK，在第二十一右使能信号RSTR<21>的生成中可能涉及第二逻辑时钟LOGIC2_CLK，在第一左使能信号LSTR<1>的生成中可能涉及第三逻辑时钟LOGIC3_CLK，以及在第二十一左使能信号LSTR<21>的生成中可能涉及第四逻辑时钟LOGIC4_CLK。替换地，在时钟CLKA<1>的生成中可能涉及第一逻辑时钟LOGIC1_CLK，在时钟CLKB<1>的生成中可能涉及第二逻辑时钟LOGIC2_CLK，在时钟CLKC<1>的生成中可能涉及第三逻辑时钟LOGIC3_CLK，以及在时钟CLKD<1>的生成中可能涉及第四逻辑时钟LOGIC4_CLK。
图16A至图16E是用于解释根据本发明构思的一些示例性实施例的源极驱动器ICSDRV_IC1至SDRV_IC4中的每个的扇出和输出延迟的概念图。参考图16A，假定第一源极驱动器IC SDRV_IC1驱动在第一区域RG11中所形成的源极线Y1-1至Y960-1，第二源极驱动器ICSDRV_IC2驱动在第二区域RG12中所形成的源极线Y1-2至Y960-2，第三源极驱动器IC SDRV_IC3驱动在第三区域RG13中所形成的源极线Y1-3至Y960-3，第四源极驱动器IC SDRV_IC4驱动在第四区域RG14中所形成的源极线Y1-4至Y960-4，以及源极驱动器IC SDRV_IC1至SDRV_IC4中的每个的结构和操作与参考图3至图15所描述的第一源极驱动器IC 121的结构和操作相同或相似。
图16B示出了关于源极驱动器IC SDRV_IC1至SDRV_IC4中的每个的位置的扇出。图16C示出了关于源极驱动器IC SDRV_IC1至SDRV_IC4中的每个的位置的理想输出延迟。
图16D示出了关于源极驱动器IC SDRV_IC1至SDRV_IC4中的每个的位置的实际输出延迟。当第一源极驱动器IC SDRV_IC1将第一区域RG11分割为第一子区域SB1和第二子区域SB2以控制第一区域RG11时，多个第一使能信号可以控制在第一子区域SB1中所包括的源极线(例如，Y1-1至Y480-1)的激活并且多个第二使能信号可以控制在第二子区域SB2中所包括的源极线(例如，Y481-1至Y960-1)的激活。如图16D中所示，可以控制针对在第一子区域SB1中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟(或输出延迟)与针对在第二子区域SB2中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟(或输出延迟)不同。
当第二源极驱动器IC SDRV_IC2将第二区域RG12分割为第三子区域SB3和第四子区域SB4以控制第二区域RG12时，多个第三使能信号可以控制在第三子区域SB3中所包括的源极线(例如，Y1-2至Y480-2)的激活，并且多个第四使能信号可以控制在第四子区域SB4中所包括的源极线(例如，Y481-2至Y960-2)的激活。如图16D中所示，可以控制针对在第三子区域SB3中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟(或输出延迟)与针对在第四子区域SB4中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟(或输出延迟)不同。
当第三源极驱动器IC SDRV_IC3将第三区域RG13分割为第五子区域SB5和第六子区域SB6以控制第三区域RG13时，多个第五使能信号可以控制在第五子区域SB5中所包括的源极线(例如，Y1-3至Y480-3)的激活，并且多个第六使能信号可以控制在第六子区域SB6中所包括的源极线(例如，Y481-3至Y960-3)的激活。如图16D中所示，可以控制针对在第五子区域SB5中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟(或输出延迟)与针对在第六子区域SB6中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟不同。
当第四源极驱动器IC SDRV_IC4将第四区域RG14分割为第七子区域SB7和第八子区域SB8以控制第四区域RG14时，多个第七使能信号可以控制在第七子区域SB7中所包括的源极线(例如，Y1-4至Y480-4)的激活，并且多个第八使能信号可以控制在第八子区域SB8中所包括的源极线(例如，Y481-4至Y960-4)的激活。如图16D中所示，可以控制针对在第七子区域SB7中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟(或输出延迟)与针对在第八子区域SB8中所包括的两个邻近源极线所分别地提供的使能信号(或输出信号)之间的延迟(或输出延迟)不同。
如以上参考图16D所描述地，源极驱动器IC SDRV_IC1至SDRV_IC4中的每个可以包括两个控制逻辑和两个使能信号生成器。
参考图16E，区域RG11至RG14中的每个可以被分割为四个子区域。此时，源极驱动器IC SDRV_IC1至SDRV_IC4中的每个可以包括四个控制逻辑和四个使能信号生成器。
由第一源极驱动器IC SDRV_IC1所生成的多个第一使能信号可以控制在第一区域RG11的第一子区域中所包括的源极线(例如，Y1-1至Y240-1)的激活。由第一源极驱动器ICSDRV_IC1所生成的多个第二使能信号可以控制在第一区域RG11的第二子区域中所包括的源极线(例如，Y241-1至Y480-1)的激活。由第一源极驱动器IC SDRV_IC1所生成的多个第三使能信号可以控制在第一区域RG11的第三子区域中所包括的源极线(例如，Y481-1至Y720-1)的激活。由第一源极驱动器IC SDRV_IC1所生成的多个第四使能信号可以控制在第一区域RG11的第四子区域中所包括的源极线(例如，Y721-1至Y960-1)的激活。
可以控制针对在第一子区域中所包括的源极线Y1-1至Y240-1当中的两个邻近源极线所分别地提供的输出信号之间的延迟与针对在第二子区域中所包括的源极线Y241-1至Y480-1当中的两个邻近源极线所分别地提供的输出信号之间的延迟不同。可以控制针对在第二子区域中所包括的源极线Y241-1至Y480-1当中的两个邻近源极线所分别地提供的输出信号之间的延迟与针对在第三子区域中所包括的源极线Y481-1至Y720-1当中的两个邻近源极线所分别地提供的输出信号之间的延迟不同。可以控制针对在第三子区域中所包括的源极线Y481-1至Y720-1当中的两个邻近源极线所分别地提供的输出信号之间的延迟与针对在第四子区域中所包括的源极线Y721-1至Y960-1当中的两个邻近源极线所分别地提供的输出信号之间的延迟不同。
当将图2D与图16D或将图2D与图16E彼此比较时，第一源极驱动器IC SDRV_IC1可以基于源极线的位置来控制针对在第一区域RG11中所包括的每个子区域中所包括的两个源极线所分别地提供的输出信号之间的延迟或输出延迟不同。第一源极驱动器IC SDRV_IC1的操作与其他源极驱动器IC SDRV_IC2至SDRV_IC4中的每个的操作相同或相似。如图16E中所示，可以控制针对在区域RG12、RG13和RG14中的任何一个中所包括的每个子区域中所包括的两个邻近源极线所分别地提供的输出信号之间的延迟不同。
图17是根据本发明构思的一些示例性实施例的控制针对每个信道的输出电阻的源极驱动器IC 121A的示意框图。参考图1和图17，源极驱动器IC 121A的结构与源极驱动器IC 123的结构相同或相似。因此，将仅通过图17中所示的源极驱动器IC 121A的描述来描述源极驱动器IC 121的结构，图17中所示的源极驱动器IC 121A为图1中所示的源极驱动器IC121的示例。
源极驱动器IC 121A可以包括多个输出缓冲器515-1至515-960、多个电阻器阵列510-1至510-960以及多个输出引脚P1至P960。输出缓冲器还可以被称为信道放大器。输出缓冲器515-1至515-960可以分别地对输入信号(或数据信号)DDATA1至DDATA960进行缓冲(或放大)，并且可以分别地向电阻器阵列510-1至510-960输出分别地被缓冲(或放大)的信号OA1至OA960。
源极驱动器IC 121A可以使用电阻器阵列510-1至510-960中的每个的电阻，来对平板显示器(或曲面显示器)110的扇出和/或在平板显示器110中所形成的栅极线的RC延迟进行补偿或控制。换言之，电阻器阵列510-1至510-960的电阻可以依赖于电阻器阵列510-1至510-960的位置而不同。电阻器阵列510-1至510-960可以通过引脚P1至P960(其中的每个共同地被称为在源极驱动器IC 121A中所形成的引脚和在平板显示器110中所形成的引脚)分别地连接到源极线Y1R至Y960R。如在图16C和图16D中所示，可以根据电阻器阵列510-1至510-960中的每个的电阻来确定输出延迟。
参考图1和图17，源极驱动器IC 121A(即，源极驱动器121)包括：第一信道放大器515-1至515-960，分别地对第一数据信号DDATA1至DDATA960进行放大并且分别地生成第一输出信号AO1至AO960；引脚P1至P960，分别地连接到源极线Y1R至Y960R；以及电阻器阵列510-1至510-960，连接在相应的信道放大器515-1至515-960与相应的引脚P1至P960之间。第一电阻器阵列510-1至510-960中的每个包括z个电阻器，其中z是自然数。z个电阻器可以具有相同的或不同的电阻。
z个电阻器的排列的数目(或者使用z个电阻器所确定的电阻的数目或使用z个电阻器中的至少一个所确定的电阻的组合的数目)大于2Z。电阻器阵列510-1至510-960中的每个的电阻通过在每个电阻器阵列中所包括的z个电阻器的排列来确定。z个电阻器可以被排列为矩阵形式，但是本发明构思不限于当前示例性实施例。
参考图1和图17，具有与源极驱动器IC 121的结构相同的结构的源极驱动器IC123包括：信道放大器，分别地对数据信号进行放大并且分别地生成输出信号；引脚，分别地连接到源极线Y1L至Y960L；以及电阻器阵列，连接在相应的信道放大器与相应的引脚之间，并且电阻器阵列中的每个包括z个电阻器。电阻器阵列中的每个的电阻通过在每个电阻器阵列中所包括的z个电阻器的排列来确定。
图18是根据本发明构思的一些示例性实施例的、图17中所示的电阻器阵列510-1的详细图。电阻器阵列510-1至510-960具有相同或相似的结构，并且因此，将仅描述电阻器阵列510-1的结构。电阻器阵列510-1可以包括多个电阻器R和多个连接元件CE。连接元件CE中的每个可以是熔断器、电子熔断器(e-fuse)或一次性可编程(OTP)器件，但是不限于此。因为通过连接元件CE来串联连接和/或并联连接电阻器R中的至少两个，所以电阻器阵列510-1的电阻可以通过连接元件CE来确定。具体地，通过连接元件CE可以串联连接电阻器R中的一些并且可以并联连接电阻器R中的另外一些。
例如，当第一电阻器阵列510-1包括z个电阻器——其中，z是至少为2的自然数——时，根据连接元件CE的排列所确定的z个电阻器的排列的最大数目(或使用z个电阻器可以确定的电阻的数目)可以大于2Z。例如，当第一电阻器阵列510-1包括24个电阻器并且24个电阻器中的每个的电阻为100Ω时，使用z个电阻器可以确定的第一电阻器阵列510-1的电阻可以在从4.17(＝100Ω/24)到2400Ω(＝100Ω*24)的范围中变化。
图19是根据本发明构思的其他示例性实施例的控制针对每个信道的输出电阻的源极驱动器IC 121B的示意框图。参考图1和图19，源极驱动器IC121的结构与源极驱动器IC123的结构相同或相似。因此，将仅通过图19中所示的源极驱动器IC 121B的描述来描述源极驱动器IC 121的结构，图19中所示的源极驱动器IC 121B为图1中所示的源极驱动器IC121的另一示例。
源极驱动器IC 121B可以包括多个输出缓冲器515-1至515-960、多个电阻控制电路516-1至516-960以及多个引脚P1至P960。
电阻控制电路516-1至516-960可以分别地包括第一金属触头517-1至517-960，并且可以分别地包括电阻器棒(bar)519-1至519-960。电阻器棒519-1至519-960可以是金属的并且可以分别地包括第二金属触头520-1至520-960。第一金属触头517-1至517-960中的每个的中心与第二金属触头520-1至520-960中的相对应的一个的中心之间的电阻可以根据距离L1至L960中的相对应的一个来确定。在金属触头对517-1和520-1、517-2和520-2以及517-960和520-960中的距离L1至L960可以彼此不同。
电阻控制电路516-1至516-960可以通过引脚P1至P960(其中的每个共同地被称为在源极驱动器IC 121B中所形成的引脚和在平板显示器110中所形成的引脚)分别地连接到源极线Y1R至Y960R。如在图16C和图16D中所示，可以根据第一金属触头517-1至517-960中的每个的中心与第二金属触头520-1至520-960中相对应的一个的中心之间的电阻来确定输出延迟。
第一源极驱动器IC 121B可以使用第一金属触头517-1至517-960和第二金属触头520-1至520-960，来对平板显示器(或曲面显示器)110的扇出和/或在平板显示器110中所形成的栅极线的RC延迟进行补偿或控制。可以以预定的单位(例如，0.01μm)来控制成对的相应的第一金属触头与第二金属触头的中心之间的距离，以便调节针对每个信道(即，输出信道或源极线)的电阻，但是本发明构思不限于当前示例性实施例。
图20是根据本发明构思的另外的示例性实施例的控制针对每个信道的输出电阻的源极驱动器IC 121C的示意框图。参考图1和图20，源极驱动器IC 121C的结构与源极驱动器IC 123的结构相同或相似。因此，将仅通过图20中所示的源极驱动器IC 121C的描述来描述源极驱动器IC 121的结构，图20中所示的源极驱动器IC 121C为图1中所示的源极驱动器IC 121的示例。
源极驱动器IC 121C可以包括多个输出缓冲器515-1至515-960、开关信号生成器525、多个电阻器阵列530-1至530-960以及多个输出引脚P1至P960。开关信号生成器525可以基于控制信号CTRL来生成开关信号RAC1至RAC960。开关信号RAC1至RAC960中的每个可以包括多个开关信号。可以基于开关信号RAC1至RAC960中的相对应的一个来设置在电阻器阵列530-1至530-960中的每个中所形成的多个开关的特定排列。因此，可以基于多个开关的排列来确定电阻器阵列530-1至530-960中的每个的电阻。
电阻器阵列530-1至530-960可以通过引脚P1至P960(其中的每个共同地被称为在源极驱动器IC 121C中所形成的引脚和在平板显示器110中所形成的引脚)分别地连接到源极线Y1R至Y960R。如在图16C和图16D中所示，可以基于电阻器阵列530-1至530-960中的每个的电阻来确定输出延迟。
图21是根据本发明构思的一些示例性实施例的、图20中所示的电阻器阵列530-1的详细图。电阻器阵列530-1至530-960具有相同的或相似的结构，并且因此，将仅描述第一电阻器阵列530-1的结构。第一电阻器阵列530-1可以包括多个电阻器R和多个开关SW。因为通过开关SW的排列(例如，通过开关SW中的每个的接通或关断状态来确定排列)来串联连接和/或并联连接电阻器R中的至少两个，所以第一电阻器阵列530-1的电阻可以通过开关SW的排列来确定。换言之，可以基于开关信号RAC1至RAC960中的相对应的一个来适应性地控制电阻器阵列530-1至530-960中的每个的电阻。可以通过开关信号RAC1来确定开关SW中的每个的接通或关断状态。电阻器阵列530-1至530-960中的每个可以被实施为矩阵形式，但是本发明构思不限于当前示例性实施例。
例如，当第一电阻器阵列530-1包括z个电阻器时，根据开关SW的排列所确定的z个电阻器的排列的最大数目(或者使用z个电阻器所确定的电阻的数目或使用z个电阻器中的至少一个所确定的电阻的组合的数目)可以大于2Z。当第一电阻器阵列530-1包括24个电阻器并且24个电阻器中的每个的电阻为100Ω时，基于z个电阻器所确定的第一电阻器阵列530-1的电阻可以在从4.17(＝100Ω/24)到2400Ω(＝100Ω*24)的范围中变化。
源极驱动器IC 121C可以使用电阻器阵列530-1至530-960中的每个的电阻，来对平板显示器(或曲面显示器)110的扇出、在平板显示器110中所形成的栅极线的RC延迟以及在平板显示器110中所形成的源极线的RC延迟进行补偿或控制。
图22是图17或图19中所示的源极驱动器IC 121A或121B的操作的流程图。参考图1、图17、图19以及图22，为了针对源极驱动器IC 121A或121B中的每个信道来对平板显示器110的扇出和在平板显示器110中所形成的栅极线的RC延迟进行补偿，在操作S110中，针对每个信道来设置连接在源极驱动器IC 121A或121B的相应的信道放大器515-1至515-960与相应的输出引脚P1至P960之间的电阻补偿电路中的每个的电阻。电阻补偿电路可以指代图17中所示的电阻器阵列510-1至510-960或者图19中所示的电阻控制电路516-1至516-960。
在操作S120中，源极驱动器IC 121A或121B可以使用针对每个信道所设置的电阻，来控制针对每个信道的输出延迟。
图23是图20中所示的源极驱动器IC 121C的操作的流程图。参考图1、图20和图23，为了针对源极驱动器IC 121C中的每个信道来对平板显示器110的扇出、在平板显示器110中所形成的栅极线的RC延迟以及在平板显示器110中所形成的源极线的RC延迟进行补偿或控制，在操作S210中，针对每个信道来设置连接在源极驱动器IC 121C的相应的信道放大器515-1至515-960与相应的输出引脚P1至P960之间的电阻补偿电路中的每个的电阻。电阻补偿电路可以指代图20中所示的电阻器阵列530-1至530-960。
在操作S220中，源极驱动器IC 121C可以使用针对每个信道所设置的电阻，来控制针对每个信道的输出延迟，如图16C或图16D所示。例如，源极驱动器IC 121C可以在每个线时间处对每个源极线(或数据线)的RC延迟进行补偿或控制。
尽管在图17至图21中所示的示例性实施例中，针对每个源极线(或信道)执行输出延迟的补偿或控制，但是可以根据本发明构思的其他示例性实施例来针对源极驱动器IC中的至少每个其他源极线(或信道)来执行补偿或控制。
在其他示例性实施例中，具有与图18中所示的第一电阻器阵列510-1的结构相同的结构的电阻器阵列可以被放置在输出缓冲器317至327中的每个的输出端子与引脚P1至P12中的相对应的一个之间。
在其他示例性实施例中，图19中所示的电阻控制电路516-1至516-960中的每个可以被放置在输出缓冲器317至327中的相对应的一个的输出端子与引脚P1至P12中的相对应的一个之间。在其他示例性实施例中，具有与图21中所示的第一电阻器阵列530-1的结构相同的结构的电阻器阵列可以被放置在输出缓冲器317至327中的每个的输出端子与引脚P1至P12中的相对应的一个之间。
即使当因为平板显示器的大小和/或扇出随着设计或产品型号而变化，所以驱动平板显示器的源极驱动器的结构需要被改变时，源极驱动器的设计者或制造者可以仅替换或改变包括以上参考图17至图21所描述的电阻补偿电路的金属层或掩膜，以适合于改变后的显示器。相应地，即使当平板显示器(曲面显示器)的大小和/或扇出改变时，根据本发明构思的一些示例性实施例的源极驱动器IC 121A、121B或121C的设计者或制造者可以快速地并且容易地设计或制造适合于平板显示器的源极驱动器IC。
可以领会到，关于至少一个信道(或源极线)针对输出延迟进行补偿(或控制)的控制逻辑电路包括至少一个电阻补偿电路(或输出延迟控制电路)，使得一般地陈述了以上所描述的本发明构思的示例性实施例。
参考图17至图19所描述的源极驱动器IC 121A或121B针对源极驱动器121A或121B的扇出和在平板显示器110中所形成的至少一个栅极线的RC延迟两者进行补偿或控制，并且即使当RC延迟非线性时也精细地调节每个信道的RC延迟。
参考图20和图21所描述的源极驱动器IC 121C针对源极驱动器IC 121C的扇出、在平板显示器110中所形成的至少一个栅极线的RC延迟以及在平板显示器110中所形成的至少一个源极线的RC延迟进行补偿或控制，并且即使当RC延迟非线性时也精细地调节每个信道的RC延迟。如上所述，根据本发明构思的示例性实施例，源极驱动器IC补偿显示面板的扇出。源极驱动器IC部分地控制输出信号的输出延迟时间。源极驱动器IC补偿在显示面板中所包括的栅极线的RC延迟。源极驱动器IC消除在传播步长改变的边界处发生的失配。当源极驱动器IC被用于显示***中时，消除对连接到源极驱动器IC的PCB的设计约束。
虽然参考本发明构思的示例性实施例示出并且描述了本发明构思，但是本领域普通技术人员将理解，其中可以在形式上和细节上进行各种改变而不背离由所附权利要求书所限定的本发明构思的精神和范围。

Claims (24)

1.一种用于驱动面板显示器的集成电路(IC)，所述IC包括：
第一电路，被配置为生成用于驱动所述面板显示器的第一区域中的第一行的第一输出信号；以及
第二电路，被配置为生成用于驱动所述面板显示器的第二区域中的第二行的第二输出信号，
其中，第一输出延迟是在所述第一输出信号当中的两个邻近输出信号之间的延迟，第二输出延迟是在所述第二输出信号当中的两个邻近输出信号之间的延迟，并且所述第一输出延迟与所述第二输出延迟不同。
2.根据权利要求1所述的IC，其中，所述第一电路通过第一分割因子来对输入时钟中的每个进行分割，并且生成在所述第一输出信号的生成中所涉及的第一使能信号，
所述第二电路通过第二分割因子来对输入时钟中的每个进行分割，并且生成在所述第二输出信号的生成中所涉及的第二使能信号，
基于所述第一分割因子来确定所述第一输出延迟，并且基于所述第二分割因子来确定所述第二输出延迟。
3.根据权利要求2所述的IC，其中，所述第一电路顺序地输出从第一分割后的时钟中的每个的脉冲序列所选择的第一脉冲作为所述第一使能信号，所述第一分割后的时钟产生于通过所述第一分割因子对所述输入时钟中的每个进行分割；以及
所述第二电路顺序地输出从第二分割后的时钟中的每个的脉冲序列所选择的第二脉冲作为所述第二使能信号，所述第二分割后的时钟产生于通过所述第二分割因子对所述输入时钟中的每个进行分割。
4.根据权利要求3所述的IC，其中，所述第一分割后的时钟的数目少于所述第一使能信号的数目，并且所述第二分割后的时钟的数目少于所述第二使能信号的数目。
5.根据权利要求2所述的IC，其中，所述第一电路响应于控制信号、按照输入所述输入时钟的第一顺序或按照为所述第一顺序的倒序的第二顺序来生成所述第一使能信号。
6.根据权利要求2所述的IC，其中，所述第二电路响应于控制信号、按照输入所述输入时钟的第一顺序或按照为所述第一顺序的倒序的第二顺序来生成所述第二使能信号。
7.根据权利要求1所述的IC，其中，第三输出延迟是所述第一输出信号当中的最后一个输出信号与所述第二输出信号当中的第一个输出信号之间的延迟，并且所述第二输出延迟与所述第三输出延迟不同。
8.根据权利要求1所述的IC，其中，第三输出延迟是所述第一输出信号当中的最后一个输出信号与所述第二输出信号当中的第一个输出信号之间的延迟，并且所述第一输出延迟与所述第三输出延迟不同。
9.根据权利要求1所述的IC，其中，所述第一电路包括：
第一信道放大器，被配置为分别地对第一数据信号进行放大以分别地生成第一输出信号；
第一引脚，分别地连接到所述第一源极线；以及
第一电阻器阵列，连接在相应的第一信道放大器与相应的第一引脚之间，所述第一电阻器阵列中的每个包括z个第一电阻器，z是自然数，
其中，使用所述z个第一电阻器所确定的电阻的数目大于2Z，并且基于在所述第一电阻器阵列中的每个中所包括的所述z个第一电阻器的排列来确定所述第一电阻器阵列中的每个的电阻。
10.根据权利要求9所述的IC，其中，所述第二电路包括：
第二信道放大器，被配置为分别地对第二数据信号进行放大以分别地放大第二输出信号；
第二引脚，分别地连接到所述第二源极线；以及
第二电阻器阵列，连接在相应的第二信道放大器与相应的第二引脚之间，所述第二电阻器阵列中的每个包括z个第二电阻器，
其中，基于在所述第二电阻器阵列中的每个中所包括的所述z个第二电阻器的排列来确定所述第二电阻器阵列中的每个的电阻。
11.根据权利要求1所述的IC，其中，所述第一电路包括：
第一信道放大器，被配置为分别地对第一数据信号进行放大以分别地生成第一输出信号；
第一引脚，分别地连接到所述第一源极线；以及
第一电阻器阵列，连接在相应的第一信道放大器与相应的第一引脚之间，所述第一电阻器阵列中的每个包括一对第一金属触头以及所述一对第一金属触头之间的第一距离，使得所述一对第一金属触头中的一个被布置为与所述一对第一金属触头中的另一个距离所述第一距离，
其中，所述第一电阻器阵列中的所述一对第一金属触头之间的第一距离不同。
12.根据权利要求11所述的IC，其中，所述第二电路包括：
第二信道放大器，被配置为分别地对第二数据信号进行放大以分别地生成第二输出信号；
第二引脚，分别地连接到所述第二源极线；以及
第二电阻器阵列，连接在相应的第二信道放大器与相应的第二引脚之间，所述第二电阻器阵列中的每个包括一对第二金属触头以及所述一对第二金属触头之间的第二距离，使得所述一对第二金属触头中的一个被布置为与所述一对第二金属触头中的另一个距离所述第二距离，
其中，所述第二电阻器阵列中的所述一对第二金属触头之间的第二距离不同。
13.一种用于驱动面板显示器的集成电路(IC)，其中，所述IC被配置为：
生成用于驱动所述面板显示器中的源极线当中的第一源极线和邻近所述第一源极线的第二源极线的第一输出信号，以及
生成用于驱动所述面板显示器中的源极线当中的第三源极线和邻近所述第三源极线的第四源极线的第二输出信号，
其中，第一输出延迟是所述第一输出信号之间的延迟，第二输出延迟是所述第二输出信号之间的延迟，并且所述第一输出延迟与所述第二输出延迟不同。
14.根据权利要求13所述的IC，包括：
第一电路，被配置为通过第一分割因子来对输入时钟中的每个进行分割，并且生成在所述第一输出信号的生成中所涉及的第一使能信号；以及
第二电路，被配置为通过第二分割因子来对输入时钟中的每个进行分割，并且生成在所述第二输出信号的生成中所涉及的第二使能信号，
其中，基于所述第一分割因子来确定所述第一输出延迟，并且基于所述第二分割因子来确定所述第二输出延迟。
15.根据权利要求14所述的IC，其中，所述第一电路被配置为响应于控制信号、按照输入所述输入时钟的第一顺序或按照为所述第一顺序的倒序的第二顺序来生成所述第一使能信号。
16.根据权利要求14所述的IC，其中，所述第二电路被配置为响应于控制信号、按照输入所述输入时钟的第一顺序或按照为所述第一顺序的倒序的第二顺序来生成所述第二使能信号。
17.根据权利要求14所述的IC，其中，所述第一电路顺序地输出从第一分割后的时钟中的每个的脉冲序列所选择的第一脉冲作为所述第一使能信号，所述第一分割后的时钟产生于通过所述第一分割因子对所述输入时钟中的每个进行分割；以及所述第二电路顺序地输出从第二分割后的时钟中的每个的脉冲序列所选择的第二脉冲作为所述第二使能信号，所述第二分割后的时钟产生于通过所述第二分割因子对所述输入时钟中的每个进行分割。
18.一种显示***，包括：
平板显示器，包括第一区域和第二区域；以及
源极驱动器集成电路(IC)，被配置为驱动排列在所述第一区域中的第一源极线和排列在所述第二区域中的第二源极线，
其中，所述源极驱动器IC包括：
第一控制逻辑电路，被配置为生成用于驱动所述第一源极线的第一输出信号；以及
第二控制逻辑电路，被配置为生成用于驱动所述第二源极线的第二输出信号，
其中，第一输出延迟是在所述第一输出信号当中的两个邻近输出信号之间的延迟，第二输出延迟是在所述第二输出信号当中的两个邻近输出信号之间的延迟，并且所述第一输出延迟与所述第二输出延迟不同。
19.根据权利要求18所述的显示***，其中，所述第一控制逻辑电路通过第一分割因子来对输入时钟中的每个进行分割并且生成在所述第一输出信号的生成中所涉及的第一使能信号，所述第二控制逻辑电路通过第二分割因子来对输入时钟中的每个进行分割并且生成在所述第二输出信号的生成中所涉及的第二使能信号，基于所述第一分割因子来确定所述第一输出延迟，并且基于所述第二分割因子来确定所述第二输出延迟。
20.根据权利要求19所述的显示***，其中，所述第一控制逻辑电路顺序地输出从第一分割后的时钟中的每个的脉冲序列所选择的第一脉冲作为所述第一使能信号，所述第一分割后的时钟产生于通过所述第一分割因子对所述输入时钟中的每个进行分割；以及所述第二控制逻辑电路顺序地输出从第二分割后的时钟中的每个的脉冲序列所选择的第二脉冲作为所述第二使能信号，所述第二分割后的时钟产生于通过所述第二分割因子对所述输入时钟中的每个进行分割。
21.根据权利要求19所述的显示***，其中，所述第一控制逻辑电路响应于控制信号、按照输入所述输入时钟的第一顺序或按照为所述第一顺序的倒序的第二顺序来生成所述第一使能信号。
22.根据权利要求19所述的显示***，其中，所述第二控制逻辑电路响应于控制信号、按照输入所述输入时钟的第一顺序或按照为所述第一顺序的倒序的第二顺序来生成所述第二使能信号。
23.根据权利要求18所述的显示***，其中，第三输出延迟是所述第一输出信号当中的最后一个输出信号与所述第二输出信号当中的第一个输出信号之间的延迟，并且所述第二输出延迟与所述第三输出延迟不同。
24.根据权利要求18所述的显示***，其中，第三输出延迟是所述第一输出信号当中的最后一个输出信号与所述第二输出信号当中的第一个输出信号之间的延迟，并且所述第一输出延迟与所述第三输出延迟不同。
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