CN106409261A - 一种goa驱动电路 - Google Patents

Abstract

本发明公开了一种GOA驱动电路，包括：输入控制模块，用于输入级传信号；锁存模块，用于锁存输入的级传信号；处理模块，用于将锁存模块输出的级传信号处理为第一中间信号；缓存模块，用于缓存并处理第一中间信号为栅极驱动信号和第二中间信号，第一中间信号和所述第二中间信号的相位相反，其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的第一中间信号和/或第二中间信号控制输入控制模块来输入级传信号，以及控制锁存模块锁存由输入控制模块输入的级传信号。本发明不采用时钟控制信号控制输入控制模块，有效地降低了产生时钟控制信号的负载和电路的功耗。

Description

一种GOA驱动电路

技术领域

本发明属于显示控制技术领域，具体地说，尤其涉及一种GOA驱动电路。

背景技术

GOA(Gate Driver On Array，集成在阵列基板上的行扫描)是利用现有薄膜晶体管液晶显示器阵列制程，将行扫描驱动信号电路制作在阵列基板上，实现逐行扫描驱动的一项技术。

现有传统的CMOS GOA电路设计中规中矩，其对时钟控制信号的使用并没有进行太多的优化，导致用于产生时钟信号的负载和功耗较大，使得整个GOA电路的功耗很难减小。

发明内容

本发明提供了一种GOA驱动电路，不采用时钟控制信号控制输入控制模块，可以有效地降低产生时钟控制信号的负载和电路的功耗。

根据本发明的一个实施例，提供了一种GOA驱动电路，包括：

输入控制模块，用于输入级传信号；

锁存模块，用于锁存输入的级传信号；

处理模块，用于将所述锁存模块输出的级传信号处理为第一中间信号；

缓存模块，用于缓存并处理所述第一中间信号为栅极驱动信号和第二中间信号，所述第一中间信号和所述第二中间信号的相位相反，

其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的所述第一中间信号和/或所述第二中间信号控制所述输入控制模块来输入级传信号，以及控制所述锁存模块锁存由所述输入控制模块输入的级传信号。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第三晶体管的源极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述第四晶体管的源极。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述处理模块；

第三晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极，源极连接所述第二反相器的输出端。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极连接所述第一反相器的输出端；

第二反相器，其输入端连接所述第三晶体管的漏极，输出端连接所述第四晶体管的源极。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；

第二晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极连接所述第一反相器的输出端；

第二反相器，其输入端连接所述第四晶体管的漏极，输出端连接所述第三晶体管的源极。

根据本发明的一个实施例，

所述处理模块包括一与非门，其第一输入端连接所述锁存模块的输出端，第二输入端连接第一时序驱动信号，输出端与所述缓存模块连接并输出所述第一中间信号，

所述缓存模块包括串联的第三反相器、第四反相器和第五反相器，其中，

所述第三反相器的输入端连接所述处理模块，输出端连接所述第四反相器的输入端；

所述第四反相器的输出端连接所述第五反相器的输入端，并输出所述第二中间信号；

所述第五反相器的输出端输出栅极驱动信号，

所述复位模块包括第六反相器及与所述第六反相器连接的第五晶体管，其中，

所述第六反相器的输出端连接所述缓存模块的输出端，输入端分别连接所述第五晶体管的漏极和所述第六反相器的输入端；

所述第五晶体管的源极引入第一控制信号，栅极引入复位信号。

本发明的有益效果：

本发明提供的GOA驱动电路，不采用时钟控制信号控制输入控制模块，有效地降低了产生时钟控制信号的负载和电路的功耗。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：

图1是现有技术中一种GOA驱动电路示意图；

图2a-2c是图1中部分电路元器件的内部结构示意图；

图3是图1扫描时的工作时序图；

图4是根据本发明的一个实施例的驱动电路结构图；

图5是根据本发明的第一个实施例的驱动电路结构图；

图6是根据本发明的第二个实施例的驱动电路结构图；

图7是根据本发明的第三个实施例的驱动电路结构图；

图8是根据本发明的第四个实施例的驱动电路结构图；

图9是根据本发明的一个实施例的驱动架构示意图；

图10是根据本发明的一个实施例的驱动电路扫描时的工作时序图；

图11是根据本发明的一个实施例的扫描时的仿真波形时序图；

图12是根据本发明的另一个实施例的扫描时的仿真波形时序图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

如图1所示是现有技术中一种传统的CMOS GOA驱动电路，该电路采用交错驱动方式，单边GOA驱动电路需要两条时钟控制信号CK走线(如时钟控制信号CK1走线、时钟控制信号CK2走线)，一条启动信号STV走线(未示出)，一条复位信号RESET走线，一条高电位信号VGH走线和一条低电位信号VGL走线。如图1所示，这种CMOS GOA驱动电路主要由如下几个部分组成。

输入控制模块100用于GOA驱动电路的信号输入控制，通过CK1信号和XCK1信号控制其内部的时钟控制反相器，实现上一级Q点信号的传输；锁存模块200通过对其内部时钟控制反相器的控制，实现本级Q点信号的锁存；RESET模块300包括一晶体管PTFT1和反相器IN2，用于电路中信号节点的复位处理；Q点信号的处理模块400(与非门NAND)通过CK3信号与Q点信号的与非处理，产生本级的栅极驱动信号；栅极驱动信号缓存处理模块500，包括三个串联的反相器IN3、IN4、IN5，用于提高栅极驱动信号的驱动能力。其中，图1中的Q(N)表示第N级GOA驱动电路的Q点信号，Q点是用于控制栅极驱动信号输出的点；P(N)表示第N级GOA驱动电路的P点信号，P点是用于控制在电路非作用期间保持电路稳定输出的点。CK1信号经反相器IN1反相后得到XCK1信号。Q(N-1)是第N级GOA驱动电路的级传信号。

如图2a-2c是图1中CMOS GOA驱动电路中部分元器件的等效电路图，其中，图2a为图1中各反相器对应的等效电路，图2b为图1中时钟控制反相器对应的等效电路，图2c为图1中与非门对应的等效电路。

图3是图1所示GOA驱动电路的工作时序图，由图3分析可知，图1所示电路的工作原理为：在级传信号Q(N-1)输入之前，所有GOA驱动电路先进行复位处理，所有电路的Q节点复位为低电平，栅极驱动信号为低电平；当上一级Q点信号和本级控制输入的CK1信号的高电平脉冲信号同时来临时，Q(N)点被充电至高电平，当控制输入的CK1信号变成低电平时，锁存模块200锁存Q(N)点的高电平信号；当与非门的控制CK3信号的高电平脉冲信号来临时，GATE(n)信号输出高电平信号，即产生本级的栅极驱动信号；当控制输入的CK1信号的高电平脉冲信号再一次来临时，Q(N)点被充电至低电平，之后，Q(N)点一直锁存和输入低电平信号，GATE(N)信号维持稳定的低电平输出。

由以上分析可知，现有的COMS GOA驱动电路输入控制模块100需要CK1信号进行控制，其用于产生CK1信号的电路和负载消耗较大，使得整个GOA电路的功耗很难减小。

因此，本发明提供了一种GOA驱动电路，其输入控制模块100不需要CK1信号进行控制，有效地降低用于产生CK1信号的负载和电路的功耗。如图4所示为根据本发明的一个实施例的GOA驱动电路结构图，以下参考图4来对本发明进行详细说明。

该GOA驱动电路包括输入控制模块21、锁存模块22、处理模块23和缓存模块24。输入控制模块21用于输入级传信号；锁存模块22用于锁存输入的级传信号；处理模块23用于将锁存模块输出的级传信号处理为第一中间信号；缓存模块24用于缓存并处理第一中间信号为栅极驱动信号和第二中间信号，第一中间信号和第二中间信号的相位相反，其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的第一中间信号和/或第二中间信号控制输入控制模块21来输入级传信号，以及控制锁存模块22锁存由输入控制模块21输入的级传信号。

本发明提供的GOA驱动电路，锁存模块22与输入控制模块21不采用时钟控制信号控制，有效地降低了产生时钟控制信号的负载和电路的功耗。

根据本发明的一个实施例，该输入控制模块21包括第一晶体管T11和第二晶体管T12，如图5所示。第一晶体管T11为P型晶体管，其栅极用于输入下一级GOA驱动电路输出的第一中间信号XP((N+1)，源极用于输入第一控制信号VGH，漏极连接锁存模块22；第二晶体管T12为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P((N-1)，源极用于输入第二控制信号VGL，漏极连接锁存模块22。图5所示的GOA驱动电路去除了传统CMOSGOA电路中的时钟控制反相器模块，输入控制模块不采用CK1信号进行控制，直接采用上一级的第一中间信号和下一级的第二中间信号分别对本级的Q点进行上拉和下拉的处理。

如图5所示，利用T12、T13和P(N-1)信号对本级Q点信号进行上拉处理，T12晶体管用于Q点信号的传输，T13晶体管用于锁存环路的开关控制，P(N-1)为上一级GOA电路的第二中间信号，用于T12和T13晶体管的开关控制。利用T11、T14和XP(N+1)信号对本级Q点信号进行下拉处理，T11晶体管用于Q点信号低电平信号的传输，T14晶体管用于锁存环路的开关控制，XP(N+1)为下一级GOA电路的第一中间信号。图5所示电路利用PTFT进行VGH信号的传递，利用NTFT进行VGL信号的传递，可以减小传输信号的门限电压Vth损失。

根据本发明的一个实施例，该锁存模块包括第一反相器IN11、第二反相器IN12、第三晶体管T13和第四晶体管T14，如图5所示。第一反相器IN11的输入端连接第一晶体管T11和第二晶体管T12的漏极，输出端连接处理模块23；第三晶体管T13为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，漏极连接第一反相器IN11的输入端；第四晶体管T14为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号XP(N+1)，漏极连接第三晶体管T13的源极；第二反相器IN12的输入端连接第一反相器IN11的输出端，输出端连接第四晶体管T14的源极。

根据本发明的一个实施例，该输入控制模块包括第一晶体管T21和第二晶体管T22，如图6所示。第一晶体管T21为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号XP(N-1)，源极用于输入第一控制信号VGH，漏极连接锁存模块23.第二晶体管T22为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，源极用于输入第二控制信号VGL，漏极连接锁存模块23。

根据本发明的一个实施例，该锁存模块包括第一反相器IN21、第二反相器IN22、第三晶体管T23和第四晶体管T24，如图6所示。第一反相器IN21的输入端连接第一晶体管T11和第二晶体管T12的漏极；第二反相器IN22的输入端连接第一反相器IN21的输出端，输出端连接处理模块23；第三晶体管T23为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，漏极连接第二反相器IN22的输出端；第四晶体管T24为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号XP(N-1)，漏极连接第三晶体管T23的源极，源极连接第一反相器IN21的输入端。

由图5和图6可知，第三晶体管和第四晶体管用于锁存模块中锁存回路的开关控制。如图5所示，该锁存回路由第一反相器IN11、第二反相器IN12、第三晶体管T13和第四晶体管T14构成。当级传信号通过第一晶体管T11或第二晶体管T12到达锁存模块后，上一级GOA驱动电路输出的第二中间信号P(N-1)为低电平，下一级GOA驱动电路输出的第一中间信号XP(N+1)为高低电平，此时第三晶体管T13和第四晶体管T14打开，级传信号保存在锁存回路中。如图6所示，该锁存回路由第一反相器IN21、第二反相器IN22、第三晶体管T23和第四晶体管T24构成。当级传信号通过第一晶体管T21或第二晶体管T22到达锁存模块后，上一级GOA驱动电路输出的第一中间信号XP(N-1)为高电平，下一级GOA驱动电路输出的第二中间信号P(N+1)为低电平，此时第三晶体管T23和第四晶体管T24打开，级传信号保存在锁存回路中。在本发明中，锁存模块不采用时钟控制信号控制，可以有效降低产生时钟控制信号的负载和电路的功耗。

根据本发明的一个实施例，该输入控制模块包括第一晶体管T31和第二晶体管T32，如图7所示。第一晶体管T31为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，源极用于输入第二控制信号VGL，漏极连接锁存模块22；第二晶体管T32为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，源极用于输入第二控制信号VGL，漏极连接锁存模块22。

根据本发明的一个实施例，该锁存模块包括第一反相器IN31、第二反相器IN32、第三晶体管T33和第四晶体管T34，如图7所示。第一反相器IN31输入端连接第一晶体管T31的漏极，输出端连接处理模块；第三晶体管T33为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1，漏极连接第一反相器IN31的输入端；第四晶体管T34为P型晶体管，其栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，源极连接第一反相器IN31的输出端；第二反相器IN32输出端连接第三晶体管T33的源极，输入端连接第四晶体管T34的漏极。

如图7所示，利用T32、T34和P(N+1)信号对本级Q点信号进行下拉处理，T32晶体管用于Q点信号的传输，T34晶体管用于锁存环路的开关控制，P(N+1)为下一级GOA电路的第二中间信号，用于T32和T34晶体管的开关控制。利用T31、T33和P(N-1)信号对本级Q点信号进行下拉处理，T31晶体管用于Q点信号低电平信号的传输，T33晶体管用于锁存环路的开关控制。图7所示电路利用NTFT进行VGL信号的传递，可以减小传输信号的门限电压Vth损失。

根据本发明的一个实施例，该输入控制模块包括第一晶体管T41和第二晶体管T42，如图8所示。第一晶体管T41为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号XP(N+1)，源极用于输入第一控制信号VGH，漏极连接锁存模块22。第二晶体管T42为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号P(N-1)，源极用于输入第一控制信号VGH，漏极连接锁存模块22。

根据本发明的一个实施例，该锁存模块包括第一反相器IN41、第二反相器IN42、第三晶体管T43和第四晶体管T44，如图8所示。第一反相器IN41的输入端连接第一晶体管T41的漏极，输出端连接处理模块23；第三晶体管T43为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号XP(N+1)，漏极连接第一反相器IN41的输入端；第四晶体管T44为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号XP(N-1)，漏极连接第一反相器IN41的输出端；第二反相器IN42的输入端连接第四晶体管T44的漏极，输出端连接第三晶体管T43的源极。

由图7和图8可知，第三晶体管和第四晶体管用于锁存模块中锁存回路的开关控制。如图7所示，该锁存回路由第一反相器IN31、第二反相器IN32、第三晶体管T33和第四晶体管T34构成。当级传信号通过第一晶体管T31或第二晶体管T32到达锁存模块后，上一级GOA驱动电路输出的第二中间信号P(N-1)为低电平，下一级GOA驱动电路输出的第二中间信号P(N+1)为低电平，此时第三晶体管T33和第四晶体管T34打开，级传信号保存在锁存回路中。如图8所示，该锁存回路由第一反相器IN41、第二反相器IN42、第三晶体管T43和第四晶体管T44构成。当级传信号通过第一晶体管T41或第二晶体管T42到达锁存模块后，上一级GOA驱动电路输出的第一中间信号XP(N-1)为高电平，下一级GOA驱动电路输出的第一中间信号XP(N+1)为低电平，此时第三晶体管T43和第四晶体管T44打开，级传信号保存在锁存回路中。在本发明中，锁存模块不采用时钟控制信号控制，可以有效降低产生时钟控制信号的负载和电路的功耗。

根据本发明的一个实施例，该处理模块23包括一与非门NAND，其第一输入端连接锁存模块的输出端，第二输入端连接第一时序驱动信号CK3，输出端连接缓存模块并输出本级的第一中间信号P(N)，如图5-图8所示。

根据本发明的一个实施例，该缓存模块24包括串联的第三反相器IN23、第四反相器IN24和第五反相器IN25，其中，第三反相器IN23的输入端连接处理模块，输出端连接第四反相器IN24的输入端；第四反相器IN24的输出端连接第五反相器IN25的输入端，并输出第二中间信号；第五反相器IN25的输出端输出栅极驱动信号，如图5-图8所示。

根据本发明的一个实施例，复位模块包括第六反相器IN26及与第六反相器IN26连接的第五晶体管T25，其中，第六反相器IN26的输出端连接缓存模块的输出端，输入端分别连接第五晶体管T25的漏极和第六反相器IN26的输入端；第五晶体管T25的源极引入第一控制信号，栅极引入复位信号。

如图9所示为图5-至图8所示电路的驱动框架图，该驱动框架图为单边驱动框架图，对应奇数行的扫描线，其中，单边GOA电路需要两根STV信号走线，分别用于第一级GOA电路Q点的上拉和最后一级GOA电路Q点的下拉；单边需要两根CK信号走线，用于栅极移位驱动信号的产生；单边需要一根RESET走线，用于每一级GOA电路的复位处理；单边需要一条VGH走线和一条VGL走线，用于CMOS GOA电路的驱动。

如图10为图9所示驱动框架的扫描驱动时序图，由时序图分析可知，本专利提供的GOA电路的工作原理为：当RESETt信号低电平脉冲信号来临时，所有的GOA电路进行复位处理，Q点复位后锁存低电平信号；当XP0低电平脉冲或者P0高电平脉冲信号来临时，Q点被充电至高电平，之后Q点锁存高电平信号；当CK3信号的高电平脉冲来临时，产生本级第一中间信号XP1；本级第一中间信号XP1经缓存模块处理为本级栅极驱动信号GATE1；当XP2的低电平脉冲活着P2的高电平脉冲信号来临时，Q点被充电至低电平，之后Q点一直锁存低电平信号，GOA电路稳定输出低电平栅极驱动信号。

如图11为根据本发明的一个实施例的第一种扫描驱动仿真示意图，如图12为根据本发明的一个实施例的第二种扫描驱动仿真示意图，由图11和图12可知，本发明的电路可以实现正向或反向输出扫描信号。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种GOA驱动电路，包括：

输入控制模块，用于输入级传信号；

锁存模块，用于锁存输入的级传信号；

处理模块，用于将所述锁存模块输出的级传信号处理为第一中间信号；

缓存模块，用于缓存并处理所述第一中间信号为栅极驱动信号和第二中间信号，所述第一中间信号和所述第二中间信号的相位相反，

其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的所述第一中间信号和/或所述第二中间信号控制所述输入控制模块来输入级传信号，以及控制所述锁存模块锁存由所述输入控制模块输入的级传信号。

2.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。

3.根据权利要求2所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第三晶体管的源极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述第四晶体管的源极。

4.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。

5.根据权利要求4所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述处理模块；

第三晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极，源极连接所述第二反相器的输出端。

6.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。

7.根据权利要求6所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极连接所述第一反相器的输出端；

第二反相器，其输入端连接所述第三晶体管的漏极，输出端连接所述第四晶体管的源极。

8.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；

第二晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块。

9.根据权利要求8所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极连接所述第一反相器的输出端；

第二反相器，其输入端连接所述第四晶体管的漏极，输出端连接所述第三晶体管的源极。

10.根据权利要求1所述的电路，其特征在于，

所述处理模块包括一与非门，其第一输入端连接所述锁存模块的输出端，第二输入端连接第一时序驱动信号，输出端与所述缓存模块连接并输出所述第一中间信号，

所述缓存模块包括串联的第三反相器、第四反相器和第五反相器，其中，

所述第三反相器的输入端连接所述处理模块，输出端连接所述第四反相器的输入端；

所述第四反相器的输出端连接所述第五反相器的输入端，并输出所述第二中间信号；

所述第五反相器的输出端输出栅极驱动信号，

所述复位模块包括第六反相器及与所述第六反相器连接的第五晶体管，其中，

所述第六反相器的输出端连接所述缓存模块的输出端，输入端分别连接所述第五晶体管的漏极和所述第六反相器的输入端；

所述第五晶体管的源极引入第一控制信号，栅极引入复位信号。