CN106373995B - 具有减小的带隙区的半导体器件 - Google Patents

具有减小的带隙区的半导体器件 Download PDF

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Abstract

涉及具有减小的带隙区的半导体器件，包括：源极区域，电连接至第一负载端子；漂移区域，含第一带隙的第一半导体材料，具有第一导电类型的掺杂物且承载第一负载端子与第二负载端子之间的负载电流的至少部分。还包括半导体本体区域，其具有与第一导电类型互补的第二导电类型的掺杂物且电连接至第一负载端子，本体区域和漂移区域之间的过渡形成pn结，pn结阻挡施加在第一与第二负载端子之间的电压。本体区域隔离源极区域与漂移区域并含减小的带隙区，该带隙区包括小于第一带隙的第二带隙的第二半导体材料，布置在本体区域中使得与源极区域在沿垂直方向的截面中呈现沿第一横向方向的公共横向延伸范围和沿垂直方向的公共垂直延伸范围中的至少一个。

Description

具有减小的带隙区的半导体器件
技术领域
本说明书涉及半导体器件以及半导体器件处理方法的实施例。具体地，本说明书涉及呈现半导体本体区域内减小的带隙区、包括减少的带隙材料的源极区或者包括减少的带隙材料的发射极区的半导体器件的实施例。
背景技术
现代器件在汽车、消费和工业应用中的许多功能(诸如转换电能以及驱动电动机或电机)依赖于半导体器件。例如，仅举一些实例，绝缘栅型双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管被用于各种应用，包括但不限于电源和功率转换器中的开关。
在这种半导体器件的设计中，需要同时考虑多个方面。例如，通常期望在IGBT的小沟道电阻、小短路电流、特定的目标注入特性和电流切断能力之间找到最佳平衡。传统地，这种优化问题通过创建例如与功率晶体管(诸如IGBT)的MOS控制头内的本体区域、抗闩锁(anti-latch up)区和源极区域相对应的多个不同掺杂分布的叠加来解决。然而，由于不同掺杂分布之间的相互作用，通常不可以相对于对应半导体区域的特性优化一个分布，而不会不利地影响另一半导体区域的特性。例如，所述源极区域的增加的掺杂水平会由于对应掺杂分布的干扰而产生不期望的抗闩锁电阻的增加。
发明内容
根据一个实施例，提供了一种半导体器件。该半导体器件包括：源极区域，电连接至半导体器件的第一负载端子；以及漂移区域，包括具有第一带隙的第一半导体材料，漂移区域具有第一导电类型的掺杂物并且被配置为承载半导体器件的第一负载端子与第二负载端子之间的负载电流的至少一部分。该半导体器件还包括半导体本体区域，该半导体本体区域具有与第一导电类型互补的第二导电类型的掺杂物并且电连接至第一负载端子，半导体本体区域和漂移区域之间的过渡形成pn结，其中pn结被配置为阻挡被施加在第一负载端子与第二负载端子之间的电压。半导体本体区域隔离源极区域与漂移区域，并且包括减小的带隙区，减小的带隙区包括具有比第一带隙小的第二带隙的第二半导体材料，其中减小的带隙区和源极区域在沿着垂直方向的截面中呈现沿着第一横向方向的公共横向延伸范围(LR)和沿着垂直方向的公共垂直延伸范围中的至少一个。第一负载端子包括被布置为与源极区域和减小的带隙区中的每一个接触的接触金属。半导体本体区域还包括抗闩锁区，抗闩锁区被布置为与源极区域和接触金属接触，并且呈现比抗闩锁区外的半导体本体区域高的导电性，其中抗闩锁区和减小的带隙区呈现公共重叠区域。
根据又一实施例，一种半导体器件包括：源极区域，电连接至半导体器件的第一负载端子；漂移区域，包括具有第一带隙的第一半导体材料，漂移区域具有第一导电类型的掺杂物并且被配置为承载半导体器件的第一负载端子与第二负载端子之间的负载电流的至少一部分。该半导体器件还包括半导体本体区域，该半导体本体区域具有与第一导电类型互补的第二导电类型的掺杂物，并且电连接至第一负载端子，半导体本体区域与漂移区域之间的过渡形成pn结，其中pn结被配置为阻挡被施加在第一负载端子与第二负载端子之间的电压。半导体本体区域隔离源极区域与漂移区域，并且包括减小的带隙区，减小的带隙区包括具有比第一带隙小的第二带隙的第二半导体材料，其中减小的带隙区和源极区域在沿着垂直方向的截面中呈现沿着第一横向方向的公共横向延伸范围和沿着垂直方向的公共垂直延伸范围中的至少一个。该半导体器件还包括沿着垂直方向延伸到半导体本体中的第一栅极沟槽和第二栅极沟槽，半导体本体区域被布置在第一栅极沟槽与第二栅极沟槽之间，其中减小的带隙区沿着第一横向方向延伸第一栅极沟槽与第二栅极沟槽之间的水平距离的至少20％。
根据又一实施例，提供了又一半导体器件。该又一导体器件包括耦合至半导体器件的第一负载端子和第二负载端子的半导体本体，其中半导体本体包括：第一半导体层，包括具有第一带隙的第一半导体材料，第一半导体层被配置为承载第一负载端子和第二负载端子之间的负载电流的至少一部分；以及发射极层，与第一半导体层接触并且被配置为将电荷载流子注入到第一半导体层中，其中发射极层包括至少一个第一发射极区和被布置为与第一发射极区横向相邻的至少一个第二发射极区，第一发射极区包括第一半导体材料，第二发射极区包括具有比第一带隙小的第二带隙的第二半导体材料。该半导体器件还包括与第一负载端子和第二负载端子中的一个电连接并且被布置为与发射极层接触的金属层，金属层与第一发射极区之间的过渡形成呈现第一接触电阻的第一半导体-金属过渡，并且金属层与第二发射极区之间的过渡形成呈现比第一接触电阻小的第二接触电阻的第二半导体-金属过渡。
根据另一实施例，提供了一种处理半导体器件的方法。该方法包括：提供半导体本体和在半导体本体中形成漂移区域，漂移区域包括具有第一带隙的第一半导体材料并具有第一导电类型的掺杂物；以及在半导体本体中在所述漂移区域的顶部上创建具有第二导电类型的掺杂物的半导体本体区域以及具有第一导电类型的掺杂物的源极区域，使得所述半导体本体区域隔离源极区域与漂移区域。创建半导体本体区域包括：在半导体本体区域中创建减小的带隙区，减小的带隙区包括具有比第一带隙小的第二带隙的第二半导体材料；以及在半导体本体区域内布置减小的带隙区，使得减小的带隙区和源极区域在沿着垂直方向的截面中呈现沿着第一横向方向的公共横向延伸范围和沿着垂直方向的公共垂直延伸范围中的至少一个。
根据另一实施例，提供了一种处理半导体器件的又一方法。该又一方法包括：提供半导体本体以及在半导体本体中形成漂移区域，漂移区域包括具有第一带隙的第一半导体材料并具有第一导电类型的掺杂物；以及在半导体本体中在漂移区域的顶部上创建具有第二导电类型的掺杂物的半导体本体区域以及具有第一导电类型的掺杂物的源极区域，使得半导体本体区域隔离源极区域与漂移区域。创建源极区域包括：在源极区域内创建包括第一半导体材料的至少一个第一源极区；以及形成与第一源极区相邻的至少一个第二源极区，其中第二源极区包括具有比第一带隙小的第二带隙的第二半导体材料。
根据又一实施例，提供一种处理半导体器件的又一方法。该方法包括：提供半导体本体以及在半导体本体中形成包括具有第一带隙的第一半导体材料的第一半导体层以及位于第一半导体层的顶部上的发射极层，使得发射极层被配置为将电荷载流子注入到第一半导体层中。创建发射极层包括：在发射极层内创建包括第一半导体材料的至少一个第一发射极区；以及与第一发射极区横向相邻地布置至少一个第二发射极区，其中至少一个第二发射极区包括具有比第一带隙小的第二带隙的第二半导体材料。
本领域技术人员将在阅读以下详细说明以及查看附图的基础上意识到附加特征和优势。
附图说明
附图中的部分没有必要按比例绘制，而是主要强调本发明的原理。此外，在附图中，相似的参考标号表示对应的部分。在附图中：
图1示意性示出了根据一个或多个实施例的具有本体区域的半导体器件的垂直截面的部分；
图2A示意性示出了根据一个或多个实施例的具有本体区域的半导体器件的垂直截面的部分；
图2B示意性示出了根据一个或多个实施例的具有本体区域的半导体器件的垂直截面的部分；
图2C示意性示出了根据一个或多个实施例的具有本体区域的半导体器件的垂直截面的部分；
图2D示意性示出了根据一个或多个实施例的具有本体区域的半导体器件的垂直截面的部分；
图2E示意性示出了根据一个或多个实施例的具有本体区域的半导体器件的垂直截面的部分；
图2F示意性示出了根据一个或多个实施例的具有本体区域的半导体器件的垂直截面的部分；
图3A示意性示出了根据一个或多个实施例的具有源极区域的半导体器件的垂直截面的部分；
图3B示意性示出了根据一个或多个实施例的具有源极区域的半导体器件的垂直截面的部分；
图3C示意性示出了根据一个或多个实施例的具有源极区域的半导体器件的垂直截面的部分
图4示意性示出了根据一个或多个实施例的具有发射极层的半导体器件的垂直截面的部分；
图5示意性示出了根据一个或多个实施例的具有发射极层的半导体器件的垂直截面的部分；
图6A示意性示出了根据一个或多个实施例的具有发射极层的半导体器件的垂直截面的部分；
图6B示意性示出了根据一个或多个实施例的具有发射极层的半导体器件的垂直截面的部分；以及
图7示意性示出了根据一个或多个实施例的具有发射极层的半导体器件的垂直截面的部分。
具体实施方式
在以下详细描述中，参照形成说明书的一部分并通过可实践本发明的具体实施例示出的附图。
关于这点，诸如“顶部”、“底部”、“之下”、“前”、“后”、“背部”、“头部”、“尾部”等的方向术语可参照所描述的附图的定向来使用。由于可以多种不同的定向来定位实施例的一部分，所以方向性术语是示意性而非限制性的。应该理解，在不背离本发明的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑变化。因此，以下详细描述不是限制性的，并且通过所附权利要求来限定本发明的范围。
现在参照各种实施例，在附图中示出其一个或多个实例。每个实例都通过说明来提供，并且不用于限制本发明。例如，示出或描述为一个实施例的部分的特征可用于其他实施例或与其他实施例结合以产生又一实施例。本发明包括这些修改和变化。使用具体语言描述的实例不应限制所附权利要求的范围。附图不按比例绘制并且仅是为了说明的目的。为了简化，如果没有另外指定，则在不同附图中通过相同参考标号来表示相同元件或制造步骤。
本说明书中使用的术语“水平”用于描述基本平行于半导体衬底或半导体区域的水平表面的定向。例如，这可以是半导体晶圆或管芯的表面。例如，以下提到的第一横向方向X和第二横向方向Y二者可以是水平方向，其中第一横向方向X和第二横向方向Y可以相互垂直。
本说明书中使用的术语“垂直”用于描述基本垂直于水平表面(即，平行于半导体晶圆的表面的法线方向)布置的定向。例如，以下提到的方向Z可以是垂直于第一横向方向X和第二横向方向Y的垂直方向Z。
在本说明书中，n掺杂是指“第一导电类型”，而p掺杂是指“第二导电类型”。可选地，可以使用相反的掺杂关系，使得第一导电类型可以是p掺杂而第二导电类型可以是n掺杂。此外，在本说明书中，术语“掺杂浓度”可以表示整体掺杂浓度，或者分别表示特定半导体区域或半导体区的平均掺杂浓度或表层电荷载流子浓度。因此，例如特定半导体区域呈现比另一半导体区域的掺杂浓度更高或更低的特定掺杂浓度的描述可以表示：半导体区域的相应平均掺杂浓度相互不同。
在本说明书中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”用于描述在半导体器件的两个区域、区间、区、部分或部件之间或者在一个或多个器件的不同端子之间或者在半导体器件的端子或金属化层或电极与部分或部件之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“接触”用于描述在对应半导体器件的两个元件之间存在直接的物理连接，例如相互接触的两个元件之间的过渡可以不包括另外的中间元件等。
本说明书中描述的具体实施例属于但不限于功率半导体器件，例如单片集成的二极管或晶体管单元，诸如单片集成的IGBT单元、单片集成的反向传导IGBT单元、单片集成的MOS栅控二极管(MGD)单元或单片集成的MOSFET单元和/或可在功率转换器或电源内使用的其派生物。
本说明书中使用的术语“功率半导体器件”用于描述具有高电压阻挡和/或大电流承载能力的在单个芯片上的半导体器件。换句话说，这种功率半导体器件用于大电流(通常为安培范围，例如多达几十或几百安培)和/或高电压(通常高于5V，更通常为15V以上)。
图1示意性示出了根据一个或多个实施例的半导体器件1的垂直截面的部分。半导体器件1包括耦合至第一负载端子E和第二负载端子C的半导体本体10。例如，半导体器件1被配置为在第一负载端子E和第二负载端子C之间传导负载电流。
在图1的示例性实施例中，第一负载端子E被布置在半导体本体10的前侧10-1处，而第二负载端子C被布置在半导体本体10的背侧10-2处。换句话说，在图1所示的实施例中，半导体器件1呈现垂直结构，表示半导体本体10被布置在第一负载端子E和第二负载端子C之间，并且负载电流可以沿着垂直方向Z在第一负载端子E与第二负载端子C之间流动。然而，应该理解，根据另一实施例，第二负载端子C还可以被布置在前侧10-1上。
为了在第一负载端子E和第二负载端子C之间传导负载电流，半导体器件1包括漂移区域101，漂移区域101包括具有第一带隙的第一半导体材料M1。漂移区域101具有第一导电类型的掺杂物，并且被配置为承载在半导体器件1的第一负载端子E和第二负载端子C之间的负载电流的至少一部分。例如，漂移区域101可以包括n掺杂硅作为第一半导体材料M1。
为了在第一负载端子E与半导体本体10之间建立电连接，可以设置电连接至第一负载端子E的源极区域104。源极区域104可以是半导体源极区域并且可以形成半导体本体10的一部分，并且例如可以具有第一导电类型的掺杂物。可选地，源极区域104例如可以包括金属(所谓的“金属源极”)。
半导体本体10还包括半导体本体区域(以下称为本体区域)102，其将源极区域104与漂移区域101隔离。本体区域102具有与第一导电类型互补的第二导电类型的掺杂物，并且电连接至第一负载端子E。本体区域102和漂移区域101之间的过渡形成pn结103，其中pn结103被配置为阻挡被施加在第一负载端子E和第二负载端子C之间的电压。
本体区域102包括减小的带隙区102-2(参见图1中的阴影区域)，减小的带隙区102-2包括具有小于第一带隙的第二带隙的第二半导体材料M2。第二带隙可以比第一带隙小至少0.1eV。例如，硅(Si)可用作第一半导体材料M1，并且锗硅(SiGe)可用作第二半导体材料M2。在其他实施例中，砷化镓可用作第一半导体材料M1，并且锗可用作第二半导体材料M2。
在图1所示实施例中，减小的带隙区102-2被布置在半导体本体区域102内，使得减小的带隙区102-2和源极区域104沿着垂直方向Z在所示截面图中呈现沿着第一横向方向X的公共横向延伸范围LR。
在其他实施例中，如以下参照图2F所解释的，减小的带隙区102-2可被布置在半导体本体区域102中，使得减小的带隙区102-2和源极区域104在垂直截面中呈现沿着垂直方向Z的公共垂直延伸范围VR。
相应的公共横向或垂直延伸范围LR、VR可呈现至少为100nm的宽度，至少为300nm的宽度，或者甚至大于1μm的宽度。例如，锗硅区102-2可被布置为垂直功率半导体器件1的硅本体区域102内的减小的带隙区102-2，使得锗硅区102-2沿着第一横向方向X呈现大小可调的(sizable)的与源极区域104的公共横向延伸范围LR，其中第一横向方向X与半导体器件1的前侧10-1的水平表面平行地延伸。
图2A至图2F示意性示出了这种半导体器件1的一些其他实施例，其中，减小的带隙区102-2可例如被布置在半导体器件1的MOS控制头内的不同位置。例如，图2A至图2F所示的半导体器件1均可以形成IGBT、反向传导IGBT或MOSFET的至少一个晶体管单元，其中所述MOS控制头可例如至少通过源极区域104、本体区域102和漂移区域101来形成。
图2A至图2E所示的半导体器件1均可以用于实现例如垂直沟槽IGBT、反向传导垂直沟槽IGBT或垂直沟槽MOSFET的晶体管单元。每个半导体器件1包括沿着垂直方向Z延伸到半导体本体10中的多个栅极沟槽105、105-1、105-2。在每个晶体管单元内，本体区域102被布置在第一栅极沟槽105-1与第二栅极沟槽105-2之间，栅极沟槽105、105-1、105-2中的每一个被布置为与本体区域102、晶体管单元的源极区域104以及漂移区域101接触。栅极沟槽105、105-1、105-2均包括栅电极5，栅电极5通过相应的绝缘体50与源极区域104、本体区域102和漂移区域101电绝缘。
为了在传导状态(其间负载电流可在第一负载接触件E与第二负载接触件C之间传导)与阻挡状态(其间pn结103阻挡被施加在第一负载端子E与第二负载端子C之间的电压)之间切换半导体器件1，设置了栅极端子G。栅极端子G可被配置为接收来自半导体器件1外部的控制信号。例如，通过栅极端子G从半导体器件1外部接收的信号可以是电压信号。此外，栅极端子G可以电连接至包括在栅极沟槽105、105-1和105-2中的栅电极5。
栅电极5可被配置为根据经由栅极端子G从半导体器件1外部接收的电压信号引入半导体本体区域102的沟道区域102-4内的反型沟道，其中沟道区域102-4可以沿着绝缘体50从源极区域1042延伸穿过本体区域102到漂移区域101。当存在沟道区域102-4时，半导体器件1可以处于其传导状态。
为了建立与半导体本体10的电连接，第一负载端子E可以包括被布置为与源极区域104和本体区域102接触的接触金属3。
本体区域102可以包括被布置为与源极区域104和接触金属3接触的抗闩锁区102-1。抗闩锁区102-1可被配置为在半导体器件1的操作期间减小源极区域104附近的半导体本体区域102内的自然压降。例如，抗闩锁区102-1可以呈现比抗闩锁区102-1外的本体区域102更高的导电性。例如，抗闩锁区102-1被配置为防止闩锁，即，IGBT内的寄生晶闸管的点火(ignition)。
为了建立与半导体本体10的电连接，第二负载端子C可以包括被布置为与半导体本体10的背侧10-2接触的背侧接触金属4。半导体本体10的背侧半导体区域107可以被布置为与背侧接触金属4接触。例如，背侧半导体区域107可以形成n沟道IGBT的p掺杂背侧发射极。在另一实施例中，背侧半导体区域107可包括分别在反向传导n沟道IGBT的背侧10-2处形成IGBT区域和二极管区域的p掺杂区107-1和n掺杂区107-2。在又一实施例中，背侧半导体区域107例如可以在n沟道MOSFET的背侧10-2处形成n+掺杂接触层107。
上面描述了图2A至图2E所示实施例的任选公共特征。以下将参照图2A至图2F解释本体区域102内的减小的带隙区102-2的多种可能结构。
在根据图2A所示的实施例，减小的带隙区102-2可以与接触金属3接触。减小的带隙区102-2可以在第一横向方向X上沿着被布置在每个晶体管单元内的两个源极区域104与两个抗闩锁区102-1之间的接触凹槽的底部延伸。接触凹槽可以填充有接触金属3。减小的带隙区102-2可以在源极区域104下方沿着第一横向方向X横向延伸。减小的带隙区102-2和源极区域104沿着垂直方向Z在所述截面中呈现沿着第一横向方向X的公共横向延伸范围LR。例如，公共横向延伸范围LR至少为100nm。
减小的带隙区102-2与接触金属3之间的过渡可以形成呈现相对较低的接触电阻的半导体-金属过渡。例如，这些相对较低的接触电阻可以由于减小的带隙区102-2的第二半导体材料M2的较小带隙而建立。减小的带隙区102-2与接触金属3之间的接触电阻可以小于接触金属3与包括第一半导体材料M1的半导体区域(其具有第二导电类型的掺杂物，掺杂浓度与减小的带隙区102-2相同)之间的接触电阻。例如，第二半导体材料M2包括锗硅，并且接触金属3包括铝、铝铜、铝硅铜、钛、钛钨、氮化钛、钽、氮化钽、多晶硅和硅化物(诸如硅化铂)中的至少一种。
在晶体管单元内，减小的带隙区102-2例如可以沿着第一横向方向X延伸第一栅极沟槽105-1与第二栅极沟槽105-2之间的水平距离D的至少20％。在其他实施例中，减小的带隙区102-2可以沿着第一横向方向X延伸水平距离D的至少30％、40％、50％或甚至60％以上。
与第一半导体材料M1(具有与第二半导体材料M2相同的掺杂水平的相同导电类型的掺杂物)相比，第二半导体材料M2可以为第一导电类型的电荷载流子(例如，电子)和/或第二导电类型的电荷载流子(例如，空穴)提供更高的电荷载流子迁移率。
例如，图2A所示半导体器件1的结构可用于形成反向传导IGBT，其中减小的带隙区102-2可以被配置为确保本体区域102的低发射极效率，以减小反向传导IGBT的二极管操作的反向恢复电荷。例如，在n沟道反向传导IGBT的情况下，减小的带隙区102-2可以被配置为确保电子向接触金属3的有效流出。例如，这可以是第二半导体材料M2的相对较高的迁移率和/或形成在减小的带隙区102-2与接触金属3之间的过渡处的半导体-金属过渡的相对较小的接触电阻的结果。
如图2B所示，还可以在延伸到本体区域102外的MOS控制头的部分中设置第二半导体材料M2。根据图2B的示例性实施例，第二半导体材料M2存在于源极区域104和减小的带隙区102-2二者中，后者形成包括抗闩锁区域102-1的本体区域102的大小可调的上部部分。例如，减小的带隙区102-2可形成本体区域102的体积的至少20％。在其他实施例中，减小的带隙区102-2可形成本体区域102的体积的30％、40％、50％或者甚至60％以上。
例如，如图2B所示，减小的带隙区102-2形成整个抗闩锁区102-1。在其他实施例中，抗闩锁区102-1和减小的带隙区102-2可至少呈现公共重叠区域102-5。作为第二半导体材料M2的相对较高的迁移率和/或抗闩锁区102-1与接触金属3之间的半导体-金属过渡的相对较低的接触电阻的结果，可以提高半导体器件的过电流鲁棒性。此外或可选地，抗闩锁区102-1的掺杂水平可以减小，从而在半导体器件1的制造期间减小源极区域104的不期望的反向掺杂，从而增加其导电性。
在一个实施例中，如图2B所示，减小的带隙区102-2延伸到沟道区域102-4中。在变形例中，抗闩锁区102-1与减小的带隙区102-2的公共重叠区域102-5可延伸到沟道区域102-4(未示出)中。第二半导体材料M2的高迁移率和/或与接触金属3的低接触电阻可以允许在重叠区域102-5内提供相对较低的掺杂水平，使得即使重叠区域102-5延伸到沟道区域102-4中，也可以实现半导体器件1的适当阈值电压。此外，由于第二半导体材料M2的较小带隙，属于还包括第二半导体材料M2的沟道区域102-4的阈值电压可低于属于仅包括第一半导体材料M1的一般区域102-4的阈值电压。
根据图2B的实施例，源极区域104也可以包括第二半导体材料M2。在类似的掺杂水平下，第二半导体材料M2可以呈现与第一半导体材料M1的迁移率相比相对较高的迁移率。此外，如上所述，形成在源极区域104和接触金属3之间的过渡处的半导体-金属过渡可具有相对较低的接触电阻。因此，如果应该达到源极区域104的特定导电性，则可以将源极区域104的掺杂水平选择得相对低。
图2C示意性示出了上面关于图2B描述的半导体器件1的变形例。在图2C的实施例中，除了上述晶体管单元之外，半导体器件1呈现被布置在两个栅极沟槽105-1、105-2之间的至少一个二极管单元。例如，二极管单元不包括源极区域104、沟道区域102-4或抗闩锁区102-1。相反，二极管单元可包括阳极区域108，阳极区域108可以包括第二半导体材料M2。
在图2C的示例性实施例中，阳极区域108的大小可调的上部部分可以由第二半导体材料M2组成。阳极区域108的上部部分与接触金属3之间的过渡形成半导体-金属过渡，其可以具有相对较低的接触电阻。例如，由于第二半导体材料M2相对较高的迁移率，可以将阳极区域108的掺杂水平选择得相对较低，导致阳极区域108的低发射极效率。
半导体器件1的二极管单元可以被布置为基本与背侧半导体区域107的二极管区域107-2相对。二极管区域107-2可以具有第一导电类型的掺杂物，并且被布置为与背侧半导体区域107的半导体区域107-1横向相邻，半导体区域107-1具有第二导电类型的掺杂物。
图2C的半导体器件1的结构可以用于形成诸如RC-IGBT的垂直功率半导体器件。
图2D示意性示出了半导体器件1的另一实施例，其包括晶体管单元的本体区域102内的减小的带隙区102-2。在该实施例中，减小的带隙区102-2可以沿着第一横向方向X在源极区域104和抗闩锁区102-1下方的特定深度处延伸。换句话说，减小的带隙区102-2可以被掩埋在本体区域102内。
包括第一半导体材料M1的本体区域102的一部分与包括第二半导体材料M2的减小的带隙区102-2之间的半导体异质过渡可以呈现用于第二导电类型的电荷载流子的电势阶跃(potential step)。因此，由于减小的带隙区102-2的存在，可以阻碍第二导电类型的电荷载流子沿着几何直接路径朝向接触金属3的流出。这可以导致减小的带隙区102-2下方的第二导电类型的电荷载流子浓度增加，这又会导致减小半导体器件1的双极传导状态中的损失。
例如，第一半导体材料M1是硅，而第二半导体材料M2是锗硅。通过改变第二半导体材料M2的锗含量，可以例如线性地调整半导体异质过渡处的所述电势阶跃的高度，其中电势阶跃可以在0V(例如，对应于纯硅)和0.37eV(例如，对应于100％锗)之间变化。
如图2E所示，在又一实施例中，减小的带隙区102-2包括下部区域102-2A(其类似于图2D中的减小的带隙区102-2)和上部区域102-2B，上部区域102-2B沿着垂直方向Z延伸直到接触金属3。因此，在该示例性实施例中，减小的带隙区102-2不完全被掩埋在源极区域104和抗闩锁区102-1下方。在该变形例中，除了上面参照图2D所述对电荷载流子分布的影响，还可以实现本体区域102(即，减小的带隙区102-2的上部区域102-2B)与接触金属3之间相对较低的接触电阻。因此，与不具有减小的带隙区102-2的情况相比，可以减小本体区域102的整体掺杂水平。结果，可以减小例如反向传导IGBT的本体区域104的发射极效率。
图2F示意性示出了根据又一实施例的半导体器件1。在该实施例中，半导体器件1呈现横向结构，其中，第一负载端子E和第二负载端子C耦合至半导体本体10的前侧10-1。半导体器件1被配置为在第一负载端子E与第二负载端子C之间传导负载电流，例如基本沿着第一横向方向X。对应地，栅电极5可以是平面栅电极，其在半导体本体10的前侧10-1附近沿着第一横向方向X延伸。平面栅电极5通过绝缘体50与源极区域104、本体区域102和漂移区域101绝缘，并且被配置为在半导体本体10的前侧10-1的附近在沟道区域102-4中引入反型沟道。
在图2F的实施例中，减小的带隙区102-2可以环绕源极区域104，其还可以包括第二半导体材料M2。减小的带隙区102-2可以延伸到沟道区域102-4中。在图2F所示的截面图中，减小的带隙区102-2和源极区域104呈现沿着垂直方向Z的公共垂直延伸范围VR。
图3A示意性示出了根据一个或多个实施例的半导体器件1。半导体器件1包括耦合至第一负载端子E和第二负载端子C的半导体本体10。图3A所示的示例性实施例可以呈现垂直结构，其中第一负载端子E被布置在半导体本体10的前侧10-1处，以及第二负载端子C被布置在半导体本体10的背侧10-2处。根据另一实施例，第一负载端子E和第二负载端子C可以例如被布置在半导体本体10的前侧10-1处，从而形成例如类似于图2F所示实施例的横向结构。
如上面关于图1至图2F的实施例所述，半导体本体10包括漂移区域101，其包括具有第一带隙的第一半导体材料M1，其中漂移区域101具有第一导电类型的掺杂物，并且被配置为承载在第一负载端子E与第二负载端子C之间的负载电流的至少一部分。半导体本体10还包括具有与第一导电类型互补的第二导电类型的掺杂物的本体区域102。半导体本体区域102与漂移区域101之间的过渡形成pn结103，其被配置为阻挡被施加在第一负载端子E和第二负载端子C之间的电压。
半导体本体10还包括具有第一导电类型的掺杂物的源极区域104，源极区域104电连接至第一负载端子E并通过半导体本体区域102与漂移区域101隔离。
源极区域104包括具有第一导电材料M1的第一源极区104-1以及被布置为与第一源极区104-1相邻且包括第二半导体材料M2(其具有小于第一带隙的第二带隙)的第二源极区104-2。例如，第一负载端子E电连接至第二源极区104-2。
关于第一半导体材料M1和第二半导体材料M2提到的内容可以等效地适用于图3A的实施例。例如，第一半导体材料M1是硅，而第二半导体材料M2是锗硅。在其他实施例中，第一半导体材料M1可以是砷化镓，而第二半导体材料M2可以是锗。
图3B和图3C均示意性示出了呈现类似于上面参照图2A至图2E解释的实施例的结构的半导体器件1。例如，图3B和图3C的半导体器件1可用于实现垂直沟槽IGBT、反向传导垂直沟槽IGBT或垂直沟槽MOSFET。
晶体管单元的源极区域104均包括具有第一半导体材料M1的第一源极区104-2和被布置为与第一源极区104-1横向相邻且包括第二半导体材料M2的第二源极区104-2。根据另一实施例，至少一个第二源极区104-2可以被布置为与至少一个第一源极区104-1(未示出)垂直相邻。
如图3B所示，形成第一负载端子E的一部分的接触金属3可以被布置为与半导体本体区域102和第二源极区104-2中的每一个接触。例如，第二源极区104-2与接触金属3之间的过渡被配置为形成半导体-金属过渡，其呈现与形成在第一源极区104-1和接触金属3之间的过渡处的半导体-金属过渡的接触电阻相比更小的接触电阻。
根据一个实施例，第一源极区104-1被布置为与绝缘体50接触，其中绝缘体50将栅电极5与源极区域104绝缘。在图3B所示的实施例中，第一源极区域104-1被布置为与绝缘体50和沟道区域102-4中的每一个接触。
如图3B所示，第一源极区104-1和第二源极区104-2中的每一个都可以被布置在抗闩锁区102-1之上。图3C示出了半导体器件1的实施例，其中第一源极区104-1的下部部分被布置为与抗闩锁区102-1横向相邻，将抗闩锁区102-1与栅极沟槽105、105-1、105-2的绝缘体50隔离。
图4示意性示出了根据一个或多个实施例的半导体器件1的垂直截面的部分。半导体器件1包括耦合至第一负载端子E和第二负载端子C的半导体本体10。根据图4，第一负载端子E被布置在半导体本体10的前侧10-1处，而第二负载端子C被布置在半导体本体10的背侧10-2处。在其他实施例中，第一负载端子E和第二负载端子C中的每一个都可以例如被布置在半导体本体10的前侧10-1处。
半导体本体10包括第一半导体层110，第一半导体层110包括具有第一带隙的第一半导体材料M1，其中第一半导体层110被配置为承载第一负载端子E和第二负载端子C之间的负载电流的至少一部分。例如，第一半导体层110可以形成二极管、IGBT、反向传导IGBT或MOSFET的n掺杂漂移层101的至少一部分。第一半导体层110的第一半导体材料M1例如可以是硅。根据其他实施例，第一半导体材料M1例如可以是砷化镓。
半导体本体10还包括与第一半导体层110接触并且被配置为将电荷载流子注入到第一半导体层110中的发射极层120。
在一个实施例中，发射极层120的掺杂浓度高于第一半导体层110的掺杂浓度，例如至少高10倍。在其他实施例中，发射极层120的掺杂浓度可以比第一半导体层110的掺杂浓度高至少50倍或者甚至100倍以上。
根据图4所示的实施例，发射极层120包括第一发射极区121和被布置为与第一发射极区横向相邻的第二发射极区122，其中第一发射极区121包括第一半导体材料M1，第二发射极区122包括第二半导体材料M2，第二半导体材料M2具有小于第一半导体材料M1的第一带隙的第二带隙。
上面关于第一半导体材料M1和第二半导体材料M2描述的内容同样适用于图4所示的实施例以及下面参照图5至图7描述的实施例。因此，第二带隙可以比第一带隙小至少0.1eV。在一个实施例中，硅可被用作第一半导体材料M1，而锗硅可被用作第二半导体材料M2。
根据图4所示的实施例，半导体器件1可以进一步包括与第一负载端子E和第二负载端子C中的一个电连接并且被布置为发射极层120接触的金属层20。在图4所示的示例性实施例中，金属层20被布置在半导体本体10的背侧10-2处，并且电连接至第二负载端子C。在其他实施例中，发射极层120和金属层20可被布置在半导体本体10的前侧10-1处。例如，如上面参照图2A至图2E以及图3B至图3C所描述的，金属层20可形成电连接至第一负载端子E的接触金属3。
金属层20和第一发射极区121之间的过渡形成呈现第一接触电阻的第一半导体-金属过渡201，并且金属层20与第二发射极区121之间的过渡形成呈现第二接触电阻的第二半导体-金属过渡202，其中第二接触电阻小于第一接触电阻。
根据实施例，第一半导体材料M1可以是硅，以及第二半导体材料M2可以是锗硅，其在与第一半导体材料M1具有相似掺杂浓度的情况下具有相同导电类型的掺杂物。接触金属20例如可以包括铝、铝铜、铝硅铜、钛、钛钨、氮化钛、钽、氮化钽、多晶硅和硅化物(诸如硅化铂)中的至少一种。
在一个实施例中，第一半导体-金属过渡201可以被配置为提供金属层20和第一发射极区121之间的肖特基接触，而第二半导体-金属过渡202可以被配置为提供金属层20与第二发射极区122之间的欧姆接触。例如，发射极层120可以包括磷原子作为n型掺杂物，其中掺杂浓度可以在1018cm-3和1019cm-3的范围内。
在一个实施例中，被布置为横向相互相邻的至少一个第一发射极区121和至少一个第二发射极区122可以沿着第一横向方向X建立发射极层120的发射极效率的变化。
根据图5的实施例，第一半导体层110可具有第一导电类型的掺杂物，并且第一发射极区121和第二发射极区122中的每一个都可以具有与第一导电类型互补的第二导电类型的掺杂物。对应地，发射极层120和第一半导体层110之间的过渡可以形成pn结。
例如，第二发射极区122和第一半导体层110之间的半导体异质过渡可以形成pn结，其中pn结的位置不需要精确地与半导体异质过渡的位置一致。例如，由于电荷载流子从第二发射极区122向第一半导体层110的外扩散，pn结可以在第二发射极区122的附近位于第一半导体层110内。
例如，图5的半导体器件1的配置可用于形成二极管，其中发射极层120可形成二极管的发射极区域。根据图5，发射极层120例如可以形成被布置在半导体本体10的前侧10-1处与金属层20接触的阳极层，其与二极管的第一负载端子E电连接。形成在金属层20与多个第一发射极区121之间的过渡处的第一半导体-金属过渡201可以呈现第一接触电阻，而形成在金属层20与多个第二发射极区122之间的过渡处的第二半导体-金属过渡202可以呈现小于第一接触电阻的第二接触电阻。例如，每一个第一半导体-金属过渡201都可以被配置为提供金属层20和第一发射极区121之间的肖特基接触，并且每个第二半导体-金属过渡202可以被配置为提供金属层20和第二发射极区122之间的欧姆接触。
根据图5的实施例，第二发射极区122可以被配置为在大负载电流情况(称为“自调整p发射极效率二极管”概念，或简称为“SPEED”概念)期间注入第二导电类型的电荷载流子(例如，空穴)。
根据另一实施例，第一发射极区121、第二发射极区122和第一半导体层110中的每一个都可具有相同导电类型的掺杂物。例如，图5的半导体器件1的结构可用于形成pin二极管，其中发射极层120可形成pin二极管的n掺杂背侧发射极(未示出)。
根据图6A和图6B的实施例的半导体器件1的结构可用于形成IGBT，其中发射极层120可电连接至第二负载端子C，并且其中第二负载端子C可形成IGBT的集电极端子。
图6A示意性示出了半导体器件1，其呈现与上面参照图2A至图2E以及图3B至图3C解释的半导体器件1相似的结构。发射极层120可被布置为在半导体本体10的背侧10-2处与金属层20接触，其中，金属层20可以是例如形成IGBT的集电极端子的第二负载端子C的一部分。例如，发射极层120形成IGBT的p掺杂背侧发射极层，其中第二发射极区122可被配置为在IGBT的特定操作状态期间局部地注入空穴。例如，第二发射极区122可被配置为在IGBT的截止期间增加柔和度。此外或可选地，第二源极区122可被配置为改善IGBT的短路耐用性。
根据图6A的实施例的半导体器件1的结构还用于形成反向传导IGBT，其中第一半导体层110包括具有第一导电类型的掺杂物的漂移区101。发射极层120可与第二负载端子C(其可形成反向传导IGBT的集电极端子)电连接。第一发射极区121可具有与第一导电类型互补的第二导电类型的掺杂物，而第二发射极区122可具有第一导电类型的掺杂物。例如，为了形成反向传导n沟道IGBT，第一发射极区121可以是p掺杂IGBT区域，而第二发射极区122可以是n掺杂二极管区域。
图6B示意性示出了半导体器件1(诸如反向传导IGBT的一部分)，其与图6A的不同之处在于，在被布置在半导体本体10的背侧10-2处的发射极层120内，第一发射极区121和第二发射极区122以交错结构布置为相互横向相邻，其中，第一发射极区121不呈现与第二发射极区122的公共垂直延伸范围。根据所选的制造工艺，这可以组成发射极层120的可选实现，这可以在功能上等效于参照图6A所述的发射极层120。
作为又一实施例，图7示意性示出了半导体器件1的垂直截面的部分，其中第一半导体层110可用于形成二极管的漂移区域的至少一部分，并且发射极层120可形成二极管的阴极区域。第二发射极区122可被布置在半导体本体10的有源区域150内，其中有源区域150被配置为承载负载电流。第一发射极区121可被布置在半导体本体10的边缘区域160内，其在二极管的顶视图(未示出)中环绕有源区域150并沿着半导体本体10的横向边缘延伸。
例如，第二发射极区122可包括n掺杂锗硅层，其可呈现相对较低的掺杂水平。第二发射极区122和背侧金属化层20之间的过渡可形成欧姆接触。相比之下，第一发射极区121可包括在与第一发射极121相同的掺杂水平下的n掺杂硅，其中第一发射极区121和背侧金属化层20之间的过渡可形成肖特基接触。
根据图7所示实施例的发射极层120可被配置为增加二极管的开关鲁棒性。例如，图7的发射极层可用于实施高动态鲁棒性(HDR)概念。
在一个实施例中，第二半导体材料M2可以是锗硅，并且包括第二半导体材料M2的一个或多个半导体区域(例如，减小的带隙区域102-2和/或第二发射极区域122)可沿着垂直方向Z呈现锗含量的变化。例如，减小的带隙区域102-2、第二发射极区域122和/或包括作为第二半导体材料M2的锗硅的另一区域可被配置为提供用于第一导电类型的电荷载流子和/或第二导电类型的电荷载流子的电荷载流子迁移率，其沿着垂直方向Z变化。
在一个实施例中，包括第一半导体材料M1的区域(例如，漂移区域101或第一半导体层110)与包括第二半导体材料M2的区域(例如，减小的带隙区域102-2或第二发射极区122)之间的半导体异质过渡可以是尖锐过渡或连续过渡。例如，第一半导体材料M1可以是硅，而第二半导体材料M2可以是锗硅，其中第二半导体材料M2的锗含量可以在第一半导体材料M1与第二半导体材料M2之间的半导体异质过渡处例如沿着垂直方向Z连续增加。
例如，制造半导体器件1的方法可以包括创建包括锗硅的至少一个区域，该至少一个区域与包括硅的至少一个区域相邻，其中创建包括锗硅的至少一个区域可以包括沿着垂直方向Z外延生长锗硅。在变形例中，创建包括锗硅的至少一个区域可以包括创建锗含量的空间变化。例如，通过外延生长创建包括锗硅的区域可以包括沿着垂直方向Z创建锗含量的变化。
图1至图7示意性示出以及上面描述的实施例包括如下认识：通过在半导体器件内设置包括带隙小于环绕的半导体区域的半导体材料的带隙的半导体材料的半导体区域，可以影响电荷载流子的注入和/或流动以优化半导体器件的基本特性。
根据一个或多个实施例，提出在半导体器件的MOS控制头内的本体区域内提供减小的带隙区，其中减小的带隙区包括呈现比环绕的半导体材料更小的带隙的半导体材料。因此，根据减小的带隙区的定位，例如，可以减小半导体开关器件的传导损失和/或开关损失，或者可以增加开关器件的过电流鲁棒性。
根据另一实施例，提出在半导体器件的源极区域内设置与第二源极区相邻布置的第一源极区，其中第一源极区包括具有第一带隙的第一半导体材料，第二源极区包括具有第二带隙的第二半导体材料，其中第二带隙小于第一带隙。因此，例如可以减小源极区域的整体发射极效率，从而增加开关器件的过电流鲁棒性。此外，可以提高反向传导IGBT或MOSFET的整流鲁棒性。
根据又一实施例，提出了在半导体器件内提供呈现横向变化的发射极效率的发射极层，其中发射极层包括第一发射极区和第二发射极区，其中第一发射极区包括具有第一带隙的第一半导体材料，第二发射极区包括具有比第一半导体材料小的带隙的第二半导体材料。这种发射极层例如可以形成二极管的阳极层，其中可以通过发射极效率的横向变化实现SPEED结构。在其他实施例中，发射极层例如可以实现被配置为增加IGBT的柔和度的局部增强背侧发射极。
在从属权利要求中限定其他实施例的特征。其他实施例的特征与上述实施例的特征可以相互组合形成附加实施例，只要特征没有明确描述为相互可选。
在上面，解释了半导体晶圆以及用于处理半导体晶圆的方法和***的实施例。例如，这些半导体晶圆基于硅(Si)。因此，单晶半导体区域或层(例如，示例性实施例的半导体区域101、102、104、107和120)可以是单晶Si区域或Si层。在其他实施例中，可以使用多晶或非晶硅。
然而，应该理解，半导体区域101、102、104、107和120可以由适合于制造半导体器件的任何半导体材料制成。这种材料的实例包括但不限于元素半导体材料(诸如硅(Si)或锗(Ge))、IV族化合物半导体材料(诸如碳化硅(SiC)或锗硅(SeGe))、二元、三元或四元III-V半导体材料(诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaP)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP))以及二元或三元II-VI半导体材料(诸如锑化镉(CdTe)和锑化汞镉(HgCdTe))等。上述半导体材料还被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的实例包括但不限于氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳化硅(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体器件应用，当前主要使用Si、SiC、GaAs和GaN材料。
诸如“下方”、“之下”、“下部”、“上方”、“上部”等的空间相对术语用于易于描述说明一个元件相对于第二元件的定位。除了图中所示之外，这些术语用于包括对应器件的不同定向。此外，诸如“第一”、“第二”等的术语还用于描述各种元件、区域、部分等，并且还不用于限制。在说明书中，类似的项目表示类似的元件。
如本文所使用的，术语“具有”、“包含”、“包括”、“呈现”等是开放性术语，其表示所提元件或特征的存在，但是不排除附加元件或特征。定冠词“一个”用于包括多个以及单个，除非另有明确指定。
通过上述变化和应用的范围，应该理解，本发明不限于前面的描述，也不限于附图。相反，仅通过以下权利要求及其等效物来限制。

Claims (20)

1.一种半导体器件(1)，包括：
源极区域(104)，电连接至所述半导体器件(1)的第一负载端子(E)；
漂移区域(101)，包括具有第一带隙的第一半导体材料(M1)，所述漂移区域(101)具有第一导电类型的掺杂物并且被配置为承载所述半导体器件(1)的所述第一负载端子(E)与第二负载端子(C)之间的负载电流的至少一部分；以及
半导体本体区域(102)，具有与所述第一导电类型互补的第二导电类型的掺杂物并且电连接至所述第一负载端子(E)，所述半导体本体区域(102)和所述漂移区域(101)之间的过渡形成pn结(103)，所述pn结被配置为阻挡被施加在所述第一负载端子(E)与所述第二负载端子(C)之间的电压，
其中
所述半导体本体区域(102)隔离所述源极区域(104)与所述漂移区域(101)，并且包括减小的带隙区(102-2)，所述减小的带隙区包括具有小于所述第一带隙的第二带隙的第二半导体材料(M2)，其中所述减小的带隙区(102-2)和所述源极区域(104)在沿着垂直方向(Z)的截面中呈现沿着第一横向方向(X)的公共横向延伸范围(LR)和沿着所述垂直方向(Z)的公共垂直延伸范围(VR)中的至少一个；
所述第一负载端子(E)包括被布置为与所述源极区域(104)和所述减小的带隙区(102-2)中的每一个接触的接触金属(3)；以及
所述半导体本体区域(102)还包括抗闩锁区(102-1)，所述抗闩锁区(102-1)被布置为与所述源极区域(104)和所述接触金属(3)接触，并且呈现比所述抗闩锁区(102-1)外的所述半导体本体区域(102)高的导电性，其中所述抗闩锁区(102-1)和所述减小的带隙区(102-2)呈现公共重叠区域(102-5)。
2.根据权利要求1所述的半导体器件(1)，还包括绝缘体(50)和栅电极(5)，所述栅电极(5)通过所述绝缘体(50)与所述源极区域(104)、所述半导体本体区域(102)和所述漂移区域(101)电绝缘，并且被配置为在所述半导体本体区域(102)的沟道区域(102-4)中引入反型沟道，所述沟道区域(102-4)沿着所述绝缘体(50)从所述源极区域(104)延伸穿过所述半导体本体区域(102)到所述漂移区域(101)。
3.根据权利要求2所述的半导体器件(1)，其中所述减小的带隙区(102-2)延伸到所述沟道区域(102-4)中。
4.根据权利要求3所述的半导体器件(1)，其中所述重叠区域(102-5)延伸到所述沟道区域(102-4)中。
5.根据权利要求1所述的半导体器件(1)，还包括沿着所述垂直方向(Z)延伸到所述半导体本体(10)中的至少一个栅极沟槽(105、105-1、105-2)，所述栅极沟槽(105)被布置为与所述源极区域(104)、所述半导体本体区域(102)和所述漂移区域(101)中的每一个接触，并且包括栅电极(5)和绝缘体(50)。
6.根据权利要求5所述的半导体器件(1)，其中所述半导体器件(1)包括第一栅极沟槽(105-1)和第二栅极沟槽(105-2)，所述半导体本体区域(102)被布置在所述第一栅极沟槽(105-1)和所述第二栅极沟槽(105-2)之间，其中所述减小的带隙区(102-2)沿着所述第一横向方向(X)延伸所述第一栅极沟槽(105-1)和所述第二栅极沟槽(105-2)之间的水平距离(D)的至少20％。
7.一种半导体器件(1)，包括：
源极区域(104)，电连接至所述半导体器件(1)的第一负载端子(E)；
漂移区域(101)，包括具有第一带隙的第一半导体材料(M1)，所述漂移区域(101)具有第一导电类型的掺杂物并且被配置为承载所述半导体器件(1)的所述第一负载端子(E)与第二负载端子(C)之间的负载电流的至少一部分；以及
半导体本体区域(102)，具有与所述第一导电类型互补的第二导电类型的掺杂物，并且电连接至所述第一负载端子(E)，所述半导体本体区域(102)与所述漂移区域(101)之间的过渡形成pn结(103)，所述pn结(103)被配置为阻挡被施加在所述第一负载端子(E)与所述第二负载端子(C)之间的电压，
其中
所述半导体本体区域(102)隔离所述源极区域(104)与所述漂移区域(101)，并且包括减小的带隙区(102-2)，所述减小的带隙区(102-2)包括具有小于所述第一带隙的第二带隙的第二半导体材料(M2)，其中所述减小的带隙区(102-2)和所述源极区域(104)在沿着垂直方向(Z)的截面中呈现沿着第一横向方向(X)的公共横向延伸范围(LR)和沿着所述垂直方向的公共垂直延伸范围(VR)中的至少一个；
所述半导体器件(1)还包括沿着所述垂直方向(Z)延伸到所述半导体本体(10)中的第一栅极沟槽(105-1)和第二栅极沟槽(105-1、105-2)，所述半导体本体区域(102)被布置在所述第一栅极沟槽(105-1)与所述第二栅极沟槽(105-2)之间，其中所述减小的带隙区(102-2)沿着所述第一横向方向(X)延伸所述第一栅极沟槽(105-1)与所述第二栅极沟槽(105-2)之间的水平距离(D)的至少20％。
8.根据权利要求7所述的半导体器件(1)，其中所述第一负载端子(E)包括被布置为与所述源极区域(104)和所述减小的带隙区(102-2)中的每一个接触的接触金属(3)。
9.根据权利要求8所述的半导体器件(1)，其中所述半导体本体区域(102)还包括抗闩锁区(102-1)，所述抗闩锁区(102-1)被布置为与所述源极区域(104)和所述接触金属(3)接触，并且呈现比所述抗闩锁区(102-1)外的所述半导体本体区域(102)高的导电性，其中所述抗闩锁区(102-1)和所述减小的带隙区(102-2)呈现公共重叠区域(102-5)。
10.根据前述权利要求中任一项所述的半导体器件(1)，其中所述源极区域(104)包括所述第二半导体材料(M2)。
11.一种半导体器件(1)，包括耦合至所述半导体器件(1)的第一负载端子(E)和第二负载端子(C)的半导体本体(10)，其中所述半导体本体(10)包括：
第一半导体层(110)，包括具有第一带隙的第一半导体材料(M1)，所述第一半导体层(110)被配置为承载所述第一负载端子(E)和所述第二负载端子(C)之间的负载电流的至少一部分；以及
发射极层(120)，与所述第一半导体层(110)接触并且被配置为将电荷载流子注入到所述第一半导体层(110)中，其中所述发射极层(120)包括至少一个第一发射极区(121)和被布置为与所述第一发射极区(121)横向相邻的至少一个第二发射极区(122)，所述第一发射极区包括所述第一半导体材料(M1)，所述第二发射极区包括具有小于第一带隙的第二带隙的第二半导体材料(M2)；
其中，所述半导体器件(1)还包括与所述第一负载端子(E)和所述第二负载端子(C)中的一个电连接并且被布置为与所述发射极层(120)接触的金属层(20)，所述金属层(20)与所述第一发射极区(121)之间的过渡形成呈现第一接触电阻的第一半导体-金属过渡(201)，并且所述金属层(20)与所述第二发射极区(122)之间的过渡形成呈现小于所述第一接触电阻的第二接触电阻的第二半导体-金属过渡(202)。
12.根据权利要求11所述的半导体器件(1)，其中所述第一半导体-金属过渡(201)被配置为在所述金属层(20)与所述第一发射极区(121)之间提供肖特基接触，并且其中所述第二半导体-金属过渡(202)被配置为在所述金属层(20)与所述第二发射极区(202)之间提供欧姆接触。
13.根据权利要求11或12所述的半导体器件(1)，其中所述第一半导体层(110)具有第一导电类型的掺杂物，并且其中所述第一发射极区(121)和所述第二发射极区(122)中的每一个都具有与所述第一导电类型互补的第二导电类型的掺杂物。
14.根据权利要求13所述的半导体器件(1)，其中所述半导体器件(1)是二极管，并且其中所述发射极层(120)形成所述二极管的发射极区域。
15.根据权利要求13所述的半导体器件(1)，其中所述半导体器件(1)是IGBT，并且其中所述发射极层(120)电连接至所述第二负载端子(C)，所述第二负载端子(C)形成所述IGBT的集电极端子。
16.根据权利要求11或12所述的半导体器件(1)，其中所述第一发射极区(121)、所述第二发射极区(122)和所述第一半导体层(11)中的每一个都具有相同导电类型的掺杂物。
17.根据权利要求16所述的半导体器件(1)，其中所述半导体器件(1)是二极管，所述第一半导体层(110)形成所述二极管的漂移区域的至少一部分，并且所述发射极层(120)形成所述二极管的阴极区域，其中所述第二发射极区(122)被布置在被配置为承载所述负载电流的所述半导体本体(10)的有源区域(150)内，并且其中所述第一发射极区(121)被布置在所述半导体本体(10)的边缘区域(160)内，所述边缘区域(160)环绕所述有源区域(150)。
18.根据前述权利要求11、12、14、15和17中任一项所述的半导体器件(1)，其中所述半导体器件(1)是反向传导IGBT(1)，所述第一半导体层(110)包括具有第一导电类型的掺杂物的漂移区域(101)，并且所述发射极层(120)电连接至形成集电极端子(C)的第二负载端子(C)，其中所述第一发射极区(121)具有与所述第一导电类型互补的第二导电类型的掺杂物，并且其中所述第二发射极区(122)具有所述第一导电类型的掺杂物。
19.根据前述权利要求11、12、14、15和17中任一项所述的半导体器件(1)，其中，所述发射极层(120)的掺杂浓度比所述第一半导体层(110)的掺杂浓度高至少10倍。
20.根据前述权利要求11、12、14、15和17中任一项所述的半导体器件(1)，其中所述第二带隙比所述第一带隙小至少0.1eV。
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