KR101621150B1 - 전력 정류 디바이스 - Google Patents
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Abstract
본 발명의 일 실시예는 전력 정류 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 트렌치 MOSFET 구조와 같은 수직 전류 흐름 구조를 형성하여 단위 면적당 전류 효율을 향상시킴으로써, 순방향 턴-온 전압을 낮추고, 스위칭 속도 및 역방향 회복 시간 등을 향상시킬 수 있는 전력 정류 디바이스를 제공하는데 있다.
이를 위해 본 발명은 제1도전형 기판; 상기 제1도전형 기판에 형성되고, 하부 방향으로 트렌치를 갖는 제1도전형 영역; 상기 트렌치에 매립된 게이트 전극; 상기 제1도전형 영역 중 상기 트렌치의 외측에 상부 방향으로 돌출되어 형성된 제2도전형 영역; 상기 트렌치와 상기 제2도전형 영역 사이에 형성된 제1도전형 소스 영역; 상기 게이트 전극, 상기 제2도전형 영역 및 상기 제1도전형 소스 영역에 접속된 애노드 전극; 및 상기 제1도전형 기판에 접속된 캐소드 전극으로 이루어진 전력 정류 디바이스를 개시한다.
이를 위해 본 발명은 제1도전형 기판; 상기 제1도전형 기판에 형성되고, 하부 방향으로 트렌치를 갖는 제1도전형 영역; 상기 트렌치에 매립된 게이트 전극; 상기 제1도전형 영역 중 상기 트렌치의 외측에 상부 방향으로 돌출되어 형성된 제2도전형 영역; 상기 트렌치와 상기 제2도전형 영역 사이에 형성된 제1도전형 소스 영역; 상기 게이트 전극, 상기 제2도전형 영역 및 상기 제1도전형 소스 영역에 접속된 애노드 전극; 및 상기 제1도전형 기판에 접속된 캐소드 전극으로 이루어진 전력 정류 디바이스를 개시한다.
Description
본 발명의 일 실시예는 전력 정류 디바이스에 관한 것이다.
고전압 및 대전력용 전력 정류 소자(power rectifier)는 파워 서플라이(power supply) 및/또는 파워 컨버터(power converter)와 같은 다양한 분야들에 응용되고 있다. 상기 전력 정류 소자는 P-N 접합 다이오드 등을 이용한다.
일례로, 상기 P-N 접합 다이오드 소자는 낮은 누설 전류 특성 및 고온에서 양호한 신뢰성을 갖는다. 그러나, 상기 P-N 접합 다이오드 소자는 높은 순방향 턴-온 전압(forward turn-on voltage, 약 0.7V)을 갖고, 또한 소수 캐리어들(minority carriers)에 의한 전류 전도 특성을 가져, 상기 P-N 접합 다이오드의 스위칭 속도, 예컨대, 역방향 회복 시간(reverse recovery time)이 느리다.
본 발명의 일 실시예는 트렌치 MOSFET 구조와 같은 수직 전류 흐름 구조를 형성하여 단위 면적당 전류 효율을 향상시킴으로써, 순방향 턴-온 전압을 낮추고, 스위칭 속도 및 역방향 회복 시간 등을 향상시킬 수 있는 전력 정류 디바이스를 제공한다.
본 발명의 일 실시예에 따른 전력 정류 디바이스는 제1도전형 기판; 상기 제1도전형 기판에 형성되고, 하부 방향으로 트렌치를 갖는 제1도전형 영역; 상기 트렌치에 매립된 게이트 전극; 상기 제1도전형 영역 중 상기 트렌치의 외측에 상부 방향으로 돌출되어 형성된 제2도전형 영역; 상기 트렌치와 상기 제2도전형 영역 사이에 형성된 제1도전형 소스 영역; 상기 게이트 전극, 상기 제2도전형 영역 및 상기 제1도전형 소스 영역에 접속된 애노드 전극; 및 상기 제1도전형 기판에 접속된 캐소드 전극을 포함한다.
상기 게이트 전극은 제1도전형 또는 제2도전형의 폴리실리콘이고, 상기 게이트 전극과 상기 트렌치 사이에는 게이트 절연막이 개재될 수 있다.
상기 제1도전형 소스 영역은 상기 제2도전형 영역과 상기 트렌치의 사이에 형성되고, 상기 제1도전형 소스 영역 및 상기 제2도전형 영역의 일부 영역은 동일한 평면을 이루며 상기 트렌치의 측벽을 이룰 수 있다.
상기 애노드 전극과 상기 캐소드 전극의 사이에 순방향 전압이 인가되면, 상기 제2도전형 영역에 수직 방향으로 채널 영역이 형성됨으로써, 상기 전력 정류 디바이스의 순방향 턴온 전압이 낮아질 수 있다.
상기 트렌치의 깊이는 상기 제2도전형 영역의 깊이보다 작을 수 있다.
상기 제2도전형 영역의 돌출 높이는 상기 게이트 전극의 돌출 높이보다 클 수 있다.
상기 트렌치의 폭은 상기 제2도전형 영역 사이의 피치보다 작을 수 있다.
상기 트렌치의 폭은 상기 제2도전형 영역의 폭보다 작을 수 있다.
상기 제1도전형은 N형이고, 상기 제2도전형은 P형일 수 있다.
상기 제1도전형은 P형이고, 상기 제2도전형은 N형일 수 있다.
상기 제2도전형 영역은 상기 트렌치의 측벽에 연결된 하부 영역; 상기 제1도전형 소스 영역에 연결되고, 상기 하부 영역으로부터 경사지게 상부 방향으로 연장된 경사 영역; 및, 상기 경사 영역으로부터 상부 방향으로 연장되고, 상기 하부 영역의 폭보다 작은 폭을 갖는 상부 영역을 포함할 수 있다.
상기 제2도전형 영역은 상기 트렌치 및 상기 제1도전형 소스 영역에 연결되고, 제1농도를 갖는 제2도전형 제1영역; 및, 상기 제2도전형 제1영역의 내측에 형성되고, 상기 제1도전형 영역 및 상기 애노드 전극에 연결되며, 상기 제1농도보다 높은 제2농도를 갖는 제2도전형 제2영역을 포함할 수 있다.
본 발명의 일 실시예는 트렌치 MOSFET 구조와 같은 수직 전류 흐름 구조를 형성하여 단위 면적당 전류 효율을 향상시킴으로써, 순방향 턴-온 전압을 낮추고, 스위칭 속도 및 역방향 회복 시간 등을 향상시킬 수 있는 전력 정류 디바이스를 제공한다.
도 1은 본 발명의 일 실시예에 따른 전력 정류 디바이스를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 정류 디바이스에 순방향 전압이 인가된 상태를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 전력 정류 디바이스에 역방향 전압이 인가된 상태를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 전력 정류 디바이스에 순방향 전압이 인가된 상태를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 전력 정류 디바이스에 역방향 전압이 인가된 상태를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 정류 디바이스(100)의 단면도가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 전력 정류 디바이스(100)는 제1도전형 기판(110), 제1도전형 영역(120), 게이트 전극(130), 제2도전형 영역(140), 제1도전형 소스 영역(150), 애노드 전극(160) 및 캐소드 전극(170)을 포함한다.
제1도전형 기판(110)은 제1도전형의 도펀트로 도핑된 기판이다. 일 실시예로, 제1도전형 기판(110)은 반도체 기판일 수 있으며, 경우에 따라 반도체 기판의 상부면 상에 에피택시얼층으로 형성된 제1도전형 영역(120)까지 포함하는 개념일 수 있다. 예컨대, 상기 반도체 기판은 실리콘 기판일 수 있으며, 상기 에피택시얼층은 실리콘층일 수 있다. 반도체 기판은 제1도전형의 도펀트로 도핑되고, 에피택시얼층 또한 제1 도전형의 도펀트로 도핑된다. 이때, 상기 반도체 기판의 도펀트 농도는 상기 에피택시얼층의 도펀트 농도 보다 높을 수 있다. 하지만, 본 발명은 상기 반도체 기판 및 상기 에피택시얼층을 포함하는 상기 기판에 한정되지 않는다. 다른 실시예에 따른 상기 제1도전형 기판(110)은 제1도전형의 도펀트로 도핑된 벌크 반도체 기판일 수도 있으며, 또는 다른 형태로 구현될 수도 있다. 이하에서, 설명의 편의를 위하여 상기 반도체 기판 및 상기 에피택시얼층을 포함하는 상기 기판을 예로서 설명한다.
제1도전형 영역(120)은 상술한 바와 같이 제1도전형 기판(110) 위에 에피택시얼층으로 형성된 것일 수 있다. 이러한 제1도전형 영역(120)에는 일정 깊이의 트렌치(121)가 형성된다. 즉, 제1도전형 영역(120)에는 하부 방향으로 일정 깊이의 트렌치(121)가 통상의 사진/식각 방식에 의해 형성된다.
게이트 전극(130)은 제1도전형 영역(120)의 트렌치(121)에 매립된다. 게이트 전극(130)은 제1도전형 또는 제2도전형의 도펀트로 도핑된 폴리실리콘 또는 그 등가물(금속, 금속 실리사이드 및 도전성 금속 질화물)일 수 있으나, 이로서 본 발명이 한정되지 않는다. 또한, 게이트 전극(130)은 트렌치(121)로부터 상부 방향으로 약간 돌출됨으로써, 하기할 애노드 전극(160)과의 접촉 면적이 증가한다. 물론, 게이트 전극(130)과 트렌치(121)의 사이에는 게이트 절연막(131)이 개재된다. 이러한 게이트 절연막(131)은 규소 산화막 또는 규소 질화막일 수 있다.
제2도전형 영역(140)은 제1도전형 영역(120) 중 트렌치(121)의 외측인 동시에 상부 방향으로 돌출되어 형성된다. 이러한 제2도전형 영역(140)의 깊이는 트렌치(121)의 깊이보다 크게 형성될 수 있다. 반대로 설명하면, 트렌치(121)의 깊이가 제2도전형 영역(140)의 깊이보다 작게 형성될 수 있다. 또한, 제2도전형 영역(140)의 돌출 높이는 게이트 전극(130)의 돌출 높이보다 크게 형성될 수 있다. 반대로 설명하면, 게이트 전극(130)의 돌출 높이가 제2도전형 영역(140)의 돌출 높이보다 작게 형성될 수 있다.
또한, 제2도전형 영역(140) 사이의 피치는 트렌치(121)의 폭보다 크게 형성될 수 있다. 반대로 설명하면, 트렌치(121)의 폭이 제2도전형 영역(140) 사이의 피치보다 작게 형성될 수 있다. 더불어, 제2도전형 영역(140)의 폭은 트렌치(121)의 폭보다 크게 형성될 수 있다. 반대로 설명하면, 트렌치(121)의 폭이 제2도전형 영역(140)의 폭보다 작게 형성될 수 있다.
한편, 제2도전형 영역(140)은 종방향(수직 방향)으로 정의할 경우, 하부 영역(141), 경사 영역(142) 및 상부 영역(143)을 포함한다. 즉, 제2도전형 영역(140)은 트렌치(121)의 측벽에 연결된 하부 영역(141)과, 하기할 제1도전형 소스 영역(150)에 연결되고, 하부 영역(141)으로부터 경사지게 상부 방향으로 연장된 경사 영역(142)과, 경사 영역(142)으로부터 상부 방향으로 연장되고, 하부 영역(141)의 폭보다 작은 폭을 갖는 상부 영역(143)으로 정의될 수 있다. 여기서, 경사 영역(142)에 의해 상부 영역(143)의 폭이 하부 영역(141)의 폭보다 상대적으로 작다.
또한, 제2도전형 영역(140)은 횡방향(수평 방향)으로 정의할 경우, 제2도전형 제1영역(144) 및 제2도전형 제2영역(145)을 포함한다. 즉, 제2도전형 영역(140)은 제1도전형 영역(120), 트렌치(121) 및 하기할 제1도전형 소스 영역(150)에 연결되고, 제1농도를 가지며 하기할 애노드 전극(160)에 연결되는 제2도전형 제1영역(144)과, 제2도전형 제1영역(144)의 내측에 형성되고, 제1도전형 영역(120), 제2도전형 제1영역(144) 및 하기할 애노드 전극(160)에 연결되며, 제1농도보다 높은 제2농도를 갖는 제2도전형 제2영역(145)으로 정의될 수 있다.
여기서, 제2도전형 제2영역(145)의 종방향 길이는 제2도전형 제1영역(144)의 길이보다 상대적으로 길다. 다르게 설명하면, 제2도전형 제2영역(145)의 상면은 제2도전형 제1영역(144)의 상면과 동일 평면을 이루나, 제2도전형 제2영역(145)의 하면은 제2도전형 제1영역(144)의 하면보다 상대적으로 더 하부 방향으로 연장되어 있다.
제1도전형 소스 영역(150)은 제2도전형 영역(140)의 측부에 제1도전형의 도펀트가 도핑되어 형성된다. 즉, 제1도전형 소스 영역(150)은 트렌치(121)와 제2도전형 영역(140) 사이에 형성된다. 다르게 설명하면, 제1도전형 소스 영역(150)의 일부 영역은 트렌치(121)의 한 측벽을 형성한다. 더불어, 제2도전형 영역(140)의 일부 영역(즉, 제2도전형 제2영역(145)의 일부 영역) 역시 트렌치(121)의 한 측벽을 형성한다. 더욱이, 제1도전형 소스 영역(150)의 일부 영역 및 제2도전형 영역(140)의 일부 영역은 동일한 평면을 이루는 동시에 트렌치(121)의 한 측벽을 이룬다. 더불어, 이러한 제1도전형 소스 영역(150)은 종단면의 형태가 대략 마름모 형태를 함으로써, 제2도전형 영역(140)과의 접촉 면적이 증가할 뿐만 아니라 하기할 애노드 전극(160)과의 접촉 면적도 증가한다.
이와 같이 하여, 게이트 전극(130), 게이트 절연막(131), 제1도전형 소스 영역(150), 제2도전형 영역(140)(즉, 제2도전형 제2영역(145)) 및 제1도전형 영역(120)(즉, 에피텍시얼층)이 전계효과 트랜지스터 구조를 형성한다. 다르게 설명하면, 제1도전형 소스 영역(150)이 소스 영역이 되고, 제2도전형 영역(140)(즉, 제2도전형 제2영역(145))이 채널 영역(146, 도 2 참조)이 되며, 제1도전형 영역(120)(즉, 에피텍시얼층)이 드레인 영역이 된다. 물론, 이러한 드레인 영역은 제1도전형 기판(110)에 전기적으로 연결된다.
애노드 전극(160)은 상술한 게이트 전극(130), 제2도전형 영역(140)(즉, 제2도전형 제1영역(144) 및 제2도전형 제2영역(145)) 및 제1도전형 소스 영역(150)의 상면에 접속된다. 이러한 애노드 전극(160)은 금속(예를 들면, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물, 및/또는, 텅스텐 질화물), 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
캐소드 전극(170)은 제1도전형 기판(110)의 하면에 접속된다. 이러한 캐소드 전극(170) 역시 금속(예를 들면, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물, 및/또는, 텅스텐 질화물), 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상술한 제1도전형 및 제2도전형 중에 하나는 N형이고, 다른 하나는 P형이다. 제1도전형이 상기 N형이고 제2도전형이 상기 P형인 경우에, 상기 트랜지스터 구조는 트렌치 타입의 NMOS 트랜지스터 구조일 수 있으며, 이때 상부 전극이 애노드 일 수 있고, 하부 전극이 캐소드일 수 있다.
이와는 달리, 상술한 제1도전형이 P형이고 제2도전형이 N형인 경우에, 이러한 트랜지스터 구조는 트렌치 타입의 PMOS 트랜지스터일수 있으며, 상부 전극이 캐소드 일 수 있고, 하부 전극이 애노드일 수 있다.
예를 들어, 제1도전형이 N형 이고 제2도전형이 P형인 경우에, 순방향 전류는 상기 상부의 애노드 전극(160)에서 하부의 캐소드 전극(170)으로 흐를 수 있다. 이와는 달리, 제1도전형이 P형이고, 제2도전형이 N형인 경우에, 순방향 전류는 하부의 애노드 전극에서 상부의 캐소드 전극으로 흐를 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전력 정류 디바이스(100)에 순방향 전압이 인가된 상태가 도시되어 있다.
도 2에 도시된 바와 같이, 전력 정류 디바이스(100)의 애노드 전극(160)에 플러스 전압이 인가되고, 캐소드 전극(170)에 마이너스 전압이 인가되면, 다르게 설명하면 순방향 전압이 인가되면, 제2도전형 영역(140)과 제1도전형 영역(120)의 PN 접합 구조가 턴온되는 동시에, 트랜지스터 구조의 채널 영역(146)이 턴-온된다. 따라서, 순방향 전류는 제2도전형 영역(140)과 제1도전형 영역(120) 사이의 PN 접합 구조와, 트랜지스터 구조의 채널 영역(146)을 통해 동시에 흐르게 되므로, 순방향 턴-온 전압이 상대적으로 낮아진다. 더욱이, 이때 채널 영역(146)의 길이는 트렌치(121)의 측벽인 제1도전형 소스 영역(150)과 제1도전형 영역(120) 사이에 상대적으로 짧게 형성되므로, 채널 영역(146)의 전기 저항 역시 감소한다.
더욱이, 이러한 전력 정류 디바이스(100)는 상술한 트랜지스터 구조의 다수 캐리어들을 이용하는 전류 전도 소자이기 때문에, 전력 정류 디바이스(100)의 역방향 회복 시간이 짧아진다. 결과적으로, 전력 정류 디바이스는 빠른 스위칭 속도 및 낮은 누설 전류를 갖게 된다.
즉, 본 발명은 트렌치 타입의 MOSFET 구조와 같은 수직 전류 흐름 구조를 형성하여 단위 면적당 전류 효율을 향상시킴으로써, 순방향 턴-온 전압을 낮추고, 스위칭 속도 및 역방향 회복 시간 등을 향상시킬 수 있는 전력 정류 디바이스(100)를 제공한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 전력 정류 디바이스(100)에 역방향 전압이 인가된 상태가 도시되어 있다.
도 3에 도시된 바와 같이, 전력 정류 디바이스(100)의 애노드 전극(160)에 마이너스 전압이 인가되고, 캐소드 전극(170)에 플러스 전압이 인가되면, 다르게 설명하면 역방향 전압이 인가되면, 제2도전형 영역(140)과 제1도전형 영역(120)의 PN 접합 구조가 턴오프되는 동시에, 트랜지스터 구조의 채널 영역(146, 도 2 참조)도 턴-오프된다. 또 다르게 설명하면, 제2도전형 영역(140)과 제1도전형 영역(120)의 PN 접합 구조에 공핍 영역이 확장되면서 제2도전형 영역(140)으로부터 제1도전형 영역(120)의 방향으로 전기장이 형성되어 전류의 흐름이 완전히 차단된다.
여기서, 공핍 영역은 제2도전형 영역(140)으로부터 이격된 제1도전형 영역(120)에 형성되고, 또한 전기장은 채널 영역(146, 도 2 참조)에 집중되지 않고 균일하게 분포함으로써, 채널 영역(146, 도 2 참조)에 대한 내압이 확보된다.
또한, 제2도전형 영역(140)의 거리 및 깊이를 적절하게 조절하면, 채널 영역(146)의 전기장 세기를 더욱 낮춤으로써 전력 정류 디바이스(100)의 내압을 더욱 증가시킬 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 전력 정류 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 전력 정류 디바이스 110; 제1도전형 기판
120; 제1도전형 영역 121; 트렌치
130; 게이트 전극 131; 게이트 절연막
140; 제2도전형 영역 141; 하부 영역
142; 경사 영역 143; 상부 영역
144; 제2도전형 제1영역 145; 제2도전형 제2영역
146; 채널 영역 150; 제1도전형 소스 영역
160; 애노드 전극 170; 캐소드 전극
120; 제1도전형 영역 121; 트렌치
130; 게이트 전극 131; 게이트 절연막
140; 제2도전형 영역 141; 하부 영역
142; 경사 영역 143; 상부 영역
144; 제2도전형 제1영역 145; 제2도전형 제2영역
146; 채널 영역 150; 제1도전형 소스 영역
160; 애노드 전극 170; 캐소드 전극
Claims (12)
- 제1도전형 기판;
상기 제1도전형 기판에 형성되고, 하부 방향으로 트렌치를 갖는 제1도전형 영역;
상기 트렌치에 매립된 게이트 전극;
상기 제1도전형 영역 중 상기 트렌치의 외측에 상부 방향으로 돌출되어 형성된 제2도전형 영역;
상기 트렌치와 상기 제2도전형 영역 사이에 형성된 제1도전형 소스 영역;
상기 게이트 전극, 상기 제2도전형 영역 및 상기 제1도전형 소스 영역에 접속된 애노드 전극; 및
상기 제1도전형 기판에 접속된 캐소드 전극을 포함하고,
상기 제2도전형 영역은
상기 트렌치의 측벽에 연결된 하부 영역;
상기 제1도전형 소스 영역에 연결되고, 상기 하부 영역으로부터 경사지게 상부 방향으로 연장된 경사 영역; 및,
상기 경사 영역으로부터 상부 방향으로 연장되고, 상기 하부 영역의 폭보다 작은 폭을 갖는 상부 영역을 포함함을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 게이트 전극은 제1도전형 또는 제2도전형의 폴리실리콘이고, 상기 게이트 전극과 상기 트렌치 사이에는 게이트 절연막이 개재된 것을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 제1도전형 소스 영역은 상기 제2도전형 영역과 상기 트렌치의 사이에 형성되고, 상기 제1도전형 소스 영역 및 상기 제2도전형 영역의 일부 영역은 동일한 평면을 이루며 상기 트렌치의 측벽을 이루는 것을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 애노드 전극과 상기 캐소드 전극의 사이에 순방향 전압이 인가되면, 상기 제2도전형 영역에 수직 방향으로 채널 영역이 형성됨으로써, 상기 전력 정류 디바이스의 순방향 턴온 전압이 낮아짐을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 트렌치의 깊이는 상기 제2도전형 영역의 깊이보다 작은 것을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 제2도전형 영역의 돌출 높이는 상기 게이트 전극의 돌출 높이보다 큰 것을 특징으로하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 트렌치의 폭은 상기 제2도전형 영역 사이의 피치보다 작은 것을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 트렌치의 폭은 상기 제2도전형 영역의 폭보다 작은 것을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 전력 정류 디바이스. - 제 1 항에 있어서,
상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것을 특징으로 하는 전력 정류 디바이스. - 삭제
- 제 1 항에 있어서,
상기 제2도전형 영역은
상기 트렌치 및 상기 제1도전형 소스 영역에 연결되고, 제1농도를 갖는 제2도전형 제1영역; 및,
상기 제2도전형 제1영역의 내측에 형성되고, 상기 제1도전형 영역 및 상기 애노드 전극에 연결되며, 상기 제1농도보다 높은 제2농도를 갖는 제2도전형 제2영역을 포함함을 특징으로 하는 전력 정류 디바이스.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140091785A KR101621150B1 (ko) | 2014-07-21 | 2014-07-21 | 전력 정류 디바이스 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140091785A KR101621150B1 (ko) | 2014-07-21 | 2014-07-21 | 전력 정류 디바이스 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160010966A KR20160010966A (ko) | 2016-01-29 |
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ID=55310085
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020140091785A KR101621150B1 (ko) | 2014-07-21 | 2014-07-21 | 전력 정류 디바이스 |
Country Status (1)
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|---|---|---|---|---|
| KR101216533B1 (ko) | 2003-12-30 | 2013-01-21 | 페어차일드 세미컨덕터 코포레이션 | 전력용 반도체소자 및 그 제조방법 |
-
2014
- 2014-07-21 KR KR1020140091785A patent/KR101621150B1/ko active IP Right Grant
Patent Citations (1)
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|---|---|---|---|---|
| KR101216533B1 (ko) | 2003-12-30 | 2013-01-21 | 페어차일드 세미컨덕터 코포레이션 | 전력용 반도체소자 및 그 제조방법 |
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| KR20160010966A (ko) | 2016-01-29 |
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