CN111711453B

CN111711453B - 逐次逼近型模数转换器

Info

Publication number: CN111711453B
Application number: CN202010834430.9A
Authority: CN
Inventors: 刘筱伟; 刘盛富; 李建平; 班桂春; 向可强; 王强
Original assignee: Micro Niche Guangzhou Semiconductor Co Ltd
Current assignee: Micro Niche Guangzhou Semiconductor Co Ltd
Priority date: 2020-08-19
Filing date: 2020-08-19
Publication date: 2020-11-13
Anticipated expiration: 2040-08-19
Also published as: CN111711453A

Abstract

本发明提供一种逐次逼近型模数转换器，包括：第一、第二DAC模块，分别分为三段，权重从高到低依次递减；第一比较器，输入端分别连接于第一、第二DAC模块的高位权重段；第二比较器，输入端分别连接于第一、第二DAC模块的低位权重段；第一比较器在高位权重段及中位权重段的比较阶段工作，第二比较器在低位权重段的比较阶段工作；SAR逻辑模块，基于第一、第二比较模块输出的比较结果输出数字信号并产生相应控制信号。本发明通过两个比较器分别在不同权重位比较阶段工作，降低对比较器精度的要求，不增加功耗，解决高速高精度比较器设计问题。

Description

逐次逼近型模数转换器

技术领域

本发明涉及集成电路设计领域，特别是涉及一种逐次逼近型模数转换器。

背景技术

高精度逐次逼近（Successive Approximation，SAR）ADC是一种非常常用的ADC，特别是针对一些高速高精度低功耗的应用。SAR ADC主体架构组成为DAC、比较器、SAR逻辑。SAR ADC中的DAC实现分为电容式和电阻式，一般在高精度SAR ADC中会选用电容式DAC或者电容和电阻组合式，且精度大于12bit以上的通常会使用分段式电容阵列以压缩电容的面积，12bit左右一般会分两段，14~18bit一般会分三段，在不同段位置对应的电压不一样，但是比较器输入一般固定在最高段电容阵列的上端。比较器为了实现高速高精度的性能，一般会使用预放大器和重建立锁存器结构，而且预放大器会使用多级放大以识别微弱信号。SAR逻辑根据设计需要可选择同步逻辑或者异步逻辑，同步逻辑需要固定频率时钟，以时钟边沿来触发DAC的翻转，其固定每个比较周期的时间长度；异步逻辑不需要固定时钟，是根据上一次的比较器结果来触发下一个DAC的翻转，其不需要等待时钟的沿到来，只要比较器结果比出来即可进行下一次转换，因此在高速SAR ADC中SAR逻辑通常会选用异步逻辑来实现。

随着应用要求对SAR ADC的精度和速度越来越苛刻，SAR ADC的设计也面临着诸多挑战。在以上介绍的三个模块中，高速高精度比较器是设计高速高精度的SAR ADC的核心之一。高精度意味着比较器要识别的信号非常小，高速也就是比较器的比较时间要非常短，而实现高增益的预放大器带宽必然会下降，特别是在低权重位的比较过程中，等效到比较器输入端的信号都非常微弱，这样在设计中，必须着重优化比较器的增益和带宽，设计难度也将会大大提高。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种逐次逼近型模数转换器，用于解决现有技术中优化高精度比较器的增益和带宽难度大的问题。

为实现上述目的及其他相关目的，本发明提供一种逐次逼近型模数转换器，所述逐次逼近型模数转换器至少包括：

第一DAC模块，第二DAC模块，第一比较模块、第二比较模块及SAR逻辑模块；

所述第一DAC模块分为三段，权重从高到低依次递减；所述第二DAC模块与所述第一DAC模块的结构相同；

所述第一比较器的输入端分别连接于所述第一DAC模块及所述第二DAC模块的高位权重段，所述第二比较器的输入端分别连接于所述第一DAC模块及所述第二DAC模块的低位权重段；所述第一比较器在高位权重段及中位权重段的比较阶段工作，所述第二比较器在低位权重段的比较阶段工作；

所述SAR逻辑模块连接所述第一比较模块及所述第二比较模块的输出端，基于所述第一比较模块及所述第二比较模块输出的比较结果输出数字信号并产生相应控制信号。

可选地，所述第一DAC模块在ADC采样阶段和转换阶段分别连接正相输入电压、参考电压、参考地及共模电压，在采样阶段，对所述正相输入电压进行采样，在转换阶段，基于采样电压大小和参考电压以及参考地连接方式进行电荷重新分配；所述第二DAC在ADC采样阶段和转换阶段分别连接负相输入电压、参考电压、参考地及共模电压，在采样阶段，对所述负相输入电压进行采样，在转换阶段，基于采样电压大小和参考电压以及参考地连接方式进行电荷重新分配。

可选地，所述第一DAC模块及所述第二DAC模块为电容型或电容电阻组合型。

更可选地，所述第一DAC模块及所述第二DAC模块为电容型结构，包括高位权重段、中位权重段及低位权重段，所述高位权重段与所述中位权重段之间通过第一耦合电容连接，所述中位权重段与所述低位权重段之间通过第二耦合电容连接，所述高位权重段的输出端通过一开关连接所述共模电压，所述低位权重段的输出端通过一电容接地；所述第一DAC模块的权重从高到低以0.5的等比系数依次递减；

其中，各权重段均包括至少一个电容，各电容的上极板作为对应权重段的输出端，下极板分别通过三个开关连接对应输入电压、参考电压及参考地。

更可选地，所述第一DAC模块及所述第二DAC模块中对应器件的参数相同。

如上所述，本发明的逐次逼近型模数转换器，具有以下有益效果：

本发明的逐次逼近型模数转换器通过两个比较器分别在不同权重位比较阶段工作，以此降低对比较器精度的要求，同时不增加功耗，以一个简单的方式克服高速高精度逐次逼近型模数转换器设计中遇到的难以解决的高速高精度比较器设计问题，在实际工程设计中有极大的应用价值。

附图说明

图1显示为本发明的一种逐次逼近型模数转换器的结构示意图。

图2显示为本发明的4位逐次逼近型模数转换器的结构示意图。

图3显示为本发明的另一种逐次逼近型模数转换器的结构示意图。

图4显示为本发明的4位逐次逼近型模数转换器转换在权重B3时的原理示意图。

图5显示为本发明的4位逐次逼近型模数转换器转换在权重B2时的原理示意图。

图6显示为本发明的4位逐次逼近型模数转换器转换在权重B1时的原理示意图。

图7显示为本发明的4位逐次逼近型模数转换器转换在权重B0时的原理示意图。

元件标号说明

1-逐次逼近型模数转换器；11-第一DAC模块；111-高位权重段；112-中位权重段；113-低位权重段；12-第二DAC模块；13-第一比较模块；14-第二比较模块；15- SAR逻辑模块。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1~图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种逐次逼近型模数转换器1，所述逐次逼近型模数转换器1包括：

第一DAC模块11，第二DAC模块12，第一比较模块13、第二比较模块14及SAR逻辑模块15。

如图1所示，所述第一DAC模块11连接所述第一比较模块13及所述第二比较模块14，为所述第一比较模块13及所述第二比较模块14提供正相输入信号。

具体地，所述第一DAC模块11在ADC采样阶段和转换阶段分别连接正相输入电压VIP、参考电压VREF、参考地GND及共模电压VCM。在采样阶段，所述第一DAC模块11对所述正相输入电压VIP进行采样；在转换阶段，所述第一DAC模块11基于采样电压大小、所述参考电压VREF以及参考地连接方式进行电荷重新分配。

具体地，如图1所示，所述第一DAC模块11分为三段，权重从高到低依次递减。所述第一DAC模块11包括但不限于电容型或电容电阻组合型，所述第一DAC模块的权重从高到低以0.5的等比系数依次递减。在本实施例中，所述第一DAC模块11采用电容型结构，所述第一DAC模块11包括高位权重段111、中位权重段112及低位权重段113。所述高位权重段111的输出端通过一开关连接所述共模电压VCM。所述高位权重段111为H bit的DAC，包括H个电容，其中第i个电容的值定义为2^i-1Cu，i为不大于H的自然数（不包括0）；各电容的上极板连接在一起形成第一节点A，下极板分别通过一开关连接所述正相输入电压VIP、所述参考电压VREF及参考地GND。所述中位权重段112为M bit的DAC，包括M个电容，其中第j个电容的值定义为2^j-1Cu，j为不大于M的自然数（不包括0）；各电容的上极板连接在一起形成第二节点B，下极板分别通过一开关连接所述正相输入电压VIP、所述参考电压VREF及参考地GND。所述高位权重段111与所述中位权重段112的输出端（各电容的上极板）之间通过第一耦合电容Ca1连接。所述低位权重段113为L bit的DAC，包括L个电容，其中第k个电容的值定义为2^k- ¹Cu，k为不大于L的自然数（不包括0）；各电容的上极板连接在一起形成第三节点C，下极板分别通过一开关连接所述正相输入电压VIP、所述参考电压VREF及参考地GND。所述中位权重段112与所述低位权重段113的输出端（各电容的上极板）之间通过第二耦合电容Ca2连接。所述低位权重段113的输出端（各电容的上极板）通过一电容（电容值为Cu）接地。同一权重段中各电容的值依次呈2倍关系，各权重段中权重最小的电容的值（在本实施例中，最小电容值为Cu）相等，在权重从高到低依次转化的过程中，所述第一节点A的电压跳变值呈0.5的等比系数缩小。

需要说明的是，本发明采用三段式电容型架构实现了一个N位ADC的设计，其中，高位权重段111实现H bit，中位权重段112实现M bit，低位权重段113实现L bit，总共为N=H+M+L位DAC。

作为示例，如图2所示，以4bit的DAC模块为例，高位权重段111实现2bit，中位权重段112实现1 bit，低位权重段113实现1 bit，总共为4位DAC。高位权重段111包括两个电容，电容的值分别为2Cu及Cu；中位权重段112包括一个电容，电容的值为Cu，低位权重段113包括一个电容，电容的值为Cu；第一耦合电容Ca1及第二耦合电容Ca2的值均为2Cu。其中，所述高位权重段111、所述中位权重段112及所述低位权重段113的电容数量，所述第一耦合电容Ca1及第二耦合电容Ca2的电容值根据所述第一DAC模块11的权重从高到低以0.5系数缩减需要计算得出，不以本实施例为限。

如图1所示，所述第二DAC模块12连接所述第一比较模块13及所述第二比较模块14，为所述第一比较模块13及所述第二比较模块14提供反相输入信号。

具体地，所述第二DAC模块12连接反相输入电压VIN、所述参考电压VREF、参考地GND及所述共模电压VCM。在采样阶段，所述第二DAC模块12对所述反相输入电压VIN及所述共模电压VCM进行采样；在逐次比较阶段，所述第二DAC模块12基于所述参考电压VREF对输出端进行电荷重新分配。

具体地，所述第二DAC模块12与所述第一DAC模块11的结构及对应器件参数均相同，不同之处在于将所述第一DAC模块11接收的正相输入电压VIP替换为相应的反相输入电压VIN（差分结构，极性相反），具体结构在此不一一赘述。

如图1所述，所述第一比较器13的输入端分别连接于所述第一DAC模块11及所述第二DAC模块12的高位权重段的输出端，所述第一比较器13在高位权重段的比较阶段工作。

具体地，在本实施例中，所述第一比较器13的正相输入端连接所述第一DAC模块11的第一节点A，所述第一比较器13的反相输入端连接所述第二DAC模块12的第一节点A，并输出比较结果。在实际使用中，所述第一比较器13的输入端极性与输入信号的对应关系可互换，不以本实施例为限。

具体地，在本实施例中，在所述高位权重段111及所述中位权重段112的比较阶段，所述第一比较器13工作。

如图1所示，所述第二比较器14的输入端分别连接于所述第一DAC模块11及所述第二DAC模块12的低位权重段的输出端，所述第二比较器14在低位权重段的比较阶段工作。

具体地，在本实施例中，所述第二比较器14的正相输入端连接所述第一DAC模块11的第三节点C，所述第二比较器14的反相输入端连接所述第二DAC模块12的第三节点C，并输出比较结果。在实际使用中，所述第二比较器14的输入端极性与输入信号的对应关系可互换，不以本实施例为限。

具体地，在本实施例中，在所述低位权重段113的比较阶段，所述第二比较器14工作。

如图1所示，所述SAR逻辑模块15连接所述第一比较模块13及所述第二比较模块14的输出端，基于所述第一比较模块13及所述第二比较模块14输出的比较结果输出数字信号并产生相应控制信号。

具体地，所述SAR逻辑模块15产生各开关的控制信号，用于采样及逐次比较控制。在每次比较结束后，根据所述第一比较模块13及所述第二比较模块14输出的比较结果调整开关状态以逐次逼近输入电压，并将对应的数字信号输出。

如图3 所示，为另一种逐次逼近型模数转换器，包括第一DAC模块11，第二DAC模块12，第一比较模块13及SAR逻辑模块（图中未显示）。正相输入电压VIP及反相输入电压VIN首先被采样到电容阵列中各电容的下极板，此时电容的上极板连接到共模电压VCM；然后ADC开始转换，此时电容阵列中各电容的上极板与共模电压VCM断开，连接到所述第一比较模块13的输入端，即所述第一DAC模块11及所述第二式DAC模块12的第一节点A分别连接到所述第一比较模块13的正相输入端和反相输入端，转换逐步从所述高位权重段111到所述中位权重段112，再到最后的所述低位权重段113。如图4~图7所示，在从高位权重向低位权重（依次为B3、B2、B1、B0）逐渐转换的过程中，输入到所述第一比较模块13的电压值Vo从1/2*VREF、1/4*VREF、1/8*VREF、1/16*VREF逐次逼近（图4~图7仅示意所述第一比较模块13正相输入端的电压，反相输入端的电压与正相输入端为差分关系，在此不一一赘述），因此，所述第一节点A的差分电压会逐步减小，在所述高位权重段111的转换阶段所述第一节点A的差分电压会较大，而在所述低位权重段113的转换阶段所述第一节点A的差分电压会较小，这也就意味着在转换过程中所述第一比较模块13输入端的电压越来越小，且在所述低位权重段113的转换阶段达到最小（1/16*VREF），此时就要求所述第一比较模块13在较短时间内识别这个较小的信号，也就是此阶段所述第一比较模块13的精度要求非常高，特别是所述低位权重段113的最低权重位（LSB）达到最高。另外，所述第一比较模块13在所述高位权重段111的比较阶段如果出现比较错误，所述中位权重段112和所述低位权重段113的比较阶段可以逐步校正，所述中位权重段112的比较阶段如果出错，在所述低位权重段113的比较阶段可以校正，但是一旦在所述低位权重段113的比较阶段出错就没有更低位来校正了。因此，所述第一比较模块13需要能够识别所述低位权重段113的最低权重位转换时候对应的小信号，这就是需要所述第一比较模块13满足高精度的要求。

基于以上分析可知，所述第一比较模块13的差分输入电压（也即是第一节点A的差分电压）在转换过程中逐步减小，对于所述第一比较模块13的解析能力要求越来越强，而不是一直要求高精度。所以，在高速高精度逐次逼近型模数转换器设计中，高速高精度比较器是关键，比较器的高速是在ADC每一个转换阶段都需要（压缩消耗时间才能提高整体速度），但高精度并不是一直都需要。

如图1所示，本发明设置两个比较模块，分别为第一比较模块13及第二比较模块14，所述第一比较模块13的输入端分别连接所述第一DAC模块11及所述第二DAC模块12的第一节点A，所述第二比较模块14的输入端分别连接所述第一DAC模块11及所述第二DAC模块12的第三节点C。在转换过程中，在所述高位权重段111和所述中位权重段112的比较阶段，所述第一比较模块13被使用（工作），所述第二比较模块14关闭（不工作），由于此时所述第一节点A对应的差分电压值不会很小（在图4~图7中，单端的最小电压为1/8*VREF），以及有所述低位权重段113的比较阶段的校正，所述第一比较模块13的精度要求不会很高；在所述低位权重段113的比较阶段，所述第一比较模块13被关闭（不工作），所述第二比较模块14启用（工作），考虑到此阶段所述第一节点A的差分值会很小，所述第二比较模块14不去比较所述第一节点A的差分值，而去比较所述第三节点C的差分值，在图4~图7中，此时，所述第一节点A单端的电压值为1/16*VREF，而所述第三节点C的差分值未经过电容串联衰减，单端电压值为(21/64)*VREF，比所述第一节点A大4倍以上，将所述第三节点C的电压作为所述第二比较模块14的输入，更为高效，大大降低对所述第二比较模块14的精度要求。两个比较模块的设计都对精度要求不高，而且不会同时使用，功耗亦不会增加，极大程度的化解了高速高精度逐次逼近型模数转换器设计中遇到的比较模块高精度问题，此外，由于比较模块精度得到一定的缓解，比较模块增益可以适当下调，这样比较模块带宽更容易做高，比较模块高速问题也迎刃而解。

综上所述，本发明提供一种逐次逼近型模数转换器，包括：第一DAC模块，第二DAC模块，第一比较模块、第二比较模块及SAR逻辑模块；所述第一DAC模块分为三段，权重从高到低依次递减；所述第二DAC模块与所述第一DAC模块的结构相同；所述第一比较器的输入端分别连接于所述第一DAC模块及所述第二DAC模块的高位权重段，所述第二比较器的输入端分别连接于所述第一DAC模块及所述第二DAC模块的低位权重段；所述第一比较器在高位权重段及中位权重段的比较阶段工作，所述第二比较器在低位权重段的比较阶段工作；所述SAR逻辑模块连接所述第一比较模块及所述第二比较模块的输出端，基于所述第一比较模块及所述第二比较模块输出的比较结果输出数字信号并产生相应控制信号。本发明的逐次逼近型模数转换器通过两个比较器分别在不同权重位比较阶段工作，以此降低对比较器精度的要求，同时不增加功耗，以一个简单的方式克服高速高精度逐次逼近型模数转换器设计中遇到的难以解决的高速高精度比较器设计问题，在实际工程设计中有极大的应用价值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种逐次逼近型模数转换器，其特征在于，所述逐次逼近型模数转换器至少包括：

所述第一比较模块的输入端分别连接于所述第一DAC模块及所述第二DAC模块的高位权重段，所述第二比较模块的输入端分别连接于所述第一DAC模块及所述第二DAC模块的低位权重段；所述第一比较模块在高位权重段及中位权重段的比较阶段工作，所述第二比较模块在低位权重段的比较阶段工作；

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于：所述第一DAC模块在ADC采样阶段和转换阶段分别连接正相输入电压、参考电压、参考地及共模电压，在采样阶段，对所述正相输入电压进行采样，在转换阶段，基于采样电压大小和参考电压以及参考地连接方式进行电荷重新分配；所述第二DAC在ADC采样阶段和转换阶段分别连接负相输入电压、参考电压、参考地及共模电压，在采样阶段，对所述负相输入电压进行采样，在转换阶段，基于采样电压大小和参考电压以及参考地连接方式进行电荷重新分配。

3.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述第一DAC模块及所述第二DAC模块为电容型或电容电阻组合型。

4.根据权利要求3所述的逐次逼近型模数转换器，其特征在于：所述第一DAC模块为电容型结构，包括高位权重段、中位权重段及低位权重段，所述高位权重段与所述中位权重段之间通过第一耦合电容连接，所述中位权重段与所述低位权重段之间通过第二耦合电容连接，所述高位权重段的输出端通过一开关连接所述共模电压，所述低位权重段的输出端通过一电容接地；所述第一DAC模块的权重从高到低以0.5的等比系数依次递减；

5.根据权利要求4所述的逐次逼近型模数转换器，其特征在于：所述第一DAC模块及所述第二DAC模块中对应器件的参数相同。