CN106257400B - 处理设备、计算***及处理设备访问主存储器的方法 - Google Patents

处理设备、计算***及处理设备访问主存储器的方法 Download PDF

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Abstract

本发明公开了一种处理设备、计算***及处理设备访问主存储器的方法。其中，该计算***包括：处理设备和主存储器，该处理设备耦接至该主存储器。该处理设备包括：第一存储接口和第二存储接口，该主存储器包括：第一存储设备和第二存储设备。其中，该第一存储接口用于访问该第一存储设备，该第二存储接口用于访问该第二存储设备。其中，该第一存储接口的信号特征不同于该第二存储接口的信号特征。以上的方案中，由于处理设备利用不同存储接口访问主存储器中不同的存储设备，因此可以提高计算***的整体性能。

Description

处理设备、计算***及处理设备访问主存储器的方法
技术领域
本发明涉及处理器技术领域，尤其涉及一种与主存储器相连接的一个或多个处理器，该主存储器包括不同类型的存储设备。
背景技术
传统的计算机***一般包括：层级化(hierarchy)的存储设备，例如按从高到低的顺序依次为寄存器、多级缓存、主存储器(main memory)和次级存储器(secondarystorage)。一般而言，高层级的存储器比低层级的存储器具有更快的速度(如，更低的访问延迟)和更小的容量。在每个级处的一般性能随时间增加。
在传统的计算机***中，主存储器一般由DRAM(Dynamic Random Access Memory，动态随机存取存储器)实现。DDRSDRAM(Double Data Rate Synchronous DRAM，双倍数据速率同步DRAM)也被称为DDR，是一种常用的基于DRAM的存储设备。***DDR(被称为DDR4)是DRAM的最新变体之一，并且具有高带宽接口。DDR4一般工作在具有介于800～1600MHz之间的频率的1.2V电压处。由于DDR一般提供大容量和高带宽，所以在高性能计算机(如服务计算机)中，往往选择DDR作为存储器。
存储器技术近来的发展带给市场许多可行的对DDR的替代选择。这些可供选择的存储设备相比DDR，消耗更少的功率、成本更低和/或具有更高的速度。尽管有这些替代选择，但是DDR的使用量继续称霸已有的存储器技术。相比于这些替代选择，DDR称霸的一个主要原因(特别是对于高性能计算机)在于DDR的大容量。
发明内容
有鉴于此，本发明提供了一种处理设备、计算***及处理设备访问主存储器的方法，有助于提升整体性能。
本发明提供了一种处理设备，包括：第一存储接口，用于访问主存储器中的第一存储设备；以及第二存储接口，用于访问所述主存储器中的第二存储设备，所述第二存储接口的信号特征不同于所述第一存储接口的信号特征。
其中，所述第二存储设备的访问延迟高于所述第一存储设备的访问延迟，低于所述处理设备可访问的次级存储设备的访问延迟。
其中，所述第一存储接口兼容低功耗双倍数据速率信号，和/或，所述第二存储接口兼容双倍数据速率信号。
其中，所述第二存储设备包括：非易失性随机存取存储设备。
其中，所述非易失性随机存取存储设备包括如下至少一项：相变存储器，3DXPoint存储设备和阻变存储设备。
本发明提供了一种处理设备访问主存储器的方法，所述主存储器具有双存储结构并且包括至少两种类型的存储设备，所述方法包括：决定所述处理设备执行的工作负载的运行时间特征；响应所述工作负载的运行时间特征属于第一种类的决定，经由所述处理设备中的第一存储接口访问所述主存储器中的第一存储设备中的所述工作负载的数据；响应所述工作负载的运行时间特征属于第二种类的决定，经由所述处理设备中的第二存储接口访问所述主存储器中的第二存储设备中的所述工作负载的数据，所述第二存储接口的信号特征不同于所述第一存储接口的信号特征。
其中，所述第一种类的运行时间特征包括：高突发长度数据访问。
其中，所述第一种类的运行时间特征包括：数据的I/O密集型随机访问，以及所述第二种类的运行时间特征包括：数据的计算密集型随机存取。
其中，所述第二存储设备的访问延迟高于所述第一存储设备的访问延迟，低于所述处理设备可访问的次级存储设备的访问延迟。
其中，所述第一存储接口兼容低功耗双倍数据速率信号，和/或，所述第二存储接口兼容双倍数据速率信号。
其中，所述第二存储设备包括：非易失性随机存取存储设备。
其中，所述非易失性随机存取存储设备包括如下至少一项：相变存储器，3DXPoint存储设备和阻变存储设备。
本发明提供了一种处理设备访问主存储器的方法，所述主存储器包括至少两种类型的存储设备，所述方法包括：接收访问所述主存储器的请求，其中所述主存储器具有两层存储结构，在所述两层存储器中，第一层的第一存储设备用作第二层的第二存储设备的缓存；当所述请求导致命中所述第一存储设备时，经由所述处理设备中的第一存储接口访问所述主存储器中的所述第一存储设备；当所述请求导致未命中所述第一存储设备时，经由所述处理设备中的第二存储接口访问所述主存储器中的所述第二存储设备，所述第二存储接口的信号特征不同于所述第一存储接口的信号特征。
其中，所述第二存储设备的访问延迟高于所述第一存储设备的访问延迟，低于所述处理设备可访问的次级存储设备的访问延迟。
其中，所述第一存储接口兼容低功耗双倍数据速率信号，和/或，所述第二存储接口兼容双倍数据速率信号。
其中，所述第二存储设备包括：非易失性随机存取存储设备。
其中，所述非易失性随机存取存储设备包括如下至少一项：相变存储器，3DXPoint存储设备和阻变存储设备。
本发明提供了一种计算***，包括：主存储器，至少包括：第一存储设备和第二存储设备；以及一个或多个处理设备，耦接至所述主存储器；其中，所述处理设备为如上所述处理设备。
本发明提供了一种处理设备，包括：第一存储接口，用于访问主存储器中的第一存储设备；以及第二存储接口，用于访问所述主存储器中的第二存储设备，其中，所述第一存储设备和所述第二存储设备均为字节可寻址的；其中，对于数据大小高于预定阈值的情形，对所述第一存储设备的存储访问具有的访问延迟低于对所述第二存储设备的存储访问具有的访问延迟。
其中，所述第一存储设备和所述第二存储设备均为易失性存储设备并且均具有双倍数据速率架构。
其中，所述第一存储设备不含有延迟锁定环，所述第二存储设备含有至少一个延迟锁定环。
其中，所述第一存储设备和所述第二存储设备具有不同数量的用于命令和地址的信号引脚。
其中，所述第一存储设备和所述第二存储设备具有不同的用于输入和输出的电源电压。
其中，所述第一存储设备用于I/O密集型工作负载数据，并且所述第二存储设备用于计算密集型工作负载数据。
本发明提供了一种计算***，包括：主存储器，至少包括第一存储设备和第二存储设备；以及一个或多个处理设备，耦接至所述主存储器；其中，所述处理设备为如上所述的处理设备。
本发明实施例的有益效果是：
以上的方案中，主存储器中具有多种不同类型的存储设备，并且处理设备可以借助于不同的存储接口访问该不同的存储设备，从而提升处理设备的整体性能，例如容量、成本、功耗等。
附图说明
本发明是通过示例的方式示出，而不是通过限制的方式。在附图中，类似的标记指示类似的元件。应当指出，在本公开中，对“一个”或“一”实施例的不同引用不一定是指相同的实施例，并且这样的引用意味着至少一个。此外，当结合一实施例描述特定功能、结构或特征时，都视为这些功能、结构或特征可在本领域技术人员的知识范围内，与其他实施例关联的诸如功能、结构或特征等产生作用，而不论是否明确描述。
图1示出了根据一个实施例的计算***的架构的示例。
图2示出了根据一个实施例的处理设备连接至主存储器。
图3示出了根据一个实施例的处理设备连接至具有双存储结构的主存储器。
图4示出了根据一个实施例的处理设备连接至具有两层存储结构的主存储器。
图5示出了根据一个实施例的处理设备访问具有双存储结构的主存储器的方法的流程。
图6示出了根据另一个实施例的处理设备访问具有两层存储结构的主存储器的方法的流程。
具体实施方式
在下述描述中，阐明了许多特定细节。但是，可以理解的是，本发明实施例可以无需这些特定细节而实践。在其他实例中，没有详细示出公知的电路、结构和技术，以免于混淆对该描述的理解。对于本领域技术人员而言，通过包含的描述而无需过度的实验就能够恰当地实现功能。
本发明实施例使得一个或多个的处理器(processor)能够经由至少两个不同类型的存储接口访问主存储器，该主存储器具有至少两个不同类型的存储设备。在一个实施例中，一个或多个处理器经由第一存储接口访问主存储器中的第一存储设备，以及经由不同于第一存储接口的第二存储接口访问主存储器中的第二存储设备。在一个实施例中，第一存储接口兼容LPDDR(Low Power DDR，低功率DDR)信号(signaling)。在一个实施例中，第一存储设备是LPDDR存储设备，以及第二存储设备的访问延迟高于第一存储设备且低于次级存储设备。
在一个实施例中，第二存储接口为DDR兼容存储接口，使得一个或多个处理器能够访问DDR或DDR兼容存储设备。在一个实施例中，一个或多个处理器可以是服务计算机的一部分、云计算***的一部分或者高性能计算***的一部分。可选地，一个或多个处理器可以是移动计算***的一部分。
为了简化，下述描述涉及的处理设备可以是核心(core)、处理器、集群(cluster)、或者许多集群中的任意数量的核心或处理器。
图1示出了根据一个实施例的计算***100。该计算***100包括：一个或多个集群110(作为示例，示出了一个集群)，并且每个集群110包括：一个或多个处理器120。在一个实施例中，此中描述的每个处理器120等价于含有一个或多个核心的CPU(CentralProcessing Unit，中央处理单元)。在可选的实施例中，每个处理器110可以等价于核心。
关于计算***100的存储架构，在一个实施例中，每个处理器120包括：寄存器124和缓存(如，1级(Level-1，L1)缓存125)组。每个处理器120也可以包括：多个RAM(RandomAccess Memory，随机存取存储器)、ROM(Read-Only Memory，只读存储器)和其他类型的祼芯片上(on die)高速存储设备。另外，每个集群110也可以包括：由相同集群中的处理器120共享的缓存(如，2级(L2)缓存126和3级(L3)缓存127)。一般地，寄存器124和缓存125、126、127位于相同的芯片(即，祼芯片)上，该芯片作为处理器120，并且寄存器124和缓存125、126、127可以由高速RAM实现，诸如SRAM(Static RAM，静态随机存取存储器)。尽管图1示出了3级祼芯片上缓存，但是计算***100可以包括：任意级数的祼芯片上缓存。
计算***100进一步包括：主存储器150，可由所有的处理器120经由高速连接来访问；以及次级存储器180(如硬盘(Hard Disk Drive，HDD))，可由所有的处理器120经由***互连结构160(如，SAS(Serial Attached SCSI，串行连接SCSI)，SATA(Serial AdvancedTechnology Attachment，串行高级技术附件)等)来访问。次级存储器180的示例包含但不限制于：磁数据存储设备、光数据存储设备和固态数据存储设备。主存储器150的访问延迟一般低于次级存储器180。术语“访问延迟”也被称为“延迟”或者“访问时间”。访问延迟反比于“转移率(transfer rate)”或者“带宽”。访问延迟是在存储控制器和给定的存储模块之间传送数据的延迟(即：第一瞬间和第二瞬间之间的时间间隔，其中第一瞬间为存储控制器开始请求读或写数据的瞬间，第二瞬间是数据的分发或存储完成的瞬间)。特别地，一般的次级存储器180的延时大约几十毫秒，而主存储器150的延时一般低几个等级(如，大约100纳秒～100微秒)。
在一个实施例中，主存储器150包括至少两种类型的存储设备，诸如第一存储设备151和第二存储设备152。第一存储设备151和第二存储设备152具有不同的容量、不同的信号特征(例如，涉及信号引脚数量、信号时序和/或被传送的信号)和不同的性能特征(例如，涉及功率消耗、延迟和/或数据转换率)。具有两种不同类型的存储设备可以改善整体的***性能，例如将结合图3～6做更多细节的解释。尽管此中描述了两种类型的存储设备，但是可以理解主存储器150可以包括多于两种类型的存储设备。
如此中所用，存储设备为祼芯片上存储单元的集成电路。不同类型的存储器可以提供不同的祼芯片上容量(位数量)。为了向计算***100提供足够的容量，对于每种存储类型，主存储器150可以包含多于一个的存储设备。
图2示出了根据一个实施例的处理设备220连接至主存储器150的示意图。也参考图1，处理设备220可以是处理器120、一个或多个集群110、或者处理器120中的核心(如果处理器包含多个核心)。处理设备220可以经由相应的存储接口访问主存储器150中的每个存储设备。也就是说，处理设备220经由第一存储接口221可以访问每个第一存储设备151，以及经由第二存储接口222可以访问每个第二存储设备152。在图2的示例中，主存储器150对于每个存储类型均包含：两个存储设备，从而为计算***100提供足够的容量。如此，处理设备220对于每个存储类型也包含：两个存储接口，以对应主存储器150中每个存储类型的存储设备的数量。
对于不同类型的存储设备，对应的存储接口也不同，例如，对应的存储接口具有不同的信号特征，其中信号特征涉及信号引脚数量、信号时序和/或传送的信号。对于具有超过两种类型的存储设备的主存储器，处理设备220可以包括：超过两种类型的存储接口，以访问对应的存储设备。
在一些实施例中，第一存储设备151和第二存储设备152之间的不同可以包括但不限制于：访问延迟，存储设备是否在DRAM中包含DLL(Delay-Locked Loop，延迟锁定环)，命令和地址引脚的数量，每个数据包的大小，拓扑结构(topology)，最大频率，突发长度(burst length)，RAS(Reliability-Availability-Serviceability，可靠性、可用性和服务性)，以及VDDQ(即：至输入和输出的电源电压)。
例如，在第一存储设备151为LPDDR4(***LPDDR)设备和第二存储设备152为DDR4设备的实施例中，第一存储设备151和第二存储设备152之间的不同包含但不限制于下述：LPDDR4在DRAM中没有DLL，而DDR4至少有一个DLL；LPDDR4具有6个用于命令和地址的信号引脚，而DDR4具有22个这样的引脚；LPDDR4的每个数据包的大小为x16/x32/x64(其中“x”表示“乘以”或者“倍数”，“/”表示“或”)，而DDR4的每个数据包的大小为x4/x8；LPDDR4的拓扑结构为点对点，而DDR4为DIMM(dual In-line memory module，双列直插式存储模块)；LPDDR4的最大频率是4266MT/s，而DDR4是3200MT/s(其中“MT/s”表示百万次每秒)；LPDDR4的突发长度是16或32，而DDR4为8；LPDDR4没有RAS支持，而DDR4有数据CRC(CyclicRedundancy Check，循环冗余码校验)和命令/地址奇偶校验(command/address parity)；LPDDR4工作在1.1v的VDDQ，而DDR4工作在1.2v的VDDQ。另外，关于访问延迟，对于大数据转移，LPDDR4胜过DDR4；例如，当数据转移大小高于阈值时，如阈值大约为570字节。如此，LPDDR4更适合I/O密集型(I/O intensive)工作负载数据，以及DDR4更适合计算密集型(computation-intensive)工作负载数据。
在一些实施例中，尽管第一存储设备151和第二存储设备152具有上述的不同，但是它们仍具有许多相似之处。这些相似之处包括但不限制于：字节-可寻址性(byte-addressability)，易失性存储器，用于访问存储器的命令和地址协议，双数据速率架构(即，每时钟传送两个数据)，差分时钟输入以及数据选通(data strobe)。此第一存储设备151和第二存储设备152的示例是分别为LPDDR4和DDR4。尽管LPDDR4和DDR4作为示例使用，但是可以理解的是，第一存储设备151和第二存储设备152可以是任何的具有一个或多个上述的不同和一个或多个上述的相似之处的存储设备。
图3示出了根据一个实施例的存储设备(该存储设备可能在主存储器350中使用)的类型的示例。在本实施例中，主存储器350中的第一存储设备可以是LPDDR存储设备351，诸如LPDDR4或者其他代的LPDDR存储设备。在一个实施例中，主存储器350中的第二存储设备可以是DDR存储设备352，诸如DDR4或者其他代的DDR存储设备。
LPDDR为SDRAM的一个类别，该LPDDR工作在低的电源电压，以降低功率消耗。LPDDR已在主要关注功率消耗的移动设备中被广泛地采用。如上所提及的，LPDDR和DDR均为字节可寻址，并且均为需要每隔几微秒就刷新以维持内容的易失性存储设备。LPDDR的一个优点是比对应代的DDR消耗更少的功率。例如，最新一代的LPDDR4可以工作在1.1v，低于具有12.v标准电压的DDR4。LPDDR4也支持改进的节电低频模式，当执行单个后台任务时，该节电低频模式可以促使时钟速度下降，以进一步节约电量。实验结果表明：在各种使用模式中，LPDDR4相较于DDR4，可以节约33％～87％的功率，这些使用模式诸如是活动预充电(activepre-charge)、主动待机、突发读、突发写，等。LPDDR4和DDR4之间的额外的相似和不同已在上述描述。
处理设备220可以包括：不同类型的存储接口，以访问不同类型的存储设备351和352。在图3的实施例中，第一存储接口221管理处理设备220和相应的LPDDR存储设备351之间的信号传送，遵循LPDDR接口规范。第二存储接口222管理处理设备220和相应的DDR存储设备352之间的信号传送，遵循DDR接口规范。
在一个实施例中，LPDDR存储设备351和DDR存储设备352可以组织为双存储器，处理设备220根据工作负载的运行时间特征将数据存储在该双存储器中。例如，I/O密集型工作负载数据可以存储在LPDDR储存设备351中，并且计算密集型工作负载数据可以存储在DDR存储设备352中。如之前所提及的，对于大的数据转移尺寸(例如，当LPDDR4和DDR4相比较时，大于570字节)，LPDDR比同代的DDR更快(以每秒的比特数计)。如此，LPDDR存储设备351是非常适合高突发长度(high-burst-length)访问，诸如I/O数据转移。例如，当处理设备220将数据块(具有高突发长度)存储进第一存储设备151时，处理设备220可以通知I/ODMA(Direct Memory Access，直接存储器访问)设备直接从第一存储设备151访问存储的数据。
对比之下，计算密集型工作负载数据可能需要在小数据块(small chunk)中被频繁访问。由于对于小的数据转移尺寸(如当LPDDR4和DDR4比较时，小于570字节)，DDR比同代的LPDDR更快，所以DDR存储设备352是非常适合用于计算密集型随机访问。在一个实施例中，为处理设备220管理资源的操作***(OS)可以基于工作负载的运行时间特征(如，I/O密集型或计算密集型)，优化对两个存储设备351、352的访问，其中，访问是经由处理设备220中相应的第一存储接口221和第二存储接口222。
在一个实施例中，该两个LPDDR存储设备351可以提供总共16GB的容量，以及该两个DDR存储设备352可以提供总共64GB～128GB的容量。在可选的实施例中，根据容量需要，主存储器350可以包括：不同数量和/或不同大小的存储设备351和352。在另一实施例中，容量需求可以单独由LPDDR存储设备351满足，主存储器350可以仅包括LPDDR存储设备351，以节约功耗和成本。当需要存储扩展时，可以添加额外的容量(如由DDR存储设备352提供)至主存储器350中。
图4示出了根据一个实施例的存储设备的类型的示例，该存储设备可以在主存储器450中使用。在本实施例中，主存储器450中的第一存储设备可以是LPDDR存储设备351，诸如LPDDR4(***)或者其他代的LPDDR存储设备。在一个实施例中，主存储器450中的第二存储设备可以是非易失性存储设备452，例如，PCM(Phase-Change Memory，相变存储器)存储设备452。
基于DRAM的存储器(如DDR和LPDDR)为易失性的，意味着一旦移除电源，存储器中存储的数据则丢失。相比之下，非易失性存储器在电源关断之后，仍然维持数据。不同于易失性存储器，非易失性存储器不需要周期性刷新其存储内容。PCM为非易失性类型的RAM，PCM利用了硫系玻璃(chalcogenide glass)的独特特征。PCM消耗低的功率，为字节可寻址的和具有高容量。
在图4的实施例中，第一存储接口221管理处理设备220和相应的LPDDR存储设备351之间的信号传送，遵循LPDDR接口规范。第二存储接口222管理处理设备220和相应的PCM存储设备452之间的信号传送，遵循PCM接口规范。在一个实施例中，PCM接口规范定义了兼容DDR信号的信号机制。
在一个实施例中，LPDDR存储设备351和PCM存储设备452可以组织为两层(two-tiered)存储器，此处，LPDDR存储设备351充当PCM存储设备452的无祼晶片(off-die)缓存(如4级(L4)缓存)，该PCM存储设备452是更慢和更节约功耗的。一般而言，PCM存储器比LPDDR存储器更慢，但是提供更大的容量。PCM存储器提供的容量甚至大于DDR4提供的容量，并且PCM存储器相比DDR4，具有更低的功率、更低的成本和更高的延迟。例如，市场上可购得的最大容量的DDR芯片是每祼芯片35Gb；相比之下，市场上可购得的最小容量的PCM是每祼芯片32Gb。在一个实施例中，管理用于处理设备220的资源的OS根据缓存写策略(如，回写，直写等)和缓存代替(cache replacement)策略(如最近最少使用(least-recently-used)，先入先出(first-in-first-out)，等)，优化对两个存储设备351、452的使用。
在一个实施例中，该两个LPDDR存储设备351可以提供总共16GB的容量，以及该两个PCM存储设备452可以提供总共256GB的容量。在可选的实施例中，主存储器450根据容量需求，可以包括不同数量和/或不同大小的存储设备351和452。在另一实施例中，容量需求可以仅由LPDDR存储设备351满足，主存储器450可以仅包括：LPDDR存储设备351，以节约功率和成本。当需要扩容时，额外的容量(如，由PCM存储设备452提供)可以加入主存储器450中。
参考回图2，在可选实施例中，由于LPDDR存储设备的高速度和低功率，所以主存储器150中的第一存储设备151可以是LPDDR存储设备，以及第二存储设备152可以是3DXPointTM存储设备。3D XPointTM存储设备为非易失性的、高速的和高容量的RAM设备，其可以补足LPDDR存储设备的低功率特征。3D XPointTM存储设备具有无晶体管交叉点(transistor-less cross-point)架构，并建立了存储单元位于字线和比特线交叉处的三维棋盘(checkerboard)，并且该3D XPointTM存储设备允许该存储单元被单独寻址。
在另一实施例中，主存储器150中的第一存储设备151可以是LPDDR存储设备，第二存储设备152可以是RRAM(Resistive RAM，阻变存储器)设备，该RRAM通过改变穿过电介质固态材料(常被称为“忆阻器”)的电阻而工作。RRAM设备为非易失性的，高速的和大容量的RAM设备，该RRAM可以补足LPDDR存储设备的低功率特征。在其他实施例中，主存储器150中的第一存储设备151可以是LPDDR存储设备，并且第二存储设备152可以是DDR，PCM，3DXPointTM或者RRAM存储设备的变体；或者任何类型的存储器，该任何类型的存储器以成本或者其他性能特征(诸如延迟、转移率和/或功率消耗)为代价，提供比LPDDR更大的容量。在一个实施例中，第二存储设备152可以基于任何存储技术，该任何存储技术提供比LPDDR更大的容量和具有在几微秒(即，慢于或相当于LPDDR)至几毫秒(即，快于HDD)范围内的延迟。
图5示出了根据一个实施例的方法500的流程示意图，该方法500用于处理设备(如，图3中的处理设备220)来访问主存储器，该主存储器具有双存储结构并且包括至少两种类型的存储设备。主存储器的示例可以是图3所示的具有双存储结构的主存储器350。在一个实施例中，处理设备是计算***的一部分，诸如图1的计算***100。
当方法500在步骤510处开始时，处理设备确定其执行的工作负载的运行时间特征。该确定可以由计算***上运行的用于优化主存储器使用的OS来做出。如果工作负载的运行时间特征属于第一种类，那么在步骤520处，处理设备经由处理设备中的第一存储接口访问主存储器中的第一存储设备中的工作负载数据，第一存储接口兼容LPDDR信号。如果工作负载的运行时间特征属于第二种类，那么在步骤530处，处理设备经由其中的第二存储接口访问主存储器中的第二存储设备中的工作负载数据，第二存储接口具有不同于第一存储接口的信号特征。在一个实施例中，第一种类的运行时间特征包括：高突发长度数据访问(如I/O密集型)，以及第二种类的运行时间特征包括：数据的计算密集型随机访问。在图3的实施例中，第二存储接口提供DDR或DDR兼容信号接口。
可以理解的是，可以按任何顺序、连续地或者平行地执行步骤520和530。在一个实施例中，主存储器包括：一个或多个第一存储设备，均为LPDDR存储设备。在一个实施例中，主存储器包括：一个或多个第二存储设备，均为DDR存储设备；或者其他的易失性或非易失性存储设备，具有兼容DDR信号的信号机制。在一个实施例中，处理设备为核心、处理器，或者处理器/核心集群。在一个实施例中，处理设备是计算***的一部分，该计算***为服务计算机或者其他类型的高性能计算机。
图6是根据一个实施例的方法600的流程示意图，该方法600用于处理设备(如图4中的处理设备220)访问含有至少两种类型的存储设备的主存储器。主存储器的示例为图4所示的具有两层(two-tiered)存储结构的主存储器450，其中第一存储设备充当第二存储设备的缓存。在一个实施例中，处理设备是计算***的一部分，例如图1中的计算***100。
当方法600在步骤610处开始时，处理设备接收访问主存储器的请求，其中主存储器具有两层存储结构，在两层存储结构中，第一层的第一存储设备充当第二层的第二存储设备的缓存。作为示例，当处理设备从祼芯片上缓存(如L1、L2或L3缓存)读时，或者当祼芯片上缓存线被写回主存储器时，该请求可能是归因于未命中(miss)。当该请求导致命中(hit)第一存储设备时，处理设备在步骤620处，经由处理设备的第一存储接口访问主存储器中的第一存储设备，其中第一存储接口兼容LPDDR信号。当该请求导致未命中第一存储设备时，处理设备在步骤630处，经由处理设备中的第二存储接口访问主存储器中的第二存储设备。在图4的实施例中，第一存储接口提供对LPDDR存储设备的访问，以及第二存储接口提供对非易失性存储设备(诸如PCM存储设备)的访问。在可选的实施例中，第二存储接口可以提供对其他易失性或非易失性存储设备的访问，诸如3D XPointTM、RRAM或者其他相当的存储设备。
可以理解的是，可以按任何顺序、连续地或平等地执行步骤620和630。在一个实施例中，主存储器包括：一个或多个第一存储设备，均为LPDDR存储设备。在一个实施例中，处理设备可以是核心、处理器、或者处理器/核心集群。在一个实施例中，处理设备可以是计算***的一部分，该计算***为服务计算机或者其他类型的高性能计算机。
参考图1～4的典型实施例，已描述了图5和6中的流程图的操作。但是，可以理解的是，图5和6的流程图的操作可以由不同于参考图1～4讨论的实施例的本发明的实施例执行，并且参考图1～4讨论的实施例可以执行不同于参考该流程图所讨论的操作。虽然图5和6的流程图示出了由本发明特定实施例执行的操作的特定顺序，但是可以理解的是，这些顺序为示例(如，可选的实施例可以执行不同顺序的操作，组合特定操作，重复特定操作，等)。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种处理设备，其特征在于，包括：
第一存储接口，用于访问主存储器中的第一存储设备；
第二存储接口，用于访问所述主存储器中的第二存储设备，所述第二存储接口的信号特征不同于所述第一存储接口的信号特征；以及
一个或多个处理器，耦合至该第一存储接口和该第二存储接口，该一个或多个处理器用于：
当工作负载的数据转移大小高于预定阈值时，将该工作负载的数据存储于该第一存储设备中；以及
当该工作负载的数据转移大小低于该预定阈值时，将该工作负载的数据存储于该第二存储设备中；
其中，该预定阈值与该第一存储设备的访问延迟和该第二存储设备的访问延迟有关。
2.如权利要求1所述的处理设备，其特征在于，所述第二存储设备的访问延迟高于所述第一存储设备的访问延迟，且低于所述处理设备可访问的次级存储设备的访问延迟。
3.如权利要求1所述的处理设备，其特征在于，所述第一存储接口兼容低功耗双倍数据速率信号，和/或，所述第二存储接口兼容双倍数据速率信号。
4.如权利要求1所述的处理设备，其特征在于，所述第二存储设备包括：非易失性随机存取存储设备。
5.如权利要求4所述的处理设备，其特征在于，所述非易失性随机存取存储设备包括如下至少一项：相变存储器，3D XPoint存储设备和阻变存储设备。
6.一种处理设备访问主存储器的方法，其特征在于，所述主存储器具有双存储结构并且包括至少两种类型的存储设备，所述方法包括：
决定所述处理设备执行的工作负载的运行时间特征；
响应所述工作负载的运行时间特征属于第一种类的决定，经由所述处理设备中的第一存储接口访问所述主存储器中的第一存储设备中的所述工作负载的数据；
响应所述工作负载的运行时间特征属于第二种类的决定，经由所述处理设备中的第二存储接口访问所述主存储器中的第二存储设备中的所述工作负载的数据，所述第二存储接口的信号特征不同于所述第一存储接口的信号特征；
其中，当该工作负载的数据转移大小高于预定阈值时，该工作负载的运行时间特征属于该第一种类；以及当该工作负载的数据转移大小低于该预定阈值时，该工作负载的运行时间特征属于该第二种类；其中该预定阈值与该第一存储设备的访问延迟和该第二存储设备的访问延迟有关。
7.如权利要求6所述的方法，其特征在于，所述第一种类的运行时间特征包括：高突发长度数据访问。
8.如权利要求6所述的方法，其特征在于，所述第一种类的运行时间特征包括：数据的I/O密集型随机访问，以及所述第二种类的运行时间特征包括：数据的计算密集型随机存取。
9.如权利要求6所述的方法，其特征在于，所述第二存储设备的访问延迟高于所述第一存储设备的访问延迟，低于所述处理设备可访问的次级存储设备的访问延迟。
10.如权利要求6所述的方法，其特征在于，所述第一存储接口兼容低功耗双倍数据速率信号，和/或，所述第二存储接口兼容双倍数据速率信号。
11.如权利要求6所述的方法，其特征在于，所述第二存储设备包括：非易失性随机存取存储设备。
12.如权利要求11所述的方法，其特征在于，所述非易失性随机存取存储设备包括如下至少一项：相变存储器，3D XPoint存储设备和阻变存储设备。
13.一种计算***，其特征在于，包括：
主存储器，至少包括：第一存储设备和第二存储设备；以及
一个或多个处理设备，耦接至所述主存储器；
其中，所述处理设备为如权利要求1～5中任一项所述处理设备。
14.一种处理设备，其特征在于，包括：
第一存储接口，用于访问主存储器中的第一存储设备；
第二存储接口，用于访问所述主存储器中的第二存储设备，其中，所述第一存储设备和所述第二存储设备均为字节可寻址的；以及
一个或多个处理器，耦合至该第一存储接口和该第二存储接口，该一个或多个处理器用于：
当工作负载的数据转移大小高于预定阈值时，将该工作负载的数据存储于该第一存储设备中；以及
当该工作负载的数据转移大小低于该预定阈值时，将该工作负载的数据存储于该第二存储设备中；
其中，该预定阈值与该第一存储设备的访问延迟和该第二存储设备的访问延迟有关；
其中，对于该工作负载的数据转移大小高于该预定阈值的情形，对所述第一存储设备的存储访问具有的访问延迟低于对所述第二存储设备的存储访问具有的访问延迟。
15.如权利要求14所述的处理设备，其特征在于，所述第一存储设备和所述第二存储设备均为易失性存储设备并且均具有双倍数据速率架构。
16.如权利要求14所述的处理设备，其特征在于，所述第一存储设备不含有延迟锁定环，所述第二存储设备含有至少一个延迟锁定环。
17.如权利要求14所述的处理设备，其特征在于，所述第一存储设备和所述第二存储设备具有不同数量的用于命令和地址的信号引脚。
18.如权利要求14所述的处理设备，其特征在于，所述第一存储设备和所述第二存储设备具有不同的用于输入和输出的电源电压。
19.如权利要求18所述的处理设备，其特征在于，所述第一存储设备用于I/O密集型工作负载数据，并且所述第二存储设备用于计算密集型工作负载数据。
20.一种计算***，其特征在于，包括：
主存储器，至少包括第一存储设备和第二存储设备；以及
一个或多个处理设备，耦接至所述主存储器；
其中，所述处理设备为如权利要求14～19中任一项所述的处理设备。
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