CN103810112B - 一种非易失性内存***及其管理方法 - Google Patents

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Abstract

本发明公开了一种非易失性内存***及其管理方法，利用非易失PCM存储器件构建非易失性内存，并在主机内存管理模块中添加对非易失内存的管理，实现非易失内存与传统DRAM内存的统一管理，能与传统DRAM内存融合组成统一的内存供主机处理器访问。本发明可以解决传统DRAM内存的掉电数据丢失的问题、数据一致性等问题，同时还能降低主机内存的能耗。

Description

一种非易失性内存***及其管理方法
技术领域
本发明属于计算机数据存储领域，具体涉及一种非易失性内存***及其管理方法。
背景技术
主机的内存一直是计算机***的重要的组成部分，是决定***性能的一个重要的部件。传统的内存一直是用动态随机存取存储器(DynamicRandom Access Memory，DRAM)构成。DRAM从发展到现在已经经历了四代的演变。从最初的单倍速率同步动态随机存储器SDR DRAM，随着技术的发展，出现了第一代的DDR(Double Data Rate)DRAM，双倍速率同步动态随机存储器可以在一个时钟信号的上升沿和下降沿都传输数据，在之后推出了第二代以及第三代的产品，分别是DDR2DRAM，DDR3DRAM技术，虽然他们的设计和之前十分的类似，但是可以得到更快的时钟速率并且有更高的数据传输带宽，大大推广了该类型内存在市场上的应用。目前计算机中内存广泛采用DDR2或者DDR3双列直插封装模块DIMM构成。
DRAM组成内存的最大的劣势是不具备非易失性，当主机断电时存放在内存DRAM中的数据将会丢失，造成不可恢复的数据丢失问题。给数据的一致性以及数据的可靠性带来了极大的挑战，为了克服内存的这一缺点，常需采用额外的复杂的数据断电保护措施(如硬件上的断电保护电容、不间断电源，软件上的检查点、日志***等)。除此之外，由于DRAM的物理特性，DRAM每隔一定时间间隔(毫秒)就需要进行数据刷新操作以防止数据的丢失，这就直接导致了DRAM的能耗相当高。
随着存储技术的发展，许多的非易失性存储器(NVM，Non-VolatileMemory)出现，如相变存储器(Phase change memory，PCM)、磁阻式随机存储器(Magneto resistive Random-Access Memory,MRAM)、铁电存储器(Ferro electronic RAM,Fe-RAM)等相继出现。非易失性存储器最大的一个优点是具有非易失性，在掉电之后数据仍然存在，同时新型存储器件具有更高集成度、更低功耗。其中，PCM存储器的技术最为成熟，被认为最有希望成为下一代的主流存储器。PCM存储器相对于DRAM最大的优点：非易失，掉电不丢失数据；不需要刷新操作，能耗很低。虽然PCM的写速度相对DRAM写速度要慢，但是它的读速度能接近DRAM的读速度，除此之外PCM其他的物理特性都与DRAM的物理特性相同。
PCM作为非易失内存还处于研究阶段，目前在市面上还没有出现基于PCM的非易失内存产品，基于非易失内存原型的研究大都是在仿真器上实现。
发明内容
鉴于此，本发明的目的是提出一种非易失性内存***及其管理方法，利用新型非易失PCM存储器件构建非易失性内存，实现非易失内存与传统DRAM内存的统一管理，能与传统DRAM内存融合组成统一的内存供主机处理器访问。从而解决传统DRAM内存的掉电数据丢失的问题、数据一致性等问题，同时还能降低主机内存的能耗。
本发明采用以下技术方案以实现以上发明目的：
一种非易失性内存***，包括前端协议转换功能部件、后端PCM控制功能部件和PCM非易失性内存芯片，其中，前端协议转换功能部件通过内存接口与主板连接，后端PCM控制功能部件通过PCM芯片存储接口与PCM非易失性内存芯片连接，
前端协议转换功能部件用于解析内存接口中的读写命令请求并将其放入请求队列中；
后端PCM控制功能部件用于处理前端协议转换功能部件解析出的命令，通过内部状态机生成PCM硬件控制逻辑。
一种用于非易失性内存***的统一管理方法，包括以下步骤：
(1)***上电，检测主板上的内存，获取内存信息；
(2)操作***启动之后，基于获取的内存信息进行判断：如果检测到DRAM内存，则转步骤(3)；如果检测到PCM非易失内存，则转步骤(4)；如果检测到既有DRAM内存，又有PCM非易失内存，则转步骤(5)；
(3)沿用传统的内存管理策略对DRAM内存进行管理，转步骤(6)；
(4)在PCM非易失内存管理策略中，内存管理模块为每一个物理块设置一个计数器，用来记录当前地址被写的次数，在分配物理地址时利用磨损均衡算法选择写次数最少的地址进行分配，转步骤(6)；
(5)在DRAM与PCM融合共同组成内存的情况下，采用统一内存管理方式来管理地址资源的分配和使用，根据所请求的地址范围来区分访问的是DRAM内存还是PCM非易失内存，如果访问DRAM内存，则沿用传统的内存管理方法；如果访问PCM非易失内存，则根据物理块的擦除次数，每次选择擦除次数最少的地址进行分配；
(6)结束。
相对传统的DRAM内存，本发明具有以下有益效果：
(1)PCM非易失内存，从物理上解决了主机断电数据保护以及数据恢复问题。主机突然断电之后，主机可以从PCM非易失内存中轻松的恢复数据。
(2)PCM非易失内存保证了主机的数据可靠性，以及数据安全性。能保证用户的数据不会被丢失，同时可以大大的减少计算机开机和关机的处理时间。
(3)PCM非易失内存相对于传统的DRAM内存，因为它不需要刷新操作，大大的节约了计算机的能耗。
(4)针对PCM非易失内存，在主机工作中不需要设计复杂的断电保护措施或复杂的数据恢复机制。采用非易失内存，能降低主机***的复杂度。
(5)提供透明的操作方式，屏蔽复杂的操作控制，便于用户使用。采用内置的管理模块包括的磨损均衡和地址分配机制，能很有效的延长PCM非易失内存的使用寿命。
(6)PCM非易失内存接口采用传统DDR3接口，可以与传统的DRAM内存融合使用，不但可以为用户提供安全性高、可靠性高的PCM非易失内存，又可以为用户提供高速读写的DRAM内存。
附图说明
图1为本发明实施例的***结构示意图；
图2为***结构中的硬件控制逻辑生成模块的结构图；
图3为硬件逻辑生成结构的状态转换图；
图4为本发明实施例的处理流程示意图。
具体实施方式
下面结合附图对本发明实施例进一步详细说明。
总体而言，本发明主要基于两点：
一是基于PCM非易失内存的硬件构建，主要包括前端协议转换功能部件和后端PCM控制功能部件。前端协议转换功能部件分析内存接口中的读写命令请求并将其放入后端要处理的请求队列中。后端PCM控制功能部件主要用于处理前端模块中解析出的命令，通过内部状态机生成非易失性存储器件的硬件控制逻辑。
二是在主机内存管理模块中添加对PCM非易失内存的软件支持，以便主机能使用PCM非易失内存。操作***内存管理模块的主要功能是管理和分配主机内存，例如当有进程要申请一段物理内存空间时，内存管理模块就会从内存申请一段物理地址空间分配给该进程。如果把非易失PCM内存插到主机中使用，在内存管理中就需要添加对非易失PCM内存的管理，主要用来管理PCM的地址资源的分配和使用。PCM与DRAM不同，PCM的写次数有限，所以在内存管理中需要设计合理的磨损均衡机制防止PCM过早被磨穿，延长PCM作为内存的使用寿命。
进一步地，在内存管理模块中，PCM的地址空间与传统DRAM内存地址空间的管理方式一样，都是通过以字节或若干字节(单元块)为单位来管理。但是考虑PCM的写操作次数有限，为了避免某些应用程序经常写PCM的同一物理单元而导致该物理单元或单元块被很快磨穿，造成PCM内存无法使用，需要在内存管理中设计磨损均衡算法，均衡每个PCM单元或单元块的写次数。当应用程序访问PCM内存时，磨损均衡算法选择写次数最少的PCM单元或单元块分配给应用程序。
图1为本发明实施例的***结构示意图。PCM非易失性内存***包括前端协议转换功能部件、后端PCM控制功能部件和PCM非易失性内存芯片，其中，前端协议转换功能部件通过内存接口与主板连接，后端PCM控制功能部件通过PCM芯片存储接口与PCM非易失性内存芯片连接。
前端协议转换功能部件用于解析内存接口中的读写命令请求并将其放入请求队列中。它包括协议解析模块和请求队列模块。协议解析模块用于解析内存接口中的读写请求，分离出读写命令、地址、数据等信息；请求队列模块用于将解析的命令放入请求队列中。其中，命令请求队列按照调度策略优先执行。
后端PCM控制功能部件用于处理前端协议转换功能部件解析出的命令，通过内部状态机生成PCM硬件控制逻辑。它包括命令控制模块、状态机管理模块以及硬件控制逻辑生成模块。命令控制模块用于读出前端请求队列中的命令，并且开启状态机。状态机管理模块用于解析命令控制模块中调出的命令，执行状态机。硬件控制逻辑生成模块用于根据当前状态机的对应状态生成硬件需要的操作信号。
如图2所示，硬件控制逻辑生成模块包括状态机(State machine)、控制时序发生(sequential control)模块、读缓存模块(Read Buffer)、写缓存模块(Write Buffer)。如图3所示，状态机具有五个状态：空闲(IDLE)、读状态(READ)、写状态(WRITE)、等待完成状态(WAIT FOR FINISH)和完成状态(DONE)。控制时序发生模块用于对应每一个状态机的状态，生成相应的时序信号，发送给PCM芯片存储接口。
IDLE：状态机开始的状态。状态机一直处在IDLE状态，直到有新的有效的读写请求，就进入对应的状态。如果是读请求，那么状态机会从IDLE状态转入READ状态；如果是写请求，那么状态机会从IDLE状态转入WRITE状态。同时会将要写的数据都放入写缓存WRITE BUFFER中。
READ：状态机接受到了读请求，开始执行读操作，操作完成之后进入等待命令完成状态WAIT FOR FINISH。同时读出的数据会放在READBUFFER中。
WRITE：状态机接受到了写请求，开始执行写操作，操作完成之后进入等待命令完成状态WAIT FOR FINISH。
WAIT FOR FINISH：状态机在这个状态等待命令完成的回执，一直处于WAIT FOR FINISH状态直到收到读写完成的回执，进入下一个状态。
DONE：状态机设置已经完成当前的命令然后回到IDLE状态。
优选地，前端协议转换功能部件、后端PCM控制功能部件、PCM非易失内存可以采用子卡的形式封装，通过内存接口与主板连接。在特定实施例中，内存接口可以采用目前应用非常多的DDR3DIMM接口，这与目前的内存接口完全兼容。也即，子卡的接口采用DDR3的DIMM接口封装，与主机端的DDR3DIMM接口对应，因此可以通过主板内存条插槽与主板直连。
图4为本发明实施例的处理流程图，具体如下所示：
(1)***上电，检测主板上的内存，获取内存信息，包括速度、容量、电压等参数。其中，可以使用计算机BIOS程序来完成上述检测。
(2)操作***启动之后，基于获取的内存信息进行判断：如果检测到DRAM内存，则转步骤(3)；如果检测到PCM非易失内存，则转步骤(4)；如果检测到既有DRAM内存，又有PCM非易失内存，则转步骤(5)。
(3)沿用传统的内存管理策略对DRAM内存进行管理，转步骤(6)。其中，所述传统的内存管理策略不包含磨损均衡策略，不记录地址对应的写的次数。
(4)在PCM非易失内存管理策略中，内存管理模块为每一个物理块设置一个计数器，用来记录当前地址被写的次数，在分配物理地址时利用磨损均衡算法选择写次数最少的地址进行分配，转步骤(6)。
(5)在DRAM与PCM融合共同组成内存的情况下，采用统一内存管理方式来管理地址资源的分配和使用，区分访问的是DRAM内存还是PCM非易失内存。如果访问DRAM内存，则沿用传统的内存管理方法；如果访问PCM非易失内存，则根据物理块的擦除次数，每次选择擦除次数最少的地址进行分配。其中，可以根据所请求的地址范围来进行上述区分。
(6)结束。
关机时，对于(3)这种情况，把DRAM内存中数据写回到外存中，再关机；对(4)这种情况，直接关机；对于(5)这种情况，把DRAM内存中的数据写到PCM非易失内存中，再关机。
应当理解，本发明不局限于PCM存储器件，也可以应用在其他新型非易失存储器件上，用来构建非易失内存。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种非易失性内存***，包括前端协议转换功能部件、后端PCM控制功能部件和PCM非易失性内存芯片，其中，前端协议转换功能部件通过内存接口与主板连接，后端PCM控制功能部件通过PCM芯片存储接口与PCM非易失性内存芯片连接，
前端协议转换功能部件用于解析内存接口中的读写命令请求并将其放入请求队列中；
后端PCM控制功能部件用于处理前端协议转换功能部件解析出的命令，通过内部状态机生成PCM硬件控制逻辑；
其中，所述前端协议转换功能部件包括协议解析模块和请求队列模块，协议解析模块用于解析内存接口中的读写请求，分离出读写命令、地址、数据；请求队列模块用于将解析的命令放入请求队列中；
所述后端PCM控制功能部件包括命令控制模块、状态机管理模块以及硬件控制逻辑生成模块，命令控制模块用于读出前端请求队列中的命令，并且开启状态机；状态机管理模块用于解析命令控制模块中调出的命令，执行状态机；硬件控制逻辑生成模块用于根据当前状态机的对应状态生成硬件需要的操作信号；
所述硬件控制逻辑生成模块包括状态机(State machine)、控制时序发生(sequential control)模块、读缓存模块(Read Buffer)、写缓存模块(Write Buffer)，所述控制时序发生模块用于对应每一个状态机的状态，生成相应的时序信号，发送给PCM芯片存储接口。
2.根据权利要求1所述的内存***，其中，所述状态机具有五个状态：空闲(IDLE)、读状态(READ)、写状态(WRITE)、等待完成状态(WAIT FOR FINISH)和完成状态(DONE)。
3.根据权利要求1所述的内存***，其中，前端协议转换功能部件、后端PCM控制功能部件、PCM非易失内存采用子卡的形式封装，通过内存接口与主板连接。
4.根据权利要求3所述的内存***，其中，所述子卡的接口采用DDR3的DIMM接口封装，与主机端DDR3的DIMM接口对应。
5.一种权利要求1-4中任一项所述内存***与DRAM内存的统一管理方法，包括以下步骤：
(1)***上电，检测主板上的内存，获取内存信息；
(2)操作***启动之后，基于获取的内存信息进行判断：如果检测到DRAM内存，则转步骤(3)；如果检测到PCM非易失内存，则转步骤(4)；如果检测到既有DRAM内存，又有PCM非易失内存，则转步骤(5)；
(3)沿用传统的内存管理策略对DRAM内存进行管理，转步骤(6)；
(4)在PCM非易失内存管理策略中，内存管理模块为每一个物理块设置一个计数器，用来记录当前地址被写的次数，在分配物理地址时利用磨损均衡算法选择写次数最少的地址进行分配，转步骤(6)；
(5)在DRAM与PCM融合共同组成内存的情况下，采用统一内存管理方式来管理地址资源的分配和使用，根据所请求的地址范围来区分访问的是DRAM内存还是PCM非易失内存，如果访问DRAM内存，则沿用传统的内存管理方法；如果访问PCM非易失内存，则根据物理块的擦除次数，每次选择擦除次数最少的地址进行分配；
(6)结束。
6.根据权利要求5所述的方法，还包括：关机时，对于步骤(3)的情况，把DRAM内存中数据写回到外存中，再关机；对步骤(4)的情况，直接关机；对于步骤(5)的情况，把DRAM内存中的数据写到PCM非易失内存中，再关机。
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