CN106229261A - 一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法 - Google Patents

一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法 Download PDF

Info

Publication number
CN106229261A
CN106229261A CN201610817289.5A CN201610817289A CN106229261A CN 106229261 A CN106229261 A CN 106229261A CN 201610817289 A CN201610817289 A CN 201610817289A CN 106229261 A CN106229261 A CN 106229261A
Authority
CN
China
Prior art keywords
layer
gaas
gainp
shaped grid
hemt device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610817289.5A
Other languages
English (en)
Inventor
彭娜
郑贵忠
张杨
王青
陈升阳
张小宾
杨翠柏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhongshan Dehua Chip Technology Co Ltd
Original Assignee
Zhongshan Dehua Chip Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhongshan Dehua Chip Technology Co Ltd filed Critical Zhongshan Dehua Chip Technology Co Ltd
Priority to CN201610817289.5A priority Critical patent/CN106229261A/zh
Publication of CN106229261A publication Critical patent/CN106229261A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法,首先,在衬底上生长GaAs‑HEMT外延层,然后在外延层的上表面生长一层GaInP作为牺牲层,接着再分别制作源、漏电极,并在牺牲层的中间位置刻蚀一条形栅槽,栅柱制作于该条形栅槽内,光刻形成栅电极蒸镀窗口,通过金属蒸镀、撕金剥离并腐蚀掉外延层表面的牺牲层后得到所需的T型栅。采用本发明方法可以有效减少工艺制作步骤,缩短工时,降低器件的生产成本,并且腐蚀GaInP牺牲层溶液的选择比较高,不损伤器件表面,可靠性较好,提升产品生产良率,适用于HEMT器件T型栅制作。

Description

一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法
技术领域
本发明涉及高端化合物半导体单片微波器件领域,尤其是指一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法。
背景技术
随着科技的进步,在现代半导体器件制作过程中,器件尺寸越来越小,集成度越来越高。HEMT器件的工作频率增加时,对于HEMT器件的截止频率的要求也随之增加。
对于微波功率器件,器件的截止频率要求至少是器件工作频率的4倍以上。HEMT器件的截止频率是衡量晶体管高速性能的一个重要因子,其公式为:式中,vs为HEMT器件的载流子的饱和漂移速率,Lg为HEMT器件中栅的长度。由于载流子的饱和漂移速率vs相对是固定的,所以由上式可以看出,栅长度Lg是决定HEMT器件截止频率最关键的因素。
缩小Lg可以增大截止频率,但是,缩小Lg会导致栅电阻的增加,进而导致器件噪声的增加和最大振荡频率的降低等一系列问题。为了保证栅长度减小的同时栅电阻不随之增大而导致最高振荡频率降低,HEMT器件常采用自对准技术减小基极寄生电阻,T型栅也是HEMT自对准采用的一种方法。HEMT采用T型栅减小寄生电感,因此,HEMT器件T型栅是提高HEMT器件性能的重要技术手段。
目前,HEMT栅的引出方法有多种,主要有:用电子束曝光制作方法和X射线光刻的制作方法。但上述两种方法分别采用电子束曝光或X射线曝光,成本较高,所涂覆的胶层数目多,工艺复杂,制作栅或栅金属厚度受到限制。
发明内容
本发明的目的在于克服现有技术的缺点与不足,提供一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,能够简化工艺的制作步骤,缩短工时,提高生产可靠性与良率,降低生产成本。
为实现上述目的,本发明所提供的技术方案为:一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,首先,在衬底上生长GaAs-HEMT外延层,然后在外延层的上表面生长一层GaInP作为牺牲层,接着再分别制作源、漏电极,并在牺牲层的中间位置刻蚀一条形栅槽,栅柱制作于该条形栅槽内,光刻形成栅电极蒸镀窗口,通过金属蒸镀、撕金剥离并腐蚀掉外延层表面的牺牲层后得到所需的T型栅;其具体包括以下步骤:
1)材料生长:在衬底材料上依次生长GaAs-HEMT外延层和GaInP牺牲层;
2)源、漏电极制作:采用光刻、蚀刻或离子注入方法,分别进行源、漏电极制作及台面刻蚀、隔离;
3)GaInP牺牲层表面制备栅槽:采用光刻和干/湿法刻蚀的方法,在GaInP牺牲层的中间位置形成条形栅槽;
4)栅电极制备:光刻形成栅电极蒸镀倒台窗口,采用磁控溅射方法和剥离工艺将栅材料淀积到条形栅槽,得到三维栅,该栅电极的断面为T型,且源、漏电极位于栅电极的两侧;
5)去除GaInP牺牲层:采用光刻和湿法腐蚀的方法,将GaAs-HEMT外延层表面的GaInP牺牲层腐蚀掉,从而完成GaAs-HEMT器件T型栅的制作。
在光刻过程中采用的光刻胶为光敏的正胶、负胶、反转胶、PI胶或BCB,其厚度根据需要选择,然后在温度90至110℃下烘烤80至100s,其曝光过程采用光学曝光,具体是将涂覆有光刻胶的基片在G、H、I线光源的接触式曝光机或投影曝光机下曝光。
在步骤4)中,所述的磁控溅射方法包括将通过光刻显影后的基片放入磁控溅射蒸镀机中蒸发,抽真空,其中蒸发的金属为Ti/Au、Ti/Pt/Au、Ti/Al/Au、Ni、Ni/Au、Cr/Au、Pd、Ti/Pd/Au、Pd/Au、AuGeNi/Au中的一种;
所述的剥离工艺采用的试剂为能够将光刻胶去除的试剂,剥离过程是将蒸发金属后的基片置于剥离液中浸泡设定的时间,并采用加热、超声方法辅助剥离金属和去除胶层,用溶剂和去离子水冲洗基片,然后氮气吹干。
在步骤5)中,湿法腐蚀GaInP牺牲层采用的腐蚀液为HCl系溶液。
所述衬底材料为半绝缘砷化镓、蓝宝石、硅或者碳化硅。
所述GaInP牺牲层的厚度为0.5-1μm。
所述栅电极、源电极、漏电极的金属为Ti/Au、Ti/Pt/Au、Ti/Al/Au、Ni、Ni/Au、Cr/Au、Pd、Ti/Pd/Au、Pd/Au、AuGeNi/Au中的一种。
本发明与现有技术相比,具有如下优点与有益效果:
1、本发明所提供的采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,由于其T型栅制作时采用外延直接生长GaInP牺牲层,后续采用一次光刻即可定义栅金属形貌,减少了一次光刻程序,缩减了产品生产时间。
2、本发明所提供的采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,不需要采用成本较高的电子束曝光或X射线曝光,缩减了产品生产时的工艺步骤,降低了生产成本。
3、本发明所提供的采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,在磁控溅射蒸镀栅金属后,对GaInP牺牲层采用光刻和湿法腐蚀进行剥离时,采用的腐蚀溶液具有更高的选择比,不易损伤器件表面,可靠性较好,提升了产品生产良率。
附图说明
图1为本发明所提供的GaAs-HEMT器件T型栅示意图。
图2a-图2e为依照本发明方法制作GaAs-HEMT器件T型栅的工艺流程图。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
如图1所示,为制得的GaAs-HEMT器件T型栅示意图,图中1为衬底,该衬底1的材料可以为半绝缘砷化镓、蓝宝石、硅或者碳化硅;图中2为GaAs-HEMT外延层,生长在衬底1上;图中3为源电极、4为漏电极、5为栅电极,源电极3与漏电极4分别制作于栅电极5的两侧,所述栅电极5的横截面为T型,该栅电极5是制作于GaInP牺牲层的条形栅槽内,所述牺牲层生长于外延层表面,器件制作完毕后牺牲层被全腐蚀掉,其厚度为0.5-1μm。上述栅电极、源电极和漏电极的金属为Ti/Au、Ti/Pt/Au、Ti/Al/Au、Ni、Ni/Au、Cr/Au、Pd、Ti/Pd/Au、Pd/Au、AuGeNi/Au中的一种。
如图2a-图2e所示,为本实施例制作GaAs-HEMT器件T型栅的工艺流程图,其具体情况如下:
1)材料生长:在衬底材料上依次生长GaAs-HEMT外延层和GaInP牺牲层;
2)源、漏电极(金属)制作:采用光刻、蚀刻和离子注入等方法,分别进行源、漏电极制作及台面刻蚀、隔离;
3)在GaInP牺牲层表面制备栅槽:采用光刻和干(湿)法刻蚀的方法,在GaInP牺牲层的表面形成条形栅槽;
4)栅电极(金属)制备:光刻形成栅电极蒸镀倒台窗口,采用磁控溅射方法(金属蒸镀)和剥离工艺(撕金剥离)将栅材料淀积到条形栅槽,得到三维栅,该栅电极的断面为T型,且源、漏电极位于栅电极的两侧;
5)去除GaInP牺牲层:采用光刻和湿法腐蚀的方法,将GaAs-HEMT外延层表面的GaInP牺牲层腐蚀掉,从而完成GaAs-HEMT器件T型栅的制作。
在上述步骤中光刻所采用的光刻胶为光敏的正胶、负胶、反转胶、PI胶或BCB,其厚度可以根据需要选择,然后在温度90至110℃下烘烤80至100s。曝光过程采用光学曝光,所述曝光包括:将涂覆有光刻胶的基片在G、H、I线光源的接触式曝光机或投影曝光机下曝光。
在上述步骤中磁控溅射方法包括将通过光刻显影后的基片放入磁控溅射蒸镀机中蒸发,抽真空,蒸发的金属为Ti/Au、Ti/Pt/Au、Ti/Al/Au、Ni、Ni/Au、Cr/Au、Pd、Ti/Pd/Au、Pd/Au、AuGeNi/Au中的一种,具体的为AuGeNi/Au。
在上述步骤中剥离工艺采用的试剂为能够将光刻胶去除的试剂,具体为丙酮。剥离过程是将蒸发金属后的基片置于剥离液中浸泡一定的时间,并采用加热、超声等方法辅助剥离金属和去除胶层,用溶剂和去离子水冲洗基片,然后氮气吹干。
在上述步骤中湿法腐蚀GaInP牺牲层采用的腐蚀液为HCl系溶液,具体为HCL:CH3COOH=1:1。
综上所述,本发明所提供的采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,由于其T型栅制作时采用外延直接生长GaInP牺牲层,后续采用一次光刻即可定义栅金属形貌,减少了一次光刻程序,缩减了产品生产时间;其光刻时不需要采用成本较高的电子束曝光或X射线曝光,缩减了产品生产时的工艺步骤,降低了生产成本;此外,在电子束蒸镀栅金属后,对GaInP牺牲层采用光刻和湿法腐蚀进行剥离时,采用的腐蚀溶液具有更高的选择比,不易损伤器件表面,可靠性较好,提升了产品生产良率。总之,本发明有效解决T型HEMT器件制作过程中,工艺程序简化、缩短生产工时、降低产品成本及提升产品良率等问题,是一种理想、实用的T型HEMT器件栅制作方法,值得推广。
以上所述实施例只为本发明之较佳实施例,并非以此限制本发明的实施范围,故凡依本发明之形状、原理所作的变化,均应涵盖在本发明的保护范围内。

Claims (7)

1.一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,其特征在于:首先,在衬底上生长GaAs-HEMT外延层,然后在外延层的上表面生长一层GaInP作为牺牲层,接着再分别制作源、漏电极,并在牺牲层的中间位置刻蚀一条形栅槽,栅柱制作于该条形栅槽内,光刻形成栅电极蒸镀窗口,通过金属蒸镀、撕金剥离并腐蚀掉外延层表面的牺牲层后得到所需的T型栅;其具体包括以下步骤:
1)材料生长:在衬底材料上依次生长GaAs-HEMT外延层和GaInP牺牲层;
2)源、漏电极制作:采用光刻、蚀刻或离子注入方法,分别进行源、漏电极制作及台面刻蚀、隔离;
3)GaInP牺牲层表面制备栅槽:采用光刻和干/湿法刻蚀的方法,在GaInP牺牲层的中间位置形成条形栅槽;
4)栅电极制备:光刻形成栅电极蒸镀倒台窗口,采用磁控溅射方法和剥离工艺将栅材料淀积到条形栅槽,得到三维栅,该栅电极的断面为T型,且源、漏电极位于栅电极的两侧;
5)去除GaInP牺牲层:采用光刻和湿法腐蚀的方法,将GaAs-HEMT外延层表面的GaInP牺牲层腐蚀掉,从而完成GaAs-HEMT器件T型栅的制作。
2.根据权利要求1所述的一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,其特征在于:在光刻过程中采用的光刻胶为光敏的正胶、负胶、反转胶、PI胶或BCB,其厚度根据需要选择,然后在温度90至110℃下烘烤80至100s,其曝光过程采用光学曝光,具体是将涂覆有光刻胶的基片在G、H、I线光源的接触式曝光机或投影曝光机下曝光。
3.根据权利要求1所述的一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,其特征在于:在步骤4)中,所述的磁控溅射方法包括将通过光刻显影后的基片放入磁控溅射蒸镀机中抽真空,蒸发,其中蒸发的金属为Ti/Au、Ti/Pt/Au、Ti/Al/Au、Ni、Ni/Au、Cr/Au、Pd、Ti/Pd/Au、Pd/Au、AuGeNi/Au中的一种;
所述的剥离工艺采用的试剂为能够将光刻胶去除的试剂,剥离过程是将蒸发金属后的基片置于剥离液中浸泡设定的时间,并采用加热、超声方法辅助剥离金属和去除胶层,用溶剂和去离子水冲洗基片,然后氮气吹干。
4.根据权利要求1所述的一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,其特征在于:在步骤5)中,湿法腐蚀GaInP牺牲层采用的腐蚀液为HCl系溶液。
5.根据权利要求1所述的一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,其特征在于:所述衬底材料为半绝缘砷化镓、蓝宝石、硅或者碳化硅。
6.根据权利要求1所述的一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,其特征在于:所述GaInP牺牲层的厚度为0.5-1μm。
7.根据权利要求1所述的一种采用外延牺牲层工艺制作GaAs-HEMT器件T型栅的方法,其特征在于:所述栅电极、源电极、漏电极的金属为Ti/Au、Ti/Pt/Au、Ti/Al/Au、Ni、Ni/Au、Cr/Au、Pd、Ti/Pd/Au、Pd/Au、AuGeNi/Au中的一种。
CN201610817289.5A 2016-09-12 2016-09-12 一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法 Pending CN106229261A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610817289.5A CN106229261A (zh) 2016-09-12 2016-09-12 一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610817289.5A CN106229261A (zh) 2016-09-12 2016-09-12 一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法

Publications (1)

Publication Number Publication Date
CN106229261A true CN106229261A (zh) 2016-12-14

Family

ID=58073965

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610817289.5A Pending CN106229261A (zh) 2016-09-12 2016-09-12 一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法

Country Status (1)

Country Link
CN (1) CN106229261A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783570A (zh) * 2016-12-28 2017-05-31 成都海威华芯科技有限公司 一种高电子迁移率晶体管t型栅的制作方法
CN111653478A (zh) * 2020-03-13 2020-09-11 厦门市三安集成电路有限公司 一种制作增强型氮化镓功率器件的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1373502A (zh) * 2001-03-02 2002-10-09 中国科学院微电子中心 晶体管t型发射极或栅极金属图形的制造方法
KR20050019477A (ko) * 2003-08-19 2005-03-03 한국전자통신연구원 화합물 반도체 소자의 티형 게이트 제조 방법
CN102244151A (zh) * 2011-08-05 2011-11-16 厦门市三安光电科技有限公司 一种太阳能电池的制作方法
US20140120656A1 (en) * 2011-07-07 2014-05-01 Xiamen Sanan Optoelectronics Technology Co., Ltd. Fabrication method of inverted solar cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1373502A (zh) * 2001-03-02 2002-10-09 中国科学院微电子中心 晶体管t型发射极或栅极金属图形的制造方法
KR20050019477A (ko) * 2003-08-19 2005-03-03 한국전자통신연구원 화합물 반도체 소자의 티형 게이트 제조 방법
US20140120656A1 (en) * 2011-07-07 2014-05-01 Xiamen Sanan Optoelectronics Technology Co., Ltd. Fabrication method of inverted solar cells
CN102244151A (zh) * 2011-08-05 2011-11-16 厦门市三安光电科技有限公司 一种太阳能电池的制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783570A (zh) * 2016-12-28 2017-05-31 成都海威华芯科技有限公司 一种高电子迁移率晶体管t型栅的制作方法
CN106783570B (zh) * 2016-12-28 2019-10-11 成都海威华芯科技有限公司 一种高电子迁移率晶体管t型栅的制作方法
CN111653478A (zh) * 2020-03-13 2020-09-11 厦门市三安集成电路有限公司 一种制作增强型氮化镓功率器件的方法
CN111653478B (zh) * 2020-03-13 2022-06-28 厦门市三安集成电路有限公司 一种制作增强型氮化镓功率器件的方法

Similar Documents

Publication Publication Date Title
CN106298371A (zh) 一种基于表面半导体工艺的射频微机电开关及其制备方法
CN105470131A (zh) 一种制作砷化镓基hemt器件背孔的方法
CN106229261A (zh) 一种采用外延牺牲层工艺制作GaAs‑HEMT器件T型栅的方法
CN108190830A (zh) 一种高深宽比金刚石微纳米结构的制作方法
CN107293482B (zh) 一种氮化镓高电子迁移率晶体管栅电极的制作方法
CN105810615A (zh) 通过晶振实现对刻蚀样品原位刻蚀监控的方法及***
CN110707150B (zh) 一种双t型纳米栅及其制备方法
CN110808207B (zh) 一种t型纳米栅及其制备方法
CN104659165B (zh) 一种GaN基发光二极管芯片的制备方法
CN110808208B (zh) 一种t型纳米栅的制备方法
CN105810607A (zh) 通过原位刻蚀监控实现p型氮化物增强型hemt的方法及***
JP2000124203A (ja) 微細パターン形成方法
CN103065953B (zh) 一种利用电镀工艺在GaN材料上制备细栅的方法
CN107045975A (zh) 基于自停止刻蚀的氮化镓基材料开槽欧姆接触的制备方法
CN111933523A (zh) 一种用于化合物半导体器件的t型栅制作方法
CN100373588C (zh) 一种交叉线阵列结构有机分子器件的制备方法
CN103247526A (zh) 一种适合于亚微米栅长半导体器件制造的栅介质刻蚀方法
CN102992638B (zh) 用于提高石英腐蚀表面光洁度的微掩模去除方法
CN104377117A (zh) 利用相对易腐蚀的金属制备另一种金属图形的剥离方法
CN100452473C (zh) 采用氧化硅填充-回刻的交叉阵列结构有机器件制备方法
CN114743870A (zh) 一种百纳米级栅极凹槽的刻蚀方法
KR100315423B1 (ko) 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법
CN102039282A (zh) 半导体晶圆的清洗方法
CN102244003A (zh) 一种InP HBT器件侧墙的制备方法
CN118039488A (zh) 一种垂直型全栅晶体管用硅纳米柱的制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20161214

RJ01 Rejection of invention patent application after publication