CN106165554A - 印刷电路板、封装基板及其制造方法 - Google Patents

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Abstract

根据本发明的印刷电路板包括：绝缘基板；多个焊盘，形成在绝缘基板的上表面上；保护层，形成在该绝缘基板上，并且包括开口部，该开口部用于暴露出多个焊盘的上表面；以及金属凸块，形成在该多个焊盘中的第一焊盘和第二焊盘上，并且在保护层的表面上的凸起；并且，这里，第一焊盘形成在绝缘基板的中心上部的左侧，而第二焊盘形成在绝缘基板的中心上部的右侧。

Description

印刷电路板、封装基板及其制造方法
技术领域
本发明涉及一种封装基板及其制造方法。
背景技术
一般情况下，封装基板的形式如下：附着有存储芯片的第一基板和附着有处理器芯片的第二基板连接成为一封装基板。
封装基板的优点在于：当处理器芯片和存储芯片制造为一个封装时，可以降低芯片的安装面积，并且可以通过短路径高速传输信号。
由于这种优点，封装基板被广泛应用于移动设备等。
图1是示出根据一相关技术的封装基板的截面图。
参考图1，封装基板包括第一基板20和贴附在第一基板20上的第二基板20。
第一基板20包括：第一绝缘层1；电路图案4，形成在第一绝缘层1的至少一个表面上；第二绝缘层2，形成在第一绝缘层1上；第三绝缘层3，形成在第一绝缘层1的下面；导电通路5，形成在第一绝缘层1、第二绝缘层2和第三绝缘层3中的至少一个的内部；焊盘6，形成在第二绝缘层2的上表面上；多个接合膏7，形成在焊盘6上；存储芯片8，形成在该多个接合膏7中的至少一个接合膏7上；第一保护层10，露出焊盘6的部分上表面；以及第二保护层9，形成在第一保护层10上，以覆盖存储芯片8。
此外，第二基板30包括：第四绝缘层11；电路图案12，形成在第四绝缘层11的至少一个表面上；焊盘13，形成在第四绝缘层11的至少一个表面上；导电通路14，形成在第四绝缘层11内；处理器芯片15，形成在第四绝缘层11上；以及连接部件S，将电极16连接到焊盘13。
图1所示的根据相关技术的封装基板示出应用基于激光技术的穿塑孔(ThroughMold Via,TMV)技术的叠层封装(POP)的示意图。
根据TMV技术，在第一基板20成型后，连接到焊盘的导电通路通过激光工艺形成，并且焊料球(接合膏)据此被印入导电通路中。
此外，第二基板30通过印刷的焊料球贴附到第一基板20上。
然而，在相关技术中，由于第一基板是使用焊料球连接到第二基板，因而在形成细间距时存在限制。
此外，根据相关技术，由于使用了焊料球7，因此可能发生诸如焊料裂纹，焊料桥接以及焊料坍塌的问题。
发明内容
本发明的技术问题
实施例提供一种具有新颖结构的印刷电路板。
实施例还提供一种印刷电路板，在该电路板上可以容易地形成细间距。
本发明所要实现的技术目的不限于上述技术目的，本领域技术人员可以从本发明的以下描述中清楚地理解其它未提及的技术目的。
技术方案
根据本发明的一实施例，提供了一种印刷电路板，包括：绝缘基板；多个焊盘，形成在该绝缘基板的上表面上；保护层，形成在所述绝缘基板上并且包括开口部，所述开口部暴露出多个焊盘的上表面；以及金属凸块，形成在该多个焊盘中的第一焊盘和第二焊盘上，该金属凸块从该保护层的表面向上突出，其中，第一焊盘形成在绝缘基板的中心上部的左侧，而第二焊盘形成在绝缘基板的中心上部的右侧。
此外，印刷电路板包括：电子器件，通过在该多个焊盘中的至少一第三焊盘上形成的接合球(bonding ball)贴附到该至少一第三焊盘上，且该电子器件形成在绝缘基板的上部以暴露在外面。
进一步的，该金属凸块包括：掩埋凸块，形成在第一焊盘和第二焊盘上，埋在该保护部的开口中；以及突出凸块，形成在掩埋凸块上，从该保护层的表面向上突出。
此外，掩埋凸块和突出凸块中的每一个具有彼此相等的上下宽度，以及第一凸块的上下宽度比第二凸块的窄。
此外，该金属凸块的上表面高于贴附到绝缘基板的上部的电子器件的上表面。
此外，突出凸块包括：第一突出凸块，由与掩埋凸块相同的材料形成；以及第二突出凸块，形成在第一突出凸块上，第二突出凸块是用于保护所述第一突出凸块的上表面的表面处理表面。
同时，根据本发明的一个实施例，提供了一种封装基板，包括：下基板，贴附有至少一个电极器件或第一芯片；以及下基板，贴附有至少一个第二芯片，上基板与下基板耦接；其中下基板包括：绝缘基板；以及多个金属凸块，位于绝缘基板上，从绝缘基板的表面向上突出，多个凸块的上表面上形成有焊料球；其中，上基板被所述多个凸块支撑，以通过所述焊料球贴附至下基板上。
此外，下基板的电子器件或第一芯片形成在绝缘基板上部的多个金属凸块之间的区域中以暴露在外面，并且具有比多个金属凸块低的高度。
进一步的，连接到多个凸块的多个焊盘和具有暴露多个焊盘的上表面的开口的保护层形成在绝缘基板上。该金属凸块包括：形成在多个焊盘上的掩埋凸块，埋在保护层的开口中；形成在第一凸块上的突出凸块，从保护层的表面向上突出。
此外，掩埋凸块和突出凸块中的每一个具有彼此相等的上下宽度，并且掩埋凸块的上下宽度比突出凸块的窄。
此外，突出凸块包括：第一突出凸块，由与掩埋凸块相同的材料形成；以及第二突出凸块，形成在第一突出凸块上，第二突出凸块是用于保护第一突出凸块的上表面的表面处理表面。
此外，封装基板还可以包括在下基板和上基板之间形成的模制层，该模制层允许暴露在外面的下基板的电子器件或第一芯片以及金属凸块被埋入该模制层中。
同时，根据本发明的一个实施例，提供了一种封装基板的制造方法，该方法包括：通过制备绝缘基板来制造下基板，所述绝缘基板的上表面上形成有多个焊盘；形成具有开口的保护层，经由所述开口暴露所述多个焊盘的上表面；以及在所述多个焊盘上形成从所述保护层的表面向上突出的多个金属凸块；制造贴附有至少一个芯片的上基板；在所述下基板的金属凸块上形成接合球；以及在所述接合球上布置所述上基板，从而将由所述多个金属凸块支撑的所述上基板贴附到所述下基板上。
此外，下基板的制造还包括将电子器件或第一芯片贴附到形成在多个金属凸块之间的区域中的至少一个焊盘上。电子器件或第一芯片形成在下基板的上部以暴露在外面。
进一步地，电子器件或第一芯片具有低于多个金属凸块的高度。
此外，金属凸块的形成包括：形成掩模，所述掩模包括窗口，所述窗口的宽度大于所述保护层的开口的宽度，同时经由所述窗口暴露出所述保护层上的多个焊盘的上表面以及所述保护层的开口；在所述开口的整个区域中形成第一凸块；以及形成埋在所述第一凸块上的掩模的窗口中的第二凸块。
此外，该方法还可以包括：在下基板和上基板之间的区域中形成模制层，从而允许多个金属凸块以及电子器件或第一芯片被埋在模制层中。
有益效果
根据本发明的实施例，金属柱形成在下基板上，上基板通过金属柱贴附在下基板上，从而制成封装基板，使细间距可被形成。因此，制造商的生产率可以最大化。
此外，根据本发明的实施例，暴露于外部的电子器件贴附在下基板上，电子器件的附着空间在与上基板一起进行的封装工艺中用树脂成型。因此，可以增强用于电子器件附着的基板设计自由度，并且可以提高产品的成品率。
此外，根据本发明的实施例，由于形成下基板和上基板之间的模制区域由形成在下基板上的金属柱支撑，因而埋在模制区域中的电子器件能得到有效的保护，使封装基板的可靠性得到了提高。
附图说明
图1示出根据相关技术的封装基板的截面图。
图2示出根据本发明实施例的印刷电路板的图。
图3至14示出按照工艺顺序制造如图2所示的印刷电路板的方法的截面图。
图15示出根据本发明实施例的封装基板的截面图。
图16至18示出按照工艺顺序制造如图15所示的封装基板的方法的截面图。
具体实施方式
现在将参考附图更全面地描述示例实施方式，以使本领域技术人员更易于理解。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例。
在下面的描述中，当预定部分“包括”预定组件时，该预定部分不排除其他组件，而是可以进一步包括其他组件，除非另有说明。
图中所示的每一层的厚度和尺寸可能会为了方便和清晰的目的而被夸大、省略或示意性地绘制。此外，元件的大小并没有完全反映实际大小。贯穿整个附图，相同的附图标记指代相同的元件。
在实施例的描述中，应当理解，当一层(或膜)、区域，或板被称为“在”另一部分“上”时，它可以是“直接”或“间接”位于另一部分上，或一个或多个中间层也可能存在。相反，应当理解，当某一部分被称为“直接在”另一部分“上”时，一个或多个中间层可能不存在。
图2示出根据本发明一实施例的印刷电路板的图。
参照图2，根据实施例的印刷电路板100包括第一绝缘层101、电路图案102、导电通路103、第二绝缘层104、第三绝缘层105、第一焊盘106、第二焊盘107、保护层108、第一焊料球109、处理器芯片110、电子器件112、接合膏111、第二焊料球116和金属凸块115。
第一绝缘层101可以是芯基板。
尽管第一绝缘层101可以是用于支撑印刷电路板(在印刷电路板上形成有单个电路图案)的支撑基板，但第一绝缘层101也可以是指其中在具有多个叠层结构的基板上一个形成任一电路图案的区域。
第二绝缘层104形成在第一绝缘层101上，而第三绝缘层105形成在第一绝缘层101下。
第一至第三绝缘层101、104和105形成一绝缘板，可以是一热固性或热塑性聚合物基板、陶瓷基板、有机-无机复合材料的基板、或玻璃纤维浸渍基板。当所述绝缘层包括聚合物树脂时，这些绝缘层可以包括环氧基绝缘树脂如FR-4、双马来酰亚胺三嗪(BT)、或ajinomoto建立膜(Ajinomoto Build up Filem,ABF)。可选地，绝缘层可以包括聚酰亚胺基树脂，但本发明并不特别限制于此。
第一至第三绝缘层101、104，和105可以由不同的材料形成。例如，第一绝缘层101可以是玻璃纤维浸渍基板，第二和第三绝缘层104和105可以包括仅由树脂形成的绝缘片。
第一绝缘层101为中心绝缘层，并可以做得比第二和第三绝缘层104和105厚。
电路图案102形成在第一绝缘层101的上下表面中的至少一个上。
电路图案102可以通过典型的印制电路板制造工艺形成，如加成工艺(additiveprocess)、减成工艺(subtractive process)、改进的半加成工艺(MSAP)、和半加成工艺(SAP)，其细节在此略过。
此外，导电通路103形成于第一绝缘层101内以将形成在不同层中的电路图案彼此连接。
外部电路图案(未显示)也形成在于第一绝缘层101上形成的第二绝缘层104和于第一绝缘层101下形成的第三绝缘层105上。
外部电路图案(未显示)也形成在于第一绝缘层101上形成的第二绝缘层104和于第一绝缘层101下形成的第三绝缘层105的暴露表面上。
外部电路图案可以是如图所示的焊盘106和107。也就是说，外部电路图案是通过与焊盘106和107相同的工艺而形成的，并根据它们的功能将其分为图案和焊盘。
换言之，电路图案形成于第二绝缘层104和第三绝缘层105的表面上。根据金属图案的功能，一些电路图案可以是外部电路图案，而其他电路图案可以是连接到一芯片或另一基板的焊盘106和107。
此外，导电通路也在第二和第三绝缘层104和105内形成。
通过借助激光工艺形成贯穿第一、第二和第三绝缘层101、104和105中至少一层的通孔并在所形成的通孔中填充金属膏体，可以形成导电通路103。
在这种情况下，构成导电通路103的金属材料可以是选自Cu、Ag、Sn、Au、Ni和Pd构成的组中的任意一种材料。金属材料的填充可以通过化学镀、电解电镀、丝印、溅射、蒸发、喷墨、和点胶中的任何一种或它们的组合进行。
同时，通孔可以通过机械加工工艺、激光工艺、和化学工艺中的任何一个而形成。
通过机械加工工艺形成通孔时，可使用铣削工艺、钻进工艺和刨槽工艺，通过激光工艺形成通孔时，可使用紫外激光方案或CO2激光方案，通过化学工艺形成通孔时，可使用包括胺基硅烷或酮类的化学品，从而打通第一、第二、和第三绝缘层101、104和105。
同时，激光工艺是一种将光能集中到一个表面上来熔化和蒸发材料的一部分以使材料形成所需的形状的切削方案。根据激光工艺，即使是复杂的形状也可以很容易地用计算机程序进行加工，并且可以加工通过其他方案可能无法切割的复合材料。
此外，激光工艺能实现0.005毫米或更大的切削直径，并有一个宽的加工厚度范围。
优选地，YAG(钇铝石榴石)激光、CO2激光或紫外激光可用于激光钻进工艺。YAG激光是一种能够加工铜层和绝缘层的激光，而CO2激光是一种仅能处理绝缘层的激光。
保护层108形成在第二和第三绝缘层104和105的表面(向外部露出的表面或其上形成有焊盘的表面)上。
保护层108具有一露出第一焊盘106的上表面的开口。
也就是说，保护层108用于保护第二和第三绝缘层105和104的表面。保护层108形成在第二和第三绝缘层104和105的整个表面上。保护层108具有露出第一焊盘106的叠层结构的上表面的开口。
保护层108可以包括使用阻焊剂(SR)、氧化物和Au中的至少一种形成的至少一层。
经由保护层108的开口露出的第一焊盘106根据其功能分为不同的焊盘。
也就是说，第一焊盘106分为连接到处理器芯片110或电子器件112的焊盘和连接到外部基板的焊盘。
因此，第一焊料球109形成在第一焊盘106中的至少一个上，处理器芯片110通过第一焊料球109贴附到第一焊盘106上。
此外，接合膏111形成在第一焊盘106中的至少另一个上，并且相应地，电子器件112通过接合膏111贴附到第一焊盘106。
电子器件112可以是无源器件。例如，电子器件112可以是电阻、电感或电容。优选地，电子器件112可以是多层陶瓷电容(MLCC)。
接合膏111可以包括从如下焊料组成的组中选出的至少一种焊膏：低熔点焊料、高熔点焊料、包括合金颗粒的焊料、含树脂的焊料及其组合，或者可以包括具有粘接性的金属材料。必要时，接合膏111可以包括金属粉末，以保证导电性。
当接合膏111施加在第一焊盘106中的至少另一个上时，电子器件112安装在所施加的接合膏111上，使接合膏111沉积在电子器件112的侧边方向上。
此外，第二焊料球116形成在第三绝缘层105的表面上形成的第二焊盘107的暴露表面上。
如上所述，根据本发明的印刷电路板，电子器件112和处理器芯片110并没有埋在第一绝缘层101、第二绝缘层104和第三绝缘层105的至少一个中，而是形成在第二绝缘层104上，以暴露在外面。
电子器件112和处理器芯片110被掩埋在稍后与封装基板一起执行的封装工艺中形成的模制层(稍后描述)中。
同时，金属凸块115形成在第一焊盘106中的至少一个上。
金属凸块115形成在通过保护层108露出的第一焊盘106的上表面上。
此外，金属凸块115从保护层108表面上凸出。该金属凸块115可以具有柱状形状，该柱的上、下宽度彼此不同。
在这种情况下，优选地，可以形成至少两个金属凸块115。例如，金属凸块115可以形成在任何一个第一焊盘和另一个第一焊盘上，即分别形成在第一焊盘106中位于中央的第一焊盘的左右两侧。
如图中所示，金属凸块115可以分别形成在最左边的第一焊盘上、任何一个临近最左边的第一焊盘的第一焊盘上、最右边的第一焊盘以及任何一个临近最右边的第一焊盘的第一焊盘上。
也就是说，金属凸块115是用来与上基板一起构成封装。因此，在左右两侧的每一侧形成至少一个金属凸块115，以便容易地与上基板一起构成该封装。
在这种情况下，金属凸块115优选地形成为高于贴附在第二绝缘层104上的电子器件112和处理器芯片110。
优选地，从保护层108向上突起的金属凸块115的一部分具有100μm到150μm的厚度。
金属凸块115包括接触第一焊盘106的第一凸块113和在第一凸块113上形成的第二凸块114。
第一凸块113是以诸如铜或Sn(锡)之类的金属材料通过电镀形成的。第一凸块113包括埋在保护层108中的第一部分和从保护层108向上突起的第二部分。
在这种情况下，第一部分的形状可以是上下宽度彼此相同的柱状。第二部分的形状也可以是上下宽度彼此相等的柱状。然而，第一部分和第二部分形成为具有不同的宽度。
也就是说，第一部分的上下宽度与保护层108的开口宽度相同。然而，第二部分的上下宽度形成为大于保护层108的开口宽度。
因此，第二部分形成为延伸到保护层108的上表面。
第二凸块114是用于保护第一凸块113的上表面的表面处理层。
第二凸块114可通过诸如有机可焊性保护、化学镀金(ENEPIG)、薄镍化学镀钯浸金(EPIG)之类的表面处理工艺中的任意一种形成。
第二凸块114可以以包括Ni/Au的软金形成。第二凸块114可以形成为具有5μm至10μm的厚度。第二凸块114仅在第一凸块113的上表面上形成。
图3至14示出按照工艺顺序制造如图2所示的印刷电路板的方法的截面图。
首先，参照图3，当制造印刷电路板100时，制备第一绝缘层101作为基底。
第一绝缘层101是用于形成存在于印刷电路板100中的电路图案的基底材料。
第一绝缘层101可以是热固性或热塑性聚合物基板、陶瓷基板、有机-无机复合材料基板、或玻璃纤维浸渍基板。如果该绝缘层包括聚合物树脂，则该绝缘层可以包括环氧基绝缘树脂。或者，该绝缘层可以包括聚酰亚胺基树脂。
在第一绝缘层101的至少一个表面上形成金属层(未显示)。金属层(未显示)用于形成内部电路图案102。
通过在第一绝缘层101上执行化学镀而形成金属层。另外，可使用敷铜箔叠层板(CCL)。
在这种情况下，当金属层通过化学镀而形成时，在第一绝缘层101的上表面上提供粗糙度以使金属层可以顺利地电镀。
金属层可以是具有导电性的金属材料，如铜(Cu)、铁(Fe)或其合金。
之后，参照图4，电路图案102是通过蚀刻在所制备的第一绝缘层101的上表面和下表面上提供的金属层而形成的。然后，在第一绝缘层101中形成通孔(未示出)，来形成导电通路103，以将分别在第一绝缘层101的上下表面上形成的电路图案102电连接。
电路图案102可以通过在金属层的上下表面上涂布光刻胶并进行构图、然后在光刻胶上执行曝光和显影工艺来形成光刻胶图案。
也就是说，电路图案102可以通过典型的印制电路板制造工艺形成，如加成工艺、减成工艺、改进的半加成工艺(MSAP)、和半加成工艺(SAP)，因此，其细节在此略过。
形成导电通路103以电性连接第二层电路图案和第一层电路图案的至少一个区域。形成导电通路103的通孔可通过诸如激光加工之类的工艺形成，导电通路103可通过在所形成的通孔中填充金属材料而形成。
在这种情况下，构成导电通路103的金属材料可以是选自Cu、Ag、Sn、Au、Ni和Pd中的任意一种材料。金属材料的填充可以通过化学镀、电极电镀、丝印、溅射、蒸发、喷墨、和点胶中的任何一种或它们的组合进行。
在这种情况下，形成电路图案102和导电通路103的顺序并不重要。然而，为了更有效地加工通孔，首先执行形成导电通路103的工艺，使导电通路103形成，然后再形成电路图案102。
之后，参照图5，形成第二绝缘层104，使得在第一绝缘层101的上表面上形成的电路图案102被掩埋在第二绝缘层104中。
在这种情况下，尽管第二绝缘层104可以形成为一层，但是第二绝缘层104也可以是多个层形成并层叠的结构。此外，第二绝缘层104可以包括由包括环氧树脂、酚醛树脂、预浸材料、聚酰亚胺膜和ABF膜等的相同材料形成的多个层。
在第二绝缘层104的一个表面上可以形成金属层A。
在随后的工艺中金属层A可以被提供以形成第一焊盘106或外部电路图案(未显示)。
金属层A的功能是，在进行冲压工艺时，通过使用热或压力，使得树脂容易流动或伸展。
形成第三绝缘层105使得在第一绝缘层101的下表面上形成的电路图案102被掩埋在第三绝缘层105中。
在这种情况下，尽管第三绝缘层105可以形成为一层，但第三绝缘层105也可以是多层形成并层叠的结构。此外，第三绝缘层105可以包括由包括环氧树脂、酚醛树脂、预浸材料、聚酰亚胺膜、和ABF膜等的相同材料形成的多个层。
在第三绝缘层105的一个表面上可以形成金属层A。
在随后的工艺中金属层A可以被提供以形成第一焊盘106或外部电路图案(未显示)。
金属层的功能是，在进行冲压工艺时，通过使用热或压力，使得树脂容易流动或伸展。
接下来，参照图6，通过蚀刻形成在第二绝缘层104上表面上的金属层而形成第一焊盘106，并在第二绝缘层104中形成通孔(未显示)，从而形成导电通路，以电连接第一焊盘106和形成在第一绝缘层101的上表面的电路图案102。
也就是说，第一焊盘106可以通过典型的印制电路板制造工艺形成，如加成工艺、减成工艺、改进的半加成工艺(MSAP)、和半加成工艺(SAP)，因此，其细节在此略过。
此外，通过蚀刻形成在第三绝缘层105的下表面上的金属层形成第二焊盘107，并在第三绝缘层105中形成通孔(未显示)，从而形成导电通路，以电连接第二焊盘107和形成在第一绝缘层101的下表面的电路图案102。
接下来，参照图7，在第二绝缘层104的上表面和第三绝缘层105的下表面上分别形成保护层108。
保护层108用于保护第二绝缘层104、第一焊盘106、第三绝缘层105和第二焊盘107的表面。保护层108可以包括使用阻焊剂、氧化物和金(Au)中的至少一种形成的至少一层。
接下来，参照图8，加工保护层108以使第一焊盘106和第二焊盘107的表面暴露在外面。
也就是说，保护层108形成为包括开口120，改开口120露出第一和第二焊盘106和107的上表面的一部分，开口120的直径小于第一和第二焊盘106和107。
因此，第一和第二焊盘106和107的边缘受保护层108保护。
之后，将接合膏111施加到通过保护层108的开口120暴露的第一焊盘中的至少一个上，然后将电子器件112安装在接合膏111上。
电子器件112可以是无源器件。例如，电子器件112可以是电阻、电感、或电容。优选地，电子器件112可以是多层陶瓷电容(MLCC)。
接合膏111可以包括选自如下焊料组成的组中的至少一种焊膏：低熔点焊料、高熔点焊料、包括合金颗粒的焊料、含树脂的焊料、和它们的组合，或可以包括具有粘接性的金属材料。必要时，接合膏111可以包括金属粉末，以保证导电性。
当接合膏111施加在第一焊盘106中的至少另一个上时，电子器件112安装在所施加的接合膏111上，使接合膏111沉积在电子器件112的侧边方向上。
接下来，参照图9，在通过保护层108的开口120暴露的第一焊盘106中的至少一个上形成第一焊料球109，并在第二焊盘107中的至少一个上形成第二焊料球116。
接下来，参照图10，将处理器芯片110贴附到所形成的第一焊料球109上。
处理器芯片110通过第一焊料球109电连接到第一焊盘106。
接下来，参照图11，在保护层180上形成掩模130。在这里，掩模130具有一露出第一焊盘106的上表面的一部分的窗口。
在这种情况下，在形成掩模130之前，可在保护层108的上表面和侧表面以及第一焊盘106通过保护层108的开口120露出的上表面上形成电镀种子层(未显示)。电镀种子层可优选具有1μm的厚度。
电镀种子层可以通过化学镀方法形成。
化学镀方法可以按去油工艺、软刻蚀工艺、预催化剂工艺、催化剂处理工艺、促进剂工艺、化学镀工艺、和抗氧化处理工艺的顺序进行。此外，电镀种子层可以通过使用等离子体的溅射金属粒子而不是电镀方法形成。
在这种情况下，在电镀层种子被电镀形成之前，额外地进行去除保护层108表面污迹的去污工艺。进行去污工艺以为保护层108的表面提供粗糙度，从而改善形成电镀种子层时的镀层性能。
此外，除保护层108的上表面和侧表面外，还可以在第一焊盘106的上表面上形成电镀种子层。
然后，在所形成的电镀种子层上形成掩模130，掩模130具有露出保护层108的整个区域的窗口135。
在这种情况下，窗口135可以形成为具有比开口120更大的直径。因此，除了第一焊盘106的上表面外，保护层108的上表面也通过窗口135露出。
掩模130可以优选包括具有较强热阻性的干膜。
随后，如图12所示，形成第一凸块113，使其被掩埋在保护层108的开口120和掩模130的一部分中。
第一凸块113通过使用电镀种子层在包括诸如铜的导电材料的合金上执行电解电镀而形成，以埋在开口120的整个区域和窗口135的部分区域中。
第一凸块113可以分别形成在最左边的第一焊盘商、任何一个临近最左边的第一焊盘的第一焊盘上，最右边的第一焊盘上和任何一个临近最右边的第一焊盘的第一焊盘上。
也就是说，第一个凸块113被用来与上基板一起构成一个封装。因此，在左右两侧的每一侧形成至少一个第一凸块113，以便有效地支撑上基板的两端部。
在这种情况下，第一凸块113优选地形成为高于贴附在第二绝缘层104上的电子器件112和处理器芯片110。
优选地，从保护层108向上突起的第一凸块113的一部分具有100μm到150μm的厚度。在这种情况下，该厚度包括稍后将要形成的第二凸块114的厚度。因此，通过考虑第二凸块114的厚度来确定第一凸块113的厚度，并且根据所确定的厚度形成第一凸块113。
第一凸块113是以诸如铜或Sn(锡)之类的金属材料通过电镀形成的。第一凸块113包括埋在保护层108中的第一部分和从保护层108向上突起的第二部分。
在这种情况下，第一部分的形状可以是上下宽度彼此相同的柱状。第二部分的形状也可以是上下宽度彼此相等的柱状。然而，第一部分和第二部分形成为具有不同的宽度。
也就是说，第一部分的上下宽度与保护层108的开口宽度相同。然而，第二部分的上下宽度形成大于保护层108的开口宽度。
因此，第二部分形成为延伸到保护层108的上表面。
接下来，参照图13，在第一凸块113上形成第二凸块114。
第二凸块114是用于保护第一凸块113的上表面的表面处理层。
第二凸块114可通过诸如有机可焊性保护、化学镀金(ENEPIG)、薄镍化学镀钯浸金(EPIG)之类的任意一种的表面处理工艺形成。
第二凸块114可以以包括Ni/Au的软金形成。第二凸块114可以形成为具有5μm至10μm的厚度。第二凸块114仅在第一凸块113的上表面上形成。
接下来，参照图14，如果包括第一凸块113和第二凸块114的金属凸块115形成，则掩模130被移除。
因此，金属块115被形成为以预定高度在已完成的印刷电路板100的上部的两端突出。
此外，电子器件112和处理器芯片110设置在形成在两端的金属凸块115之间。
图15是示出根据本发明一实施例的封装基板的截面图。
参考图15，封装基板包括下基板100和上基板200。
下基板100已在上文中参考图2进行了描述，因而详细描述将被省略。
上基板200包括第四绝缘层201、电路图案或焊盘202、导电通路203、保护层204、焊料球205和存储芯片206。
虽然第四绝缘层201可以是印刷电路板(印刷电路板上形成有单个电路图案)的支撑基板，但第四绝缘层201也可以是指绝缘层区域，在该绝缘层区域中，在具有多个层叠结构的印刷电路板基板中形成有任意一种电路图案。
第四绝缘层201形成绝缘板，可以是一热固性或热塑性聚合物基板、陶瓷基板、有机-无机复合材料的基板，或玻璃纤维浸渍基板。当所述绝缘层包括聚合物树脂时，其可以包括环氧基绝缘树脂、如FR-4、双马来酰亚胺三嗪(BT)、或ajinomoto建立膜(ABF)。可选地，绝缘层可以包括聚酰亚胺基树脂，但本发明并不特别限制于此。
在第四个绝缘层201的至少一个表面上形成电路图案或焊盘202。
电路图案或焊盘202可以通过典型的印制电路板制造工艺形成，如加成工艺、减成工艺、改进的半加成工艺(MSAP)、和半加成工艺(SAP)，因此，其细节在此略过。
在第四绝缘层201中形成导电通路203。
导电通路203电连接形成在第四绝缘层201的上表面上的电路图案或焊盘202和形成在第四绝缘层201的下表面上的电路图案或焊盘202。
在这种情况下，构成导电通路103的金属材料可以是选自Cu、Ag、Sn、Au、Ni和Pd中的任意一种材料。金属材料的填充可以通过化学镀、电解电镀、丝印、溅射、蒸发、喷墨、和点胶中的任何一种或它们的组合进行。
焊料球205在形成在第四绝缘层201的上表面上的电路图案或焊盘202中的至少一个上形成。
此外，将存储芯片206安装在所形成的焊料球205上。
焊料球205的形成和存储芯片206的安装是本领域公知的，因而，在本实施例中，详细的描述将被省略。
上基板200和下基板100通过连接焊料球140彼此耦合。
也就是说，连接焊料球140形成在下基板100的金属凸块115上。
在这种情况下，当从下基板100的截面图中看时，由于金属凸块115分别形成在下基板100的两端，因此连接焊料球140分别形成在在下基板100的左、右区域形成的金属凸块115上。
上基板200贴附到形成在金属凸块115上的连接焊料球140上。在这种情况下，上基板200被凸块115支撑，并由于连接焊料球140提供的粘接性能因此被贴附到下基板100上。
在下基板100和上基板200之间形成模制层(mold layer)150。
模制层150保护下上基板100和200的表面，同时保护在下基板100上形成的部件。
也就是说，电子器件112和处理器芯片110贴附到下基板100上。在这种情况下，为了增加下基板100的可制造性同时提高设计的自由度，电子器件112和处理器芯片110按照电子器件112和处理器芯片110暴露在外面的状态形成在下基板100的上部上。
此外，上基板200贴附到下基板100上。上基板200安装在形成在下基板100上的金属凸块115上。
在这种情况下，由于金属凸块115形成为高于电子器件112和处理器芯片110，因此电子器件112和处理器芯片110以上基板200贴附到下基板100的状态暴露在外面。
相应地，在下和上基板100和200之间形成模制层150，使得模制层150填充在下和上基板100和200之间通过金属凸块115形成的空间中。
模制层150可以由树脂形成。
相应地，上基板200的下表面、在上基板200下形成的保护层204、下基板100的表面、在下基板100上形成的保护层108、在下基板100上形成的金属凸块115以及在下基板100上形成的电子器件112和处理器芯片110都埋在模制层150中。
根据本发明的实施例，金属柱形成在下基板上，上基板通过金属柱贴附在下基板上，从而制成封装基板，使细间距可被形成。因此，制造商的生产率可以最大化。
此外，根据本发明的实施例，暴露于外部的电子器件贴附在下基板上，电子器件的附着空间在与上基板一起进行的封装工艺中用树脂成型。因此，可以增强用于电子器件附着的基板设计自由度，并且可以提高产品的成品率。
此外，根据本发明的实施例，由于形成下基板和上基板之间的模制区域由形成在下基板上的金属柱支撑，因而埋在模制区域中的电子器件能得到有效的保护，使封装基板的可靠性得到了提高。
图16至18是按照工艺顺序制造如图15所示的封装基板的方法的截面图。
参考图16，如上所述首先制造下基板100。
如果下基板100被制造，则连接焊料球140形成在在下基板100上形成的金属凸块115上。
接下来，参照图17，将上基板200安装在所形成的连接焊料球140上，并进行回流焊工艺，从而将上基板200贴附到下基板100上。
在这种情况下，上基板200以上基板200被金属凸块115支撑的状态安装在下基板100上。
接下来，参照图18，将树脂填充在下基板100和上基板200之间的空间中，从而形成模制层150。
因此，上基板200的下表面、上基板200下形成的保护层204、下基板100的表面、在下基板100上形成的保护层108、形成在下基板100上的金属凸块115以及形成在下基板100上的电子器件112和处理器芯片110都埋在模制层150中。
根据本发明的实施例，金属柱形成在下基板上，上基板通过金属柱贴附在下基板上，从而制成封装基板，使细间距可被形成。因此，制造商的生产率可以最大化。
此外，根据本发明的实施例，暴露于外部的电子器件贴附在下基板上，电子器件的附着空间在与上基板一起进行的封装工艺中用树脂成型。因此，可以增强用于电子器件附着的基板设计自由度，并且可以提高产品的成品率。
此外，根据本发明的实施例，由于形成下基板和上基板之间的模制区域由形成在下基板上的金属柱支撑，因而埋在模制区域中的电子器件能得到有效的保护，使封装基板的可靠性得到了提高。
虽然已经详细描述了本发明的实施例，然而本发明的范围并不限于这些实施例，本领域技术人员在不脱离本发明的精神的情况下所做的改动和变化均落入所附权利要求的范围内。

Claims (20)

1.一种印刷电路板，包括：
绝缘基板；
多个焊盘，形成在所述绝缘基板的上表面上；
保护层，形成在所述绝缘基板上，所述保护层包括开口，经由所述开口露出所述多个焊盘的上表面；以及
凸块，形成在所述多个焊盘中的第一焊盘和第二焊盘上，所述凸块从所述保护层的表面向上突出；以及
电子器件，通过在所述多个焊盘中的至少一个第三焊盘上形成的接合球贴附到所述至少一个第三焊盘上；
其中，所述电子器件形成在所述绝缘基板的上部以暴露在外面。
2.如权利要求1所述的印刷电路板，其中所述第三焊盘位于形成在所述绝缘基板上表面上的所述多个焊盘中的所述第一焊盘和所述第二焊盘之间。
3.如权利要求1所述的印刷电路板，其中所述凸块由金属材料形成，所述金属材料包括铜或Sn(锡)中的至少一种。
4.如权利要求1所述的印刷电路板，其中所述凸块包括：
第一凸块，形成在所述第一焊盘和所述第二焊盘上，埋在所述保护层的开口中；以及
第二凸块，形成在所述第一凸块上，从所述保护层的表面向上突出。
5.如权利要求4所述的印刷电路板，其中所述第一凸块和所述第二凸块中的每一个具有彼此相等的上下宽度，以及
所述第一凸块的上下宽度比所述第二凸块的窄。
6.如权利要求1所述的印刷电路板，其中所述凸块的上表面高于贴附到所述绝缘基板的上部的所述电子器件的上表面。
7.如权利要求1所述的印刷电路板，其中所述第二凸块包括：
第一突出凸块，由与所述第一凸块相同的材料形成；以及
第二突出凸块，形成在所述第一突出凸块上，所述第二突出凸块是用于保护所述第一突出凸块的上表面的表面处理表面。
8.一种封装基板，包括：
下基板，贴附有至少一个电极器件或第一芯片；以及
上基板，贴附有至少一个第二芯片，所述上基板与所述下基板耦接，
其中所述下基板包括：
绝缘基板；以及
多个凸块，位于所述绝缘基板上，从所述绝缘基板的表面向上突出，所述多个凸块的上表面上形成有焊料球；
其中，所述上基板被所述多个凸块支撑，以通过所述焊料球贴附至所述下基板上。
9.如权利要求8所述的封装基板，其中所述下基板的电子器件或第一芯片形成在所述绝缘基板的上部的所述多个凸块之间的区域中以暴露在外面。
10.如权利要求9所述的封装基板，其中所述多个凸块放置为高于所述下基板的电子器件或第一芯片的上表面。
11.如权利要求8所述的封装基板，其中连接到所述多个凸块的多个焊盘和具有暴露出所述多个焊盘的上表面的开口的保护层形成在所述绝缘基板上，
其中所述凸块包括：
第一凸块，形成在所述多个焊盘上，埋在所述保护层的开口中；以及
第二凸块，形成在所述第一凸块上，从所述保护层的表面向上突出。
12.如权利要求11所述的封装基板，其中所述第一凸块和所述第二凸块中的每一个具有彼此相等的上下宽度，并且
所述第一凸块的上下宽度比所述第二凸块的窄。
13.如权利要求11所述的封装基板，其中所述第二凸块包括：
第一突出凸块，由与所述第一凸块相同的材料形成；以及
第二突出凸块，形成在所述第一突出凸块上，所述第二突出凸块是用于保护所述第一突出凸块的上表面的表面处理表面。
14.如权利要求9所述的封装基板，还包括在所述下基板和所述上基板之间形成的模制层，所述模制层允许暴露在外面的所述下基板的电子器件或第一芯片以及所述凸块被埋入所述模制层中。
15.一种用于制造封装基板的方法，所述方法包括：
通过制备绝缘基板来制造下基板，所述绝缘基板的上表面上形成有多个焊盘；形成具有开口的保护层，经由所述开口暴露所述多个焊盘的上表面；以及在所述多个焊盘上形成从所述保护层的表面向上突出的多个凸块；
制造贴附有至少一个芯片的上基板；
在所述下基板的凸块上形成接合球；以及
在所述接合球上布置所述上基板，从而将由所述多个凸块支撑的所述上基板贴附到所述下基板上。
16.如权利要求15所述的方法，其中所述下基板的制造还包括将电子器件或第一芯片贴附到形成在所述多个凸块之间的区域中的至少一个焊盘上，
其中，所述电子器件或第一芯片形成在所述下基板的上部以暴露在外面。
17.如权利要求16所述的方法，其中所述电子器件或第一芯片的高度低于所述多个凸块的高度。
18.如权利要求15所述的方法，其中所述凸块的形成包括：
形成掩模，所述掩模包括窗口，所述窗口的宽度大于所述保护层的开口的宽度，同时经由所述窗口暴露出所述保护层上的多个焊盘的上表面以及所述保护层的开口；
在所述开口的整个区域中形成第一凸块；以及
形成埋在所述第一凸块上的掩模的窗口中的第二凸块。
19.如权利要求18所述的方法，其中所述第二凸块的形成包括：
形成埋在所述掩模的窗口的一部分中的第一突出凸块；以及
形成埋在所述第一突出凸块上的掩模的窗口的其余区域中的第二突出凸块。
20.如权利要求16所述的方法，还包括在所述下基板和所述上基板之间的区域中形成模制层，从而允许所述多个凸块以及所述电子器件或第一芯片被埋在所述模制层中。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299442A (zh) * 2018-12-13 2019-10-01 广州硅芯电子科技有限公司 Led显示模块及其制造方法
CN111295619A (zh) * 2017-08-30 2020-06-16 Lg伊诺特有限公司 透镜驱动装置及包括其的相机模块和光学装置
CN112514543A (zh) * 2018-05-31 2021-03-16 昭和电工材料株式会社 层叠体及其制造方法
CN113556883A (zh) * 2020-04-23 2021-10-26 鹏鼎控股(深圳)股份有限公司 电路板封装结构的制备方法及电路板封装结构
CN114026969A (zh) * 2019-06-24 2022-02-08 Lg 伊诺特有限公司 印刷电路板和包括该印刷电路板的封装基板

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520385B1 (en) * 2015-06-29 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming same
JP6613670B2 (ja) * 2015-07-15 2019-12-04 富士通株式会社 電子部品、及び部品内蔵基板
TWI550814B (zh) * 2015-07-31 2016-09-21 矽品精密工業股份有限公司 承載體、封裝基板、電子封裝件及其製法
US9881902B2 (en) * 2015-08-05 2018-01-30 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
JP6566879B2 (ja) * 2016-01-28 2019-08-28 新光電気工業株式会社 電子部品内蔵基板
KR102582421B1 (ko) * 2016-01-29 2023-09-25 삼성전자주식회사 인쇄회로기판 및 이를 구비한 전자소자 패키지
WO2018003391A1 (ja) * 2016-06-29 2018-01-04 株式会社村田製作所 部品内蔵基板及びその製造方法、並びに高周波モジュール
US10141198B2 (en) * 2016-07-08 2018-11-27 Dyi-chung Hu Electronic package and manufacturing method thereof
US10256219B2 (en) * 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
EP3415910A1 (en) 2017-06-16 2018-12-19 Prevention Medicals s.r.o. A method of quantitative determination of sarcosine in a biological sample using anti-arcosine antibodies and peroxidase-active gold nanoparticles or quantum dots
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
KR102647325B1 (ko) * 2018-08-06 2024-03-14 엘지이노텍 주식회사 회로기판 및 이를 포함하는 반도체 패키지
KR20200070773A (ko) * 2018-12-10 2020-06-18 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
KR102331487B1 (ko) * 2019-07-16 2021-11-29 (주)심텍 서로 다른 재질의 층간 절연층을 포함하는 인쇄회로기판 및 이의 제조 방법
KR20210011276A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US12010795B2 (en) 2019-08-26 2024-06-11 Lg Innotek Co., Ltd. Printed circuit board
US11854984B2 (en) * 2019-09-25 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
JP7102481B2 (ja) * 2020-10-09 2022-07-19 Ｎｉｓｓｈａ株式会社 射出成形品及びその製造方法
CN116994964A (zh) * 2022-04-25 2023-11-03 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009038042A1 (ja) * 2007-09-18 2009-03-26 Olympus Corporation 積層実装構造体及び積層実装構造体の製造方法
KR20090089017A (ko) * 2008-02-18 2009-08-21 앰코 테크놀로지 코리아 주식회사 코인볼을 이용한 반도체 패키지
US20090273905A1 (en) * 2005-06-16 2009-11-05 Sang-Wook Park Integrated circuit package and integrated circuit module
US7768115B2 (en) * 2006-01-26 2010-08-03 Samsung Electronics Co., Ltd. Stack chip and stack chip package having the same
CN102124563A (zh) * 2008-06-30 2011-07-13 三洋电机株式会社 元件搭载用基板、半导体模块、半导体装置、元件搭载用基板的制造方法、半导体装置的制造方法及便携式设备
CN102412208A (zh) * 2010-09-21 2012-04-11 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
TW201232735A (en) * 2011-01-27 2012-08-01 Unimicron Technology Corp Package stack device and method of forming same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980027603A (ko) * 1996-10-17 1998-07-15 문정환 적층형 패키지
US7151010B2 (en) * 2004-12-01 2006-12-19 Kyocera Wireless Corp. Methods for assembling a stack package for high density integrated circuits
US8803319B2 (en) * 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
TWI517269B (zh) * 2013-09-27 2016-01-11 矽品精密工業股份有限公司 層疊式封裝結構及其製法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090273905A1 (en) * 2005-06-16 2009-11-05 Sang-Wook Park Integrated circuit package and integrated circuit module
US7768115B2 (en) * 2006-01-26 2010-08-03 Samsung Electronics Co., Ltd. Stack chip and stack chip package having the same
WO2009038042A1 (ja) * 2007-09-18 2009-03-26 Olympus Corporation 積層実装構造体及び積層実装構造体の製造方法
KR20090089017A (ko) * 2008-02-18 2009-08-21 앰코 테크놀로지 코리아 주식회사 코인볼을 이용한 반도체 패키지
CN102124563A (zh) * 2008-06-30 2011-07-13 三洋电机株式会社 元件搭载用基板、半导体模块、半导体装置、元件搭载用基板的制造方法、半导体装置的制造方法及便携式设备
CN102412208A (zh) * 2010-09-21 2012-04-11 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
TW201232735A (en) * 2011-01-27 2012-08-01 Unimicron Technology Corp Package stack device and method of forming same
US20130175687A1 (en) * 2011-01-27 2013-07-11 Unimicron Technology Corporation Package stack device and fabrication method thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111295619A (zh) * 2017-08-30 2020-06-16 Lg伊诺特有限公司 透镜驱动装置及包括其的相机模块和光学装置
CN111295619B (zh) * 2017-08-30 2022-06-03 Lg伊诺特有限公司 透镜移动装置及包括其的相机模块和光学装置
US11774703B2 (en) 2017-08-30 2023-10-03 Lg Innotek Co., Ltd. Lens driving device, and camera module and optical device including same
CN112514543A (zh) * 2018-05-31 2021-03-16 昭和电工材料株式会社 层叠体及其制造方法
CN110299442A (zh) * 2018-12-13 2019-10-01 广州硅芯电子科技有限公司 Led显示模块及其制造方法
CN110299442B (zh) * 2018-12-13 2020-09-01 广州硅芯电子科技有限公司 Led显示模块及其制造方法
CN114026969A (zh) * 2019-06-24 2022-02-08 Lg 伊诺特有限公司 印刷电路板和包括该印刷电路板的封装基板
CN113556883A (zh) * 2020-04-23 2021-10-26 鹏鼎控股(深圳)股份有限公司 电路板封装结构的制备方法及电路板封装结构
CN113556883B (zh) * 2020-04-23 2022-11-15 鹏鼎控股(深圳)股份有限公司 电路板封装结构的制备方法及电路板封装结构

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