KR19980027603A - 적층형 패키지 - Google Patents

Abstract

본 발명은 적층형 패키지에 관한 것으로, 종래에는 반도체 패키지를 고집적하는데 한계가 있는 문제점이 있었던 바, 본 발명 적층형 패키지는 상부피시비의 상,하부에 다수개의 칩을 접속부재를 이용하여 실장하고, 상부피시비와 하부피시비의 전기적인 연결을 연결부재를 이용하여 연결함으로서, 고집적의 패키지를 제조하는 것이 용이한 효과가 있고, 또한 박형의 패키지를 제조할 수 있는 효과가 있다.

Description

적층형 패키지

본 발명은 적층형 패키지에 관한 것으로, 특히 상부피시비의 상,하부에 다수개의 칩을 설치할 수 있도록 함으로서 최소한의 면적으로 고집적을 이룰 수 있도록 하는데 적합한 적층형 패키지에 관한 것이다.

최근들어 반도체 기술의 급격한 발전으로 주어진 면적내에 보다 많은 갯수의 칩을 내장하기 위한 노력을 기울이고 있는 바, 그 일예로서 메모리 모듈(MEMORY MODULE)에 서로다른 메모리 칩을 피기-백(PIGGY-BAG)형태로 적층한 적층형 반도체 패키지가 쓰여지고 있다.

상기한 바와 같은 피기-백 형태의 적층형 반도체 패키지의 전형적인 실시형태를 첨부된 도면에 의하여 설명하면 다음과 같다.

도 1은 종래 SOJ 패키지의 구조를 보인 종단면도로서 리드프레임(1)의 패들(2) 상면에 반도체 칩(3)이 부착되어 있고, 그 칩(3)의 양측에 다수개의 인너리드(4)가 설치되어 있으며, 상기 칩(3)과 다수개의 인너리드(4)는 각각 금속와이어(5)로 연결되어 있고, 상기 칩(3), 패들(2), 금속와이어(5), 인너리드(4)의 일정부분을 감싸도록 에폭시로 몰딩된 몰딩부(6)가 형성되어 있으며, 상기 인너리드(4)에 연장하여 몰딩부(6)의 외측으로 아웃리드(7)가 연장형성되어 있다.

이에 따라, 도 2에 도시한 바와 같이, 상기한 바와 같은 구조를 가지는 반도체 패키지(P')의 아웃리드(7)에 상부 반도체 패키지(P)의 아웃리드(7')를 접속시켜 피기-백 형태의 적층형 패키지(P)를 얻을 수 있으며, 이와 같은 적층형 패키지(P)는 직접도를 높이는 효과를 가질뿐 아니라, 통상적인 방법에 의하여 메모리 모듈이나 보드 레벨에 실장된다.

그러나, 상기와 같은 종래 기술에 의한 적층형 패키지는 별도의 각각 형성된 반도체 패키지(P')(P)를 적층시킨 구조로서, 각각의 반도체 패키지(P')(P)마다 와이어본딩공정에 의한 와이어 루프 높이(WIRE LOOP HEIGHT) 및 몰딩부(6)의 두께 만큼 적층형 패키지(P)의 두께가 두꺼워지게 됨으로써 적층형 패키지(P)의 박형화에 기여할 수 없는 문제점이 있었다. 또한 하나의 적층형 패키지(P)를 제조하기 위하여 독립된 반도체 패키지를 각각 제조한 후, 상측에 위치하는 패키지의 아웃리드(7')와 하측에 위치하는 패키지의 아웃리드(7)를 일일이 접속시키는 것으로, 시간이 많이 소요되고, 작업이 난이하여 고집적화하는데 한계가 있는 문제점이 있었다.

본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 적층형 패키지를 제공함에 있다.

본 발명의 다른 목적은 상부피시비의 양측에 수개의 칩을 실장하여 박형화에 기여할 수 있도록 하는데 적합한 적층형 패키지를 제공함에 있다.

본 발명의 또다른 목적은 패턴이 내설된 다층레이어의 상부피시비에 칩을 실장하여 고집적화가 용이하도록 하는데 적합한 적층형 패키지를 제공함에 있다.

도 1은 종래 SOJ 패키지의 구조를 보인 종단면도.

도 2는 종래 기술에 의한 적층형 패키지의 구조를 보인 종단면도.

도 3은 본 발명 적층형 패키지의 실시예를 보인 종단면도.

도 4는 도 3의 변형예를 보인 종단면도.

도 5는 도 3의 다른 변형예를 보인 종단면도.

도 6은 도 3의 또다른 변형예를 보인 종단면도.

도 7은 도 3의 또다른 변형예를 보인 종단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

11 : 상부피시비12 : 칩

13 : 범프14 : 지지용피시비

15 : 하부피시비15a : 패드

16 : 몰딩부21 : 접속와이어

31 : 연결와이어

상기와 같은 본 발명의 목적을 달성하기 위하여 다층레이어로된 상부피시비와, 그 상부피시비의 상,하부에 설치되는 수개의 반도체 칩과, 그 칩과 상부피시비의 사이에 개재되는 다수개의 접속부재와, 상기 상부피시비의 하면 가장자리에 설치되는 연결부재와, 그 연결부재의 하면에 설치되며 하면에 다수개의 패드가 형성되어 있는 하부피시비와, 상기 칩, 상,하부피시비, 연결부재를 감싸도록 에폭시로 몰딩되는 몰딩부를 구비하여서 구성된 것을 특징으로 하는 적층형 패키지가 제공된다.

이하, 상기와 같이 구성되는 본 발명 적층형 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.

도 3은 본 발명 적층형 패키지의 실시예를 보인 종단면도로서, 도시된 바와 같이, 패턴(미도시) 내설되며 다층레이어로된 상부피시비(11)의 상,하부에 각각 수개의 칩(12)이 설치되고, 그 칩(12)과 상부피시비(11) 사이에는 다수개의 범프(13)로 접속되며, 상기 상부피시비(11)의 하면 가장 자리에는 상,하방향의 비어홀(미도시)이 내설된 지지용피시비(14)가 설치되며, 그 지지용피시비(14)의 하면에는 다수개의 패드(15a)가 하면에 구비된 하부피시비(15)가 설치되고, 상기 하부피시비(15)의 하면을 외부로 노출시킴과 아울러 상기 상부피시비(11), 칩(12), 지지용피시비(14), 하부피시비(15)의 일정부분을 감싸도록 에폭시로 몰딩되어 몰딩부(16)가 형성된다.

이와 같이 구성되는 본 발명 실시예에 따른 적층형 패키지는 지지용피시비(14)가 설치된 하부피시비(15)의 상부에 수개의 칩(12)이 실장된 상부피시비(11)를 솔더링(SOLDERING)으로 설치하고, 하부피시비(15)의 하면을 외부로 노출시킴과 동시에 상기 상부피시비(11), 칩(12), 지지용피시비(14), 하부피시비(15)의 일정부분을 감싸도록 에폭시(EPOXY)로 몰딩(MOLDING)하여 완성한다.

도 4는 도 3의 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 수개의 칩(12)과 다층레이어로된 상부피시비(11)를 접속와이어(21)로 전기적인 연결을 하였다.

도 5은 도 3의 다른 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 상부피시비(11)의 상부에 설치되는 칩(12)은 접속와이어(21)로 연결하고, 하부에 설치되는 칩(12)은 범프(13)로 접속시켜서 구성된다.

도 6은 도 3의 또다른 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 상부피시비(11)의 상부에 설치되는 칩(12)은 접속와이어(21)로 연결하고, 하부에 설치되는 칩(12)은 범프(13)로 접속시키며, 상기 상부피시비(11)와 하부피시비(15)를 연결와이어(31)로 연결한 것이다.

도 7은 도 3의 또다른 변형예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구성은 도 3과 동일하고, 상기 상부피시비(11)와 하부피시비(15)의 전기적인 연결을 연결와이어(31)로 연결한 것이다.

이상에서 상세히 설명한 바와 같이 본 발명 적층형 패키지는 상부피시비의 상,하부에 다수개의 칩을 실장하고, 접속부재를 이용하여 전기적인 연결을 함으로서, 고집적의 패키지를 제조하는 것이 용이한 효과가 있고, 또한 박형의 패키지를 제조할 수 있는 효과가 있다.

Claims (3)

1. 다층의 레이어로된 상부피시비와, 그 상부피시비의 상,하부에 설치되는 수개의 반도체 칩과, 그 칩과 상부피시비의 사이에 개재되는 다수개의 접속부재와, 상기 상부피시비의 하면 가장자리에 설치되는 연결부재와, 그 연결부재의 하면에 설치되며 하면에 다수개의 패드가 형성되어 있는 하부피시비와, 상기 칩, 상,하부피시비, 연결부재를 감싸도록 에폭시로 몰딩되는 몰딩부를 구비하여서 구성된 것을 특징으로 하는 적층형 패키지.
2. 제 1항에 있어서, 상기 접속부재는 범프 또는 접속와이어인 것을 특징으로 하는 적층형 패키지.
3. 제 1항에 있어서, 상기 연결부재는 지지용피시비 또는 연결와이어인 것을 특징으로 하는 적층형 패키지.