CN104428892B - 用于基板核心层的方法和装置 - Google Patents

用于基板核心层的方法和装置 Download PDF

Info

Publication number
CN104428892B
CN104428892B CN201380006004.4A CN201380006004A CN104428892B CN 104428892 B CN104428892 B CN 104428892B CN 201380006004 A CN201380006004 A CN 201380006004A CN 104428892 B CN104428892 B CN 104428892B
Authority
CN
China
Prior art keywords
chip
layer
conductive layer
packaging material
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380006004.4A
Other languages
English (en)
Other versions
CN104428892A (zh
Inventor
于飞
安瓦尔·***
牛瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN104428892A publication Critical patent/CN104428892A/zh
Application granted granted Critical
Publication of CN104428892B publication Critical patent/CN104428892B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036—Multilayers with layers of different types
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09118—Moulded substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种基板核心层的结构和一种制作基板核心层的方法被揭示。该核心层包括封装一个芯片(104)或多个芯片(104)的塑封料(105)、该塑封料(105)上的介电层(106)以及该介电层(106)之上的导电层(107)。穿过所述介电层(106)和塑封料(105)形成一个通孔(108)，该通孔(108)可用金属板(1081,1082)填充。类似地，可形成一激光孔(109)。可在核心层附近组装增层(212)以形成基板(100)，其可用于封装芯片(104)。

Description

用于基板核心层的方法和装置
相关申请案交叉申请
本发明要求2012年1月20日由于飞等人递交的发明名称为“用于基板核心层的方法和装置”的第13/355128号美国专利申请案的在先申请优先权，该在先申请的内容以引入的方式并入本文本中，如全文再现一般。
技术领域
本发明涉及通信网络，尤其涉及用于基板核心层的方法和装置。
背景技术
自从集成电路(IC)发明以来，由于各种电子组件的集成密度的不断提高，半导体行业经历了快速的发展。在很大程度上，这种集成密度的提高是由于最小特征尺寸的不断减小，使得更多的组件可集成在一个特定区域中。随着对更小尺寸电子设备需求的增长，对更小尺寸以及更有创造性的半导体芯片封装技术的需求也随之增长。
两种类型的封装技术可用于组装芯片。引线键合是较旧且成熟的技术，其中芯片是向后焊接且线缆从芯片的顶部(表面)连接到基板上。倒装芯片倒装芯片(FC)焊接是较新的技术，其中芯片面朝下焊接在基板上并且通过一个小焊球或凸块完成互连。
组装和封装是半导体产品的一个重要的组成部分，在半导体行业里，这种意识得到了提高。由于封装技术会影响到半导体产品的工作频率、功率、可靠性以及成本，所以封装技术在许多市场板块已经成了一种关键的竞争因素。作为技术和应用迅速兴起的结果，半导体、封装技术、以及***技术之间没有了清晰的界限；在***级方法中必须同时考虑到它们，才可以优化基板的设计和封装的技术。
基板已成为电子封装中最昂贵的元件且其同时限制封装性能。陶瓷多层基板一直非常昂贵，但是其设计自由度非常大，例如，无源器件整合。相比于印刷电路板(PCB)，所述陶瓷多层基板的缺点在于其具有高介电常数以及非常低的热膨胀系数，但是与硅芯片非常相配。另一方面，有机基板具有与PCB相配的CTE，但这个CTE明显大于硅芯片的CTE。引入有机基板的初衷是为了利用低成本的PCB制造技术、材料及规模来大大降低封装的成本。有机基板还可进一步细分为用于塑料焊球阵列的层压基板或通常用于倒装芯片芯片(FCBGA)的增层基板等等。顺序增层(SBU)层压基板技术现为实现高密度和高性能硅封装的选择技术。例如，Intel公司选择SBU技术用于倒装芯片封装。
PBGA基板存在一些简单的配置：由镀覆通孔(PTH)互连的两层(2L)、四层(4L)或六层(6L)电路。SBU层压基板由3种不同的技术元素组成：用于焊接和粘贴的抛光表面、包含大多数接线的增层以及一个提供机械强度的核心层。问题在于如何优化基板的核心层设计以实现高效封装。
发明内容
本发明公开了各种封装技术中用于基板制造的结构和方法。一个或多个芯片塑在塑封料中充当一个核心层，所述核心层可替换由芯片封装中使用的基板的介电层组成的正常核心层。该技术降低了所述核心层的高度并缩短了芯片之间的互连，以实现低成本的高密度，以及实现更好的热管理。
根据一项实施例，本发明公开了一种基板核心层的结构。该结构包括带有芯片焊盘的第一芯片以及塑封料，所述塑封料封装所述第一芯片的同时使芯片焊盘的外表面不被塑封料所覆盖。在塑封料的一表面上形成第一介电层并在塑封料的另一表面上形成第二介电层。然后，在第一介电层之上形成第一导电层并在第二介电层之上形成第二导电层。穿过第一介电层、第二介电层以及塑封料形成一个孔。所述孔可用一个金属板填充。可穿过第一介电层形成一个激光孔而且所述激光孔连接到芯片焊盘。激光孔可经由第一导电层连接到金属板。
根据一项实施例，本发明公开了一种基板核心层的结构。可在所述核心层结构的一侧上形成一个增层，以形成一个基板。在基板核心层的另一侧上形成另一增层，以形成基板。一个附加芯片可以经由一个连接设备连接到核心层结构的激光孔。一个附加芯片可以经由一个连接设备连接到金属板。
根据一项实施例，所述基板核心层的结构还可包括第一芯片的多个芯片焊盘，以及穿过第一导电层和第一介电层连接到多个芯片焊盘的多个激光孔。所述基板核心层的结构还可包括穿过第一介电层、第二介电层以及塑封料的多个孔，所述多个孔用多个金属板填充。
根据一项实施例，所述基板核心层的结构还可包括具有芯片焊盘的第二芯片，其中塑封料封装与第一芯片隔开的第二芯片。穿过第一导电层和第一介电层的第二激光孔连接到第二芯片的芯片焊盘。
根据一项实施例，所述基板核心层的结构可具有由Ajinomoto增层有机膜(ABF)、苯并环丁烯(BCB)，或其他类似材料组成的第一介电层。具有第一介电层的第一导电层以及具有第二介电层的第二导电层可由涂树脂铜箔材料(RCC)或其他类似材料组成。第一导电层可包括多个导电子层且第二导电层可包括多个导电子层。第一导电层的多个导电子层和第二导电层的多个导电子层可在不同的时间形成。
根据一项实施例，本发明公开了一种制作基板核心层的方法。所述方法在一个可剥离胶带之上放置具有一个芯片焊盘的第一芯片，可剥离胶带覆盖一个基底同时芯片焊盘与胶带保持接触。可使用类似的方式放置具有芯片焊盘的第二芯片。所述方法随后使用塑封料封装第一芯片和芯片焊盘，之后移除基底和可剥离胶带。可使用类似的方式封装第二芯片。所述方法随后在塑封料的一表面上构成第一介电层并在塑封料的另一表面上构成第二介电层，以及在第一介电层之上构成第一导电层并在第二介电层之上构成第二导电层。所述方法还构成一个穿过第一导电层、第二导电层、第一介电层、第二介电层以及塑封料的孔。类似地，可穿过第一导电层和第一介电层构成一个连接到封装芯片的芯片焊盘的激光孔。所述方法随后电镀孔和激光孔以形成金属板。所述方法还粘贴第一光刻抗蚀膜，第一光刻抗蚀膜覆盖金属板、激光孔以及第一导电层，以及粘贴第二光刻抗蚀膜，第二光刻抗蚀膜膜覆盖金属板和第二导电层。通过在没有被第一光刻抗蚀膜保护的地方蚀刻第一导电层以及在没有被第二光刻抗蚀膜保护的地方蚀刻第二导电层形成一个图案。最后，移除第一光刻抗蚀膜和第二光刻抗蚀膜。
根据一项实施例，本发明公开了一种制作基板核心层的方法。可组装一个增层以覆盖核心层的金属板、第一导电层以及激光孔。可组装另一增层以覆盖金属板和第二导电层。
根据一项实施例，本发明公开了一种制作基板核心层的方法。所述方法包括将第一芯片放置在可剥离胶带之上，所述可剥离胶带覆盖一个基底同时所述芯片焊盘与胶带保持接触；在可剥离胶带和第一芯片之上形成塑封料，所述塑封料封装第一芯片；移除基底和可剥离胶带；在塑封料的一表面上形成第一介电层并在塑封料的另一表面上形成第二介电层；形成一个穿过第一介电层、第二介电层以及塑封料的通孔；钻取一个穿过第一介电层的孔，连接到第一芯片的芯片焊盘；化学电镀在第一介电层、第二介电层、通孔以及孔之上的第一导电层；粘贴一抗蚀膜，覆盖所述化学电镀的第一导电层；将抗蚀膜图案化并暴露在外以形成一个图案；根据抗蚀膜的图案，电镀在通孔、孔以及第一导电层之上的第二导电层，所述第一导电层处于第一介电层和第二介电层之上；移除抗蚀膜；蚀刻第一导电层和第二导电层以移除仅电镀第一导电层的地方的第一导电层。
附图说明
为了更完整地理解本发明及其优点，现在参考下文结合附图进行的描述，其中：
图1(a)至1(c)图示了各种封装结构，其包括一种基板，该基板具有一个或多个嵌入在基板核心层中的芯片。
图2(a)至2(l)所示为一种制造基板的方法，所述基板具有一个或多个嵌入在核心层的芯片。
图3(a)至3(l)所示为另一种制造基板的方法，所述基板具有一个或多个嵌入在核心层的芯片。
除非另有指示，否则不同图中的对应标号和符号通常指代对应部分。绘制各图是为了清楚地说明各个实施例的相关方面，因此未必是按比例绘制的。
具体实施方式
下文将详细论述本发明实施例的实施和使用。但应了解，本发明提供的许多适用发明概念可在多种具体环境中实施。所论述的具体实施例仅仅说明用以制作和使用本发明的具体方式，而不限制本发明的范围。
正如以下将会详细说明的那样，本发明将公开各种封装技术中用于基板制造的结构和方法。一个或多个芯片塑在塑封料中充当一个核心层，所述核心层可替换由芯片封装中使用的基板的介电层组成的正常核心层。该技术降低了核心层的高度并缩短了芯片之间的互连，以实现低成本的高密度，以及实现更好的热管理。
图1(a)所示为一个基板核心层的结构100。该结构包括具有芯片焊盘103的芯片104，并且塑封料105封装第一芯片104的同时使芯片焊盘103的一个外表面不被塑封料覆盖，而与其他连接设备比如孔109保持接触。所述结构还包括位于塑封料表面上的第一介电层106，以及位于塑封料另一表面上的第二介电层106。第一导电层107位于第一介电层106的上方并且第二导电层107位于第二介电层106的上方，位于塑封料105的两侧。穿过第一介电层106、第二介电层106以及塑封料105的孔108镀有或填充有如图1(a)所示的金属1081或如图1(b)所示的金属板1082，其中图1(b)中的其他部分与图1(a)所示的相同。以下的说明适用于填充金属填料1081或镀有金属板1082的孔108。金属填料1081或金属板1082可适用于下面的说明，通常两种情况均适用。
形成穿过第一介电层106的激光孔109并连接到芯片焊盘103。在结构100上可形成一个以上的孔109。金属填料1081、第一导电层107以及激光孔109使结构100有一个水平的外表面。附加芯片211通过多个焊球123连接到激光孔109。所述结构100可通过图1(a)中的金属填料1081或图1(b)中的金属板，借助于如焊球123等连接设备连接到芯片211。附加焊球123可用于将结构100连接到位于芯片211相反侧的印刷电路板(未示出)。
此外，结构100充当基板的核心层，还可以连接到如图1(c)所示的增层212，其中图1(c)中所有其他部分与图1(b)所示的相同。图1(c)仅示出了位于结构一侧的增层以形成基板。可在结构的另一侧形成另一增层以形成基板(未示出)。
图1(a)至1(c)所示的基板核心层的结构100仅仅是出于说明的目的，而并非限制性的。可存在各种其他配置以执行与图1(a)至1(c)所示的相同的功能。在下面的描述中结构100可简单的称为基板的核心层或核心层。
可在所述塑封料105的两侧形成第一导电层107和第二导电层107。它们可包括同一层上的多个导电片，其中导电片之间彼此断连。第一导电层107可包括多个导电子层且第二导电层包括多个导电子层。第一导电层的多个导电子层和第二导电层的多个导电子层可在不同的时间形成。
导电层107的材料不作限制。优选地，导电层的材料从以下项中选择：铜、锡、镍、铬、钛、铜/铬合金以及锡/铅合金。形成导电层107的工艺不作限制。优选地，可为溅射或化学电镀工艺。
形成介电层106的孔109的工艺不作限制。优选地，可以是雷射消融或曝光并显影工艺。激光孔109可经由第一导电层107连接到金属填料1081。
第一芯片104可具有一个以上的芯片焊盘103，以及一个以上穿过第一介电层106连接到多个芯片焊盘103的激光孔109。金属填料1081的外表面、第一导电层107的外表面以及多个激光孔109的外表面使得结构100有一个平整的外表面。
可能存在一个以上穿过第一介电层106、第二介电层106以及塑封料105的孔108，孔108用多个金属填料1081填充，其中多个金属填料1081的外表面和第一导电层107的外表面使的结构100具有一个平整的外表面。
可有一个以上的芯片104，每个芯片具有一个芯片焊盘103，其中塑封料105封装与第一芯片分离的第二芯片，同时使第二芯片的芯片焊盘的外表面不被塑封料覆盖，如图1(a)所示。可穿过第一介电层106形成第二激光孔109并连接到第二芯片104的芯片焊盘103。
第一介电层106可由非感光有机树脂、感光有机树脂以及环氧树脂和玻璃纤维的混合物组成，所述感光有机树脂包括Ajinomoto公司的增层有机膜(ABF)、苯并环丁烯(BCB)、液晶聚合物(LCP)、聚酰亚胺(PI)、双马来酰亚胺三嗪(BT)、聚芳基酰胺或其他类似的材料。
第一导电层107与第一介电层106一起，都可以是涂树脂铜箔材料(RCC)或其他类似的材料。第二导电层107和第二介电层106也可以是RCC或其他类似的材料。
图1(c)所示的增层212可以是一个PBGA基板的增层。PBGA基板存在一些简单的配置：由镀覆通孔(PTH)互连的两层(2L)、四层(4L)或六层(6L)电路。近来，盲孔或孔也用作互连以形成具有2L、1+2+1、2+2+2和1+4+1层的基板。
充当一个核心层的结构100和图1(c)所示的增层212可用于SBU层压基板。SBU层压基板可由3种不同的技术元素组成：用于焊接和粘贴的抛光表面、包含大多数连线的增层，以及一个提供机械强度的核心。增层的特征在于铜引线规格比如宽度、厚度以及间隔。SBU中几乎所有的的信号配线都在增层上。
图2(a)至2(l)所示为制造基板核心层的结构100的示例方法，核心层中嵌入了一个或多个芯片104。
所述方法从如图2(a)所示的第一步开始，其中在基底101之上放置可剥离胶带201，其覆盖基底101。在图2(b)中，在可剥离胶带102之上放置具有芯片焊盘103的第一芯片104，同时芯片焊盘103与胶带102保持接触。在所述可剥离胶带102之上同样可以放置具有芯片焊盘的第二芯片，同时第二芯片的芯片焊盘与胶带102保持接触。所述数目仅用于说明的目的并且在可剥离胶带102之上可放置一个或两个以上的芯片。
在图2(c)中，在可剥离胶带102和第一芯片104之上形成塑封料105，其封装第一芯片104，同时使芯片焊盘103与可剥离胶带102直接接触。如果存在两个如图2(c)所示的芯片，则第一芯片和第二芯片都可封装在塑封料105之内，同时塑封料105将第一芯片与第二芯片隔开。
以下说明适用于示例芯片104，该芯片嵌入塑封料105中。然而，可对多个嵌入塑封料105中的芯片实施该过程。
在图2(d)中，移除了可剥离胶带102和基底101，使得塑封料105的表面和芯片焊盘103的表面形成了一个平面，该平面连接到胶带表面。在图2(e)中，在塑封料105的表面上形成第一介电层106并在塑封料105的另一表面上形成第二介电层106。在第一介电层106之上形成第一导电层107并在第二介电层106之上形成第二金属层107。第一导电层107和第一介电层106可以是涂树脂铜箔材料(RCC)或其他类似的材料。具有第二介电层106的第二导电层107也可以是涂树脂铜箔材料(RCC)或其他类似的材料。
所述方法进一步行进到如图2(f)所示的下一步，其中钻取一个穿过第一介电层106、塑封料105以及第二介电层106的孔或通孔108。同样可以钻取多个孔。如果第一导电层107和第一介电层106由RCC材料一起形成，这时该孔同样可以穿过第一导电层。
接着，所钻取的通孔108和激光孔的表面可电镀上导电层，或先将导电层电镀在所钻取通孔的表面然后***如树脂等的填充材料，或电镀上导电铜直接填充该钻取的通孔，以形成一个导电金属板1082。同样地，可穿过第一介电层形成一个或多个激光孔109，连接到第一芯片104的芯片焊盘。如果存在多个嵌入到塑封料105中的芯片，可形成一个穿过第一介电层连接到每个芯片的芯片焊盘的激光孔，其中金属板1082的外表面、第一导电层107的外表面以及激光孔109的外表面形成了一个如图2(f)所示的平面。
如图2(g)所示，将第一光刻抗蚀膜110粘贴在结构100上以覆盖金属板1082、激光孔109以及第一导电层107。同样地，覆盖金属板1082和第二导电层107的第二光刻抗蚀膜也粘贴在结构100上。如图2(h)所示，模仿并暴露抗蚀膜110以在没有第一抗蚀膜110的区域蚀刻第一导电层107，从而形成图2(i)所示的结构。第二导电层上没有第二抗蚀膜的地方同样进行了蚀刻。图2(j)所示为移除所述第一抗蚀膜和第二抗蚀膜。
如图2(k)所示，所述方法接着倒装所述结构让有孔的一侧朝上，以便可以组装其他芯片。如图2(l)所示，附加芯片211经由一个连接设备连接到激光孔109，该连接设备可以是凸块或焊球123。可存在多个凸块123连接孔109到芯片211。焊球等附加连接设备可用于将金属板连接到其他芯片或其他结构，比如PCB，未示出。图中未示出，可以组装附加结构，比如增层。例如，增层可覆盖金属板1082、第一导电层107以及激光孔109，或者组装另一增层来覆盖结构的另一侧以及金属填料和第二导电层。
图3(a)至3(l)所示为另一个制造基板核心层的示例方法，所述基板核心层中嵌入了一个或多个芯片。
所述方法从如图3(a)所示的第一步开始，其中在基底101之上放置覆盖基底101的可剥离胶带102，如前面图2(a)所示。在所述可剥离胶带之上可放置具有芯片焊盘103的第一芯片104，同时芯片焊盘103与胶带102保持接触。在所述可剥离胶带102之上同样可以放置具有芯片焊盘的第二芯片，同时第二芯片的芯片焊盘与胶带102保持接触。所述数目仅用于说明的目的并且在可剥离胶带102之上可放置一个或两个以上的芯片。在可剥离胶带102和第一芯片104之上形成塑封料105，其封装第一芯片104，同时使芯片焊盘103与可剥离胶带102直接接触。如果存在两个如图3(a)所示的芯片，则第一芯片和第二芯片都可封装在塑封料105之内，同时塑封料105将第一芯片与第二芯片隔开。
以下说明适用于示例芯片104，该芯片嵌入塑封料105中。然而，可对多个嵌入塑封料105中的芯片实施该过程。
在图3(b)中，移除了可剥离胶带102和基底101。因此塑封料105的表面和芯片焊盘103的表面形成了一个平面，该平面连接到基底表面。
在图3(c)中，在塑封料105的两侧形成第一介电层106。第一介电层106可由非感光有机树脂、感光有机树脂以及环氧树脂和玻璃纤维的混合物组成，所述感光有机树脂包括Ajinomoto公司的增层有机膜(ABF)、苯并环丁烯(BCB)、液晶聚合物(LCP)、聚酰亚胺(PI)、双马来酰亚胺三嗪(BT)、聚芳基酰胺或其他类似的材料。
在图3(d)中，钻取穿过第一介电层106和塑封料105的通孔108(其可称为孔)。同样地，可形成一个或多个穿过第一介电层的激光孔109，连接到第一芯片104的芯片焊盘103。如果存在多个嵌入到塑封料105中的芯片，可形成一个穿过所述第一介电层连接到每个芯片的芯片焊盘的激光孔。
在图3(e)中，第一导电层107化学电镀在第一介电层106和激光孔109之上，以及通孔108的表面上，以形成金属填料1081。没有明确标明图3(e)至图(f)中所示的与图3(d)所示相同的组件。然而，根据图3(d)很容易识别那些组件。
如图3(f)所示，第一光刻抗蚀膜110附着在结构100上，以在结构的两侧覆盖通孔108、激光孔109以及第一导电层107的表面。
如图3(g)所示，将抗蚀膜110在特定区域图案化并暴露在外。如图3(h)所示，在第一导电层上可进行第二导电电镀111，但不能在抗蚀膜110覆盖的地方进行。
如图3(i)所示，在进行第二导电电镀层111之后移除图案化的抗蚀膜110。
如图3(j)所示，当第二导电层111遮盖住第一导电层107的时候，在第一导电层107和第二导电层111上快速进行蚀刻，以在仅电镀了第一金属层107的区域移除此第一金属层107。
如图3(k)所示，在基板的任何一侧都可以组装其他芯片和封装组件。通过撞击、金线焊接等可以将附加芯片组装到基板的一侧。也可以将其他封装的组件(比如BGA、LGA、电容器、电阻等等)组装到基板的任何一侧。另外，为了连接到其他基板或PCB，可以将焊球添加到基板的一侧。
如图3(l)所示，附加芯片211经由连接设备(其可为凸块123)连接到激光孔109。可存在多个凸块123连接孔109到芯片211。焊球123等附加连接设备可用于将金属填料连接到其他芯片或其他结构，比如PCB。图中未示出，可以组装附加结构，比如增层。例如，增层可覆盖金属填料板1081、第一导电层107以及激光孔109，或者组装另一增层来覆盖结构的另一侧以及金属填料和第二导电层。
尽管已详细描述本发明及其优点，但应理解，在不脱离所附权利要求书界定的本发明的精神和范围的情况下，可在本文中进行各种改变、替代和更改。此外，本发明的范围不应限于说明书中描述的过程、机器、制造、物质成分、构件、方法和步骤的特定实施例。所属领域的一般技术人员将从本发明中容易了解到，可根据本发明利用执行与本文本所述对应实施例大致相同的功能或实现与本文本所述对应实施例大致相同的效果的过程、机器、制造工艺、物质成分、构件、方法或步骤，包括目前存在的或以后将开发的。相应地，所附权利要求书既定在其范围内包括此类过程、机器、制造工艺、物质成分、构件、方法或步骤。此外，每个权利要求包括一项单独的实施例，且各种权利要求和实施例的组合均在本发明的范围之内。

Claims (3)

1.一种制造基板核心层的方法，其特征在于，包括：
在一个可剥离胶带之上放置一个具有芯片焊盘的第一芯片，所述可剥离胶带覆盖一个基底，同时所述芯片焊盘与所述可剥离胶带保持接触；
使用一个塑封料封装所述第一芯片和所述芯片焊盘；
移除所述基底和所述可剥离胶带；
在所述塑封料的表面上形成第一介电层并在所述塑封料的另一表面上形成第二介电层；
在所述第一介电层之上放置第一导电层并在所述第二介电层之上放置第二导电层；
形成一个穿过所述第一导电层、第二导电层、第一介电层、第二介电层以及塑封料的孔；
形成一个穿过所述第一导电层和所述第一介电层的激光孔，所述激光孔连接到所述第一芯片的芯片焊盘；
电镀所述孔和激光孔以形成金属板，所述金属板的外表面、所述第一导电层的外表面以及所述激光孔的外表面形成平面；
粘贴第一光刻抗蚀膜，所述第一光刻抗蚀膜覆盖所述金属板、激光孔以及第一导电层；
粘贴第二光刻抗蚀膜，所述第二光刻抗蚀膜覆盖所述金属板和第二导电层；
蚀刻所述第一导电层上没有被所述第一光刻抗蚀膜保护的地方；
蚀刻所述第二导电层上没有被所述第二光刻抗蚀膜保护的地方；以及
移除所述第一光刻抗蚀膜和第二光刻抗蚀膜。
2.根据权利要求1所述的方法，其特征在于，还包括：
组装增层，所述增层覆盖所述金属板、第一导电层以及激光孔，或组装增层，所述增层覆盖所述金属板和第二导电层。
3.根据权利要求1所述的方法，其特征在于，还包括：
在一个可剥离胶带之上放置具有芯片焊盘的第二芯片，所述可剥离胶带覆盖一个基底同时所述第二芯片的芯片焊盘与所述可剥离胶带保持接触；
在所述可剥离胶带、第一芯片以及第二芯片之上形成塑封料，所述塑封料封装第一芯片和第二芯片，同时将第一芯片和第二芯片隔开；以及
形成穿过所述第一导电层和第一介电层的第二激光孔，所述激光孔连接到所述第二芯片的芯片焊盘。
CN201380006004.4A 2012-01-20 2013-01-21 用于基板核心层的方法和装置 Active CN104428892B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/355,128 2012-01-20
US13/355,128 US20130186676A1 (en) 2012-01-20 2012-01-20 Methods and Apparatus for a Substrate Core Layer
PCT/CN2013/070756 WO2013107406A1 (en) 2012-01-20 2013-01-21 Methods and apparatus for a substrate core layer

Publications (2)

Publication Number Publication Date
CN104428892A CN104428892A (zh) 2015-03-18
CN104428892B true CN104428892B (zh) 2017-11-21

Family

ID=48796318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380006004.4A Active CN104428892B (zh) 2012-01-20 2013-01-21 用于基板核心层的方法和装置

Country Status (5)

Country Link
US (2) US20130186676A1 (zh)
EP (1) EP2798675B1 (zh)
JP (1) JP5932056B2 (zh)
CN (1) CN104428892B (zh)
WO (1) WO2013107406A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050004B2 (en) * 2015-11-20 2018-08-14 Deca Technologies Inc. Fully molded peripheral package on package device
US8952533B2 (en) * 2012-09-10 2015-02-10 Futurewei Technologies, Inc. Devices and methods for 2.5D interposers
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
JP6320681B2 (ja) * 2013-03-29 2018-05-09 ローム株式会社 半導体装置
US9831189B2 (en) * 2013-07-09 2017-11-28 Nvidia Corporation Integrated circuit package with a conductive grid formed in a packaging substrate
US9488779B2 (en) * 2013-11-11 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method of forming laser chip package with waveguide for light coupling
CN104851868B (zh) * 2014-02-14 2017-08-11 恒劲科技股份有限公司 封装装置及其制作方法
CN104851869B (zh) * 2014-02-14 2017-09-22 恒劲科技股份有限公司 封装装置及其制作方法
US9330994B2 (en) * 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
JP2016213372A (ja) * 2015-05-12 2016-12-15 日立化成株式会社 半導体装置及び半導体装置の製造方法
JP6569288B2 (ja) * 2015-05-12 2019-09-04 日立化成株式会社 半導体装置及び半導体装置の製造方法
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
CN106851983A (zh) * 2017-03-28 2017-06-13 华为技术有限公司 具有埋入器件的电路板结构及其制作方法
US10672729B2 (en) * 2017-03-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming package structure
US10269773B1 (en) * 2017-09-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US10405421B2 (en) * 2017-12-18 2019-09-03 International Business Machines Corporation Selective dielectric resin application on circuitized core layers
US11610851B2 (en) 2020-04-29 2023-03-21 Stmicroelectronics, Inc. Die embedded in substrate with stress buffer
US20220122936A1 (en) * 2020-10-20 2022-04-21 Texas Instruments Incorporated Enhanced mold compound thermal conductivity

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101325188A (zh) * 2007-03-30 2008-12-17 育霈科技股份有限公司 具双面增层之晶圆级半导体封装及其方法
CN101944495A (zh) * 2009-07-01 2011-01-12 卡西欧计算机株式会社 半导体器件的制造方法
CN102194740A (zh) * 2010-03-15 2011-09-21 新科金朋有限公司 半导体器件及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040107569A1 (en) * 2002-12-05 2004-06-10 John Guzek Metal core substrate packaging
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
JP4191055B2 (ja) * 2004-01-23 2008-12-03 Ｎｅｃエレクトロニクス株式会社 多層配線基板の製造方法、及び半導体装置の製造方法
DE102005045767B4 (de) * 2005-09-23 2012-03-29 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Kunststoffgehäusemasse
DE102006001429A1 (de) * 2006-01-10 2007-03-22 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
DE102006058010B9 (de) * 2006-12-08 2009-06-10 Infineon Technologies Ag Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren
US20080237828A1 (en) * 2007-03-30 2008-10-02 Advanced Chip Engineering Technology Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same
US8829663B2 (en) * 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
US8338936B2 (en) * 2008-07-24 2012-12-25 Infineon Technologies Ag Semiconductor device and manufacturing method
TWI413223B (zh) * 2008-09-02 2013-10-21 Unimicron Technology Corp 嵌埋有半導體元件之封裝基板及其製法
US20100133682A1 (en) * 2008-12-02 2010-06-03 Infineon Technologies Ag Semiconductor device
TWI399140B (zh) * 2009-06-12 2013-06-11 Unimicron Technology Corp 內埋式封裝結構的製作方法
WO2011074520A1 (ja) 2009-12-14 2011-06-23 住友ベークライト株式会社 電子装置の製造方法、電子装置、電子装置パッケージの製造方法および電子装置パッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101325188A (zh) * 2007-03-30 2008-12-17 育霈科技股份有限公司 具双面增层之晶圆级半导体封装及其方法
CN101944495A (zh) * 2009-07-01 2011-01-12 卡西欧计算机株式会社 半导体器件的制造方法
CN102194740A (zh) * 2010-03-15 2011-09-21 新科金朋有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US20130186676A1 (en) 2013-07-25
EP2798675B1 (en) 2017-05-03
CN104428892A (zh) 2015-03-18
WO2013107406A1 (en) 2013-07-25
JP2015510686A (ja) 2015-04-09
EP2798675A1 (en) 2014-11-05
JP5932056B2 (ja) 2016-06-08
EP2798675A4 (en) 2015-04-15
US10212818B2 (en) 2019-02-19
US20180288880A1 (en) 2018-10-04

Similar Documents

Publication Publication Date Title
CN104428892B (zh) 用于基板核心层的方法和装置
CN104051395B (zh) 芯片堆叠封装及其方法
CN100530608C (zh) 防湿结构和微电子封装及其制造方法
US9196597B2 (en) Semiconductor package with single sided substrate design and manufacturing methods thereof
KR100591216B1 (ko) 집적 장치를 갖는 마이크로 전자 기판
CN101859752B (zh) 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法
CN102157476B (zh) 具有单侧基板设计的半导体封装及其制造方法
JP2019512168A (ja) シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造
CN104103596A (zh) 包括玻璃焊接掩模层的集成电路封装组件
US8945994B2 (en) Single layer coreless substrate
CN106165554A (zh) 印刷电路板、封装基板及其制造方法
JP2005517287A (ja) 構成要素をベースに埋め込み接触を形成する方法
CN102376687A (zh) 半导体元件封装结构及其制造方法
TW201209991A (en) Stackable molded microelectronic packages with area array unit connectors
JP2008218979A (ja) 電子パッケージ及びその製造方法
CN102034768B (zh) 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
KR20160120011A (ko) 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
US6287890B1 (en) Low cost decal material used for packaging
CN102915995B (zh) 半导体封装件、基板及其制造方法
US6432748B1 (en) Substrate structure for semiconductor package and manufacturing method thereof
KR20200074718A (ko) 인쇄회로기판
CN111816628B (zh) 半导体封装结构和封装方法
CN118039582A (zh) 高散热嵌埋基板制作方法
KR20070074363A (ko) 솔더 조인트 신뢰성이 개선된 반도체 패키지 및 그제조방법
KR20110016698A (ko) 전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant