CN112514543A - 层叠体及其制造方法 - Google Patents
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Abstract
一种层叠体(60a)的制造方法，其中，基体具备：基材(10)，其在主面(10a)具有电极层(12)；无电解镀敷层(20)，其至少配置于电极层(12)上；及绝缘层(32)，其配置于基材(10)上，并且具有供包含无电解镀敷层(20)的镀敷层露出的开口(32a)，该层叠体的制造方法具备：对该基体实施电解镀敷而在开口(32a)内形成与镀敷层相接的金属凸块(50)的凸块形成工序。
Description
技术领域
本发明涉及一种能够搭载半导体元件的层叠体及其制造方法。
背景技术
随着电子部件的小型化、薄型化或高密度化，对用于搭载半导体元件而获得电子部件的模块基板的小型化、薄型化或高密度化的需求日益增加。为了满足这种需求，在狭窄的安装面上搭载半导体元件是重要的。从这种观点出发，例如，在下述专利文献1中公开了一种具有用于内置半导体元件的空间(型腔部)的模块基板。
以往技术文献
专利文献
专利文献1：日本特开2015-60912号公报
发明内容
发明要解决的技术课题
有时其他模块基板或电子部件与具有用于内置半导体元件的空间的模块基板连接，考虑在基材上形成用于与该其他模块基板或电子部件连接的金属凸块，并在基材上的与该金属凸块的形成位置不同的位置内置半导体元件。在此，在基材上形成金属凸块时，考虑在基材上形成具有开口的绝缘层之后通过镀敷在该开口形成金属凸块的方法。此时，若作为镀敷的供电层而使用厚的金属层(例如铜箔)，则在形成金属凸块之后从抑制干扰的产生等的观点出发需要去除供电层时，去除供电层的工序有时会复杂化。因此，要求简便地获得能够用作用于搭载半导体元件的模块基板的层叠体的方法。
本发明是鉴于所述情况而完成的，其目的在于提供一种能够简便地获得能够搭载半导体元件的层叠体的层叠体的制造方法。并且，本发明的目的在于提供一种通过这种制造方法获得的层叠体。
用于解决技术课题的手段
本发明所涉及的层叠体的制造方法的一方面中，基体具备：基材，其在表面具有电极层；无电解镀敷层，其至少配置于所述电极层上；及绝缘层，其配置于所述基材上，并且具有供包含所述无电解镀敷层的镀敷层露出的开口，该层叠体的制造方法具备：对所述基体实施电解镀敷而在所述开口内形成与所述镀敷层相接的金属凸块的凸块形成工序。
根据这种层叠体的制造方法，作为用于形成金属凸块的供电层，能够使用包含无电解镀敷层的镀敷层。并且，在形成金属凸块之后从抑制干扰的产生等的观点出发需要去除供电层时，能够容易地去除包含相对薄层的无电解镀敷层的镀敷层，因此能够简便地获得能够搭载半导体元件的层叠体。并且，根据上述层叠体的制造方法，无需在基材上形成绝缘层之后形成供电层，能够抑制能够搭载半导体元件的层叠体的制造工序复杂化。而且，根据通过上述层叠体的制造方法获得的层叠体，能够在基材上的与金属凸块的形成位置不同的位置内置(立体安装)半导体元件，并且能够经由金属凸块与其他半导体元件、模块基板或电子部件连接，因此能够实现具备半导体元件的电子部件的小型化、薄型化或高密度化。
本发明所涉及的层叠体的制造方法的一方面中，可以在所述凸块形成工序之前，还具备在配置于所述基材上的绝缘体上形成开口而获得所述绝缘层的工序。
本发明所涉及的层叠体的制造方法的一方面中，可以在所述凸块形成工序之前，还具备通过对所述电极层实施无电解镀敷来形成所述无电解镀敷层的无电解镀敷层形成工序。本发明所涉及的层叠体的制造方法的一方面中，可以在所述无电解镀敷层形成工序之前，还具备在所述基材上形成具有供所述电极层露出的开口的保护层的工序。
本发明所涉及的层叠体的制造方法的一方面中，可以在所述凸块形成工序之后，还具备去除所述绝缘层的绝缘层去除工序。本发明所涉及的层叠体的制造方法的一方面中，可以在所述绝缘层去除工序之后，还具备去除配置于所述无电解镀敷层中的与所述金属凸块的形成位置不同的位置的部分的工序。本发明所涉及的层叠体的制造方法的一方面中，可以在所述绝缘层去除工序之后，还具备形成覆盖所述电极层的保护层的工序。
本发明所涉及的层叠体的制造方法的一方面中，无电解镀敷层可以从绝缘层的开口露出。
本发明所涉及的层叠体的一方面具备：基材，其在表面具有电极层；无电解镀敷层，其至少配置于所述电极层上；及金属凸块，其在所述无电解镀敷层上与包含所述无电解镀敷层的镀敷层相接。
根据这种层叠体，能够在基材上的与金属凸块的形成位置不同的位置内置(立体安装)半导体元件，并且能够经由金属凸块与其他半导体元件、模块基板或电子部件连接，因此能够实现具备半导体元件的电子部件的小型化、薄型化或高密度化。
本发明所涉及的层叠体的一方面中，金属凸块可以与无电解镀敷层相接。
本发明所涉及的层叠体及其制造方法的一方面中，所述电极层可以是电路图案。所述电极层及所述无电解镀敷层的层叠方向上的所述金属凸块的长度可以是10μm以上，可以超过150μm。在所述金属凸块与所述基材之间，所述电极层和所述无电解镀敷层可以在与所述电极层及所述无电解镀敷层的层叠方向正交的方向上彼此不相邻，也可以在与所述电极层及所述无电解镀敷层的层叠方向正交的方向上彼此相邻。
发明效果
根据本发明，能够提供一种能够简便地获得能够搭载半导体元件的层叠体的层叠体的制造方法。并且，根据本发明，能够提供一种通过这种制造方法获得的层叠体。
附图说明
图1是用于说明层叠体的制造方法的一例的示意剖视图。
图2是用于说明层叠体的制造方法的一例的示意剖视图。
图3是用于说明层叠体的制造方法的一例的示意剖视图。
图4是用于说明层叠体的制造方法的一例的示意剖视图。
图5是用于说明层叠体的制造方法的另一例的示意剖视图。
图6是用于说明层叠体的制造方法的另一例的示意剖视图。
图7是用于说明层叠体的制造方法的另一例的示意剖视图。
图8是用于说明层叠体的制造方法的另一例的示意剖视图。
具体实施方式
在本说明书中，使用“～”示出的数值范围表示将记载于“～”的前后的数值分别作为最小值及最大值而包含的范围。在本说明书中阶段性记载的数值范围中，某一阶段的数值范围的上限值或下限值可以替换为其他阶段的数值范围的上限值或下限值。“A或B”只要包含A及B中的任一个即可，可以包含两者。
以下，适当地参考附图，对本发明的实施方式详细地进行说明。但是，本发明并不限定于以下实施方式。各附图中的构成要件的大小是概念性的，构成要件之间的大小的相对关系并不限定于各附图中所示的关系。各附图中，对相同或相应部分标注相同符号，并省略重复说明。
本实施方式所涉及的层叠体的制造方法中，基体具备：基材，其在表面具有电极层；无电解镀敷层，其至少配置于所述电极层上；及绝缘层(第1绝缘层)，其配置于所述基材上，并且具有供包含所述无电解镀敷层的镀敷层露出的开口，该层叠体的制造方法具备：对所述基体实施电解镀敷而在所述开口内形成与所述镀敷层相接的金属凸块的凸块形成工序。本实施方式所涉及的层叠体能够通过本实施方式所涉及的层叠体的制造方法来获得。本实施方式所涉及的层叠体具备：基材，其在表面具有电极层；无电解镀敷层，其至少配置于所述电极层上；及金属凸块，其在所述无电解镀敷层上与包含所述无电解镀敷层的镀敷层相接。
本实施方式所涉及的层叠体能够用作用于搭载半导体元件的模块基板。本实施方式所涉及的层叠体在基材上的与金属凸块的形成位置不同的位置具有用于搭载半导体元件的空间。本实施方式所涉及的层叠体具备包含无电解镀敷层的镀敷层和金属凸块能够通过这些部件的构成材料的结晶状态等来确认，例如能够通过金属显微镜来确认。作为电极层，例如能够使用电路图案。本实施方式所涉及的层叠体可以是如下方式：还具备配置于基材上并且具有开口的绝缘层，且金属凸块配置于开口内。
镀敷层只要包含无电解镀敷层即可，镀敷层的最表层可以不由无电解镀敷层构成。即，镀敷层例如可以是由无电解镀敷层构成的方式，可以是具有无电解镀敷层和配置于该无电解镀敷层上的电解镀敷层的方式。配置于无电解镀敷层上的电解镀敷层的厚度例如为1～5μm。本实施方式所涉及的层叠体中，金属凸块可以与无电解镀敷层相接，可以与配置于无电解镀敷层上的电解镀敷层相接。并且，无电解镀敷层可以从绝缘层的开口露出，配置于无电解镀敷层上的电解镀敷层可以从绝缘层的开口露出。
本实施方式所涉及的层叠体的制造方法可以在凸块形成工序之前具备基材准备工序、镀敷层形成工序或绝缘层形成工序，例如，在凸块形成工序之前依次具备基材准备工序、镀敷层形成工序及绝缘层形成工序。基材准备工序中，准备在表面具有电极层的基材。镀敷层形成工序可以具有通过对配置于基材的表面的电极层实施无电解镀敷来形成无电解镀敷层的无电解镀敷层形成工序，可以具有通过对在无电解镀敷层形成工序中形成的无电解镀敷层实施电解镀敷来形成电解镀敷层的电解镀敷层形成工序。在镀敷层由无电解镀敷层构成的情况下，能够进行无电解镀敷层形成工序作为镀敷层形成工序。绝缘层形成工序中，在配置于基材上的绝缘体上形成开口而获得绝缘层。
本实施方式所涉及的层叠体的制造方法可以在凸块形成工序之后具备去除在绝缘层形成工序中形成的绝缘层的绝缘层去除工序。
本实施方式所涉及的层叠体的制造方法可以在绝缘层去除工序之后具备去除配置于镀敷层中的与金属凸块的形成位置不同的位置的部分的镀敷层去除工序。通过去除镀敷层的一部分，容易抑制由镀敷层引起的干扰。在镀敷层具有无电解镀敷层和配置于该无电解镀敷层上的电解镀敷层的情况下，镀敷层去除工序可以具有去除配置于电解镀敷层中的与金属凸块的形成位置不同的位置的部分的电解镀敷层去除工序，可以具有去除配置于无电解镀敷层中的与金属凸块的形成位置不同的位置的部分的无电解镀敷层去除工序。电解镀敷层去除工序及无电解镀敷层去除工序可以单独进行，也可以同时进行。即，无电解镀敷层可以在去除电解镀敷层之后去除，也可以与电解镀敷层同时去除。通过去除电解镀敷层和/或无电解镀敷层的一部分，容易抑制由这些镀敷层引起的干扰。在镀敷层由无电解镀敷层构成的情况下，能够进行无电解镀敷层去除工序作为镀敷层去除工序。在无电解镀敷层去除工序之前无电解镀敷层可以具有配置于金属凸块的形成位置(与电极层及无电解镀敷层的层叠方向正交的方向上的金属凸块的形成位置。金属凸块与镀敷层的接触位置。以下相同)的第1部分(露出部。在绝缘层去除工序之前未被绝缘层覆盖的部分)和配置于与金属凸块的形成位置不同的位置的第2部分(未露出部。在绝缘层去除工序之前被绝缘层覆盖的部分)，在无电解镀敷层去除工序中去除该第2部分的至少一部分。
本实施方式所涉及的层叠体还可以具备覆盖电极层的保护层(第2绝缘层)。本实施方式所涉及的层叠体的制造方法可以具备形成覆盖电极层的保护层(第2绝缘层)的保护层形成工序。保护层形成工序能够在无电解镀敷层形成工序之前和/或绝缘层去除工序之后进行。保护层可以在保护层与电极层相接的状态下覆盖电极层，可以经由配置于电极层与保护层之间的层(例如无电解镀敷层)覆盖电极层。
电极层及无电解镀敷层的层叠方向上的无电解镀敷层的厚度可以在下述范围内。从用于形成金属凸块的电解镀敷时容易供电的观点出发，无电解镀敷层的厚度可以是0.1μm以上，可以是0.7μm以上，可以是1.0μm以上，可以是2.0μm以上。从在无电解镀敷层去除工序中容易去除不必要的无电解镀敷层的观点出发，无电解镀敷层的厚度可以是5.0μm以下，可以是2.0μm以下，可以是1.0μm以下，可以是0.7μm以下。从这些观点出发，无电解镀敷层的厚度可以是0.1～5.0μm。
电极层及无电解镀敷层的层叠方向上的金属凸块的长度(高度)可以在下述范围内。从容易确保用于搭载半导体元件的足够的空间的观点出发，金属凸块的长度可以是10μm以上，可以超过10μm，可以是50μm以上，可以超过50μm，可以是80μm以上，可以超过80μm，可以是100μm以上，可以超过100μm，可以是150μm以上，可以超过150μm，可以是200μm以上，可以超过200μm，可以是250μm以上。从容易实现电子部件的小型化、薄型化或高密度化的观点出发，金属凸块的长度可以是500μm以下，可以是250μm以下，可以是200μm以下，可以是150μm以下。从这些观点出发，金属凸块的长度可以是10～500μm。金属凸块的长度可以小于40μm。
与电极层及无电解镀敷层的层叠方向正交的方向上的金属凸块的长度(直径)可以在下述范围内。从容易形成金属凸块(例如，容易使后述镀敷液浸入绝缘层的开口)观点及容易抑制金属凸块的高度偏差的观点出发，金属凸块的长度可以是50μm以上，可以超过50μm，可以是80μm以上，可以超过80μm，可以是100μm以上，可以超过100μm，可以是150μm以上，可以超过150μm，可以是200μm以上，可以超过200μm，可以是250μm以上。从由于容易高密度地配置多个金属凸块而容易实现电子部件的小型化或高密度化的观点出发，金属凸块的长度可以是500μm以下，可以是250μm以下，可以是200μm以下。从这些观点出发，金属凸块的长度可以是50～500μm。
电极层及无电解镀敷层的层叠方向上的绝缘层的长度(厚度)及绝缘层的开口的长度可以在下述范围内。从容易确保用于搭载半导体元件的足够的空间的观点出发，绝缘层及开口的长度可以是10μm以上，可以超过10μm，可以是50μm以上，可以超过50μm，可以是80μm以上，可以超过80μm，可以是100μm以上，可以超过100μm，可以是150μm以上，可以超过150μm，可以是200μm以上，可以超过200μm，可以是250μm以上。从容易实现电子部件的小型化、薄型化或高密度化的观点出发，绝缘层及开口的长度可以是500μm以下，可以是250μm以下，可以是200μm以下，可以是150μm以下。从这些观点出发，绝缘层及开口的长度可以是10～500μm。绝缘层及开口的长度可以小于40μm。
与电极层及无电解镀敷层的层叠方向正交的方向上的绝缘层的开口的直径可以在下述范围内。从容易形成开口(例如，容易使后述的显影液浸入)的观点及容易抑制金属凸块的高度偏差的观点出发，开口的直径可以是50μm以上，可以超过50μm，可以是80μm以上，可以超过80μm，可以是100μm以上，可以超过100μm，可以是150μm以上，可以超过150μm，可以是200μm以上，可以超过200μm，可以是250μm以上。从容易形成开口(容易使开口的底面平坦化)观点及由于容易高密度地配置多个金属凸块而容易实现电子部件的小型化或高密度化的观点出发，开口的直径可以是500μm以下，可以是250μm以下，可以是200μm以下。从这些观点出发，开口的直径可以是50～500μm。
在金属凸块与基材之间，电极层和无电解镀敷层可以在与电极层及无电解镀敷层的层叠方向正交的方向上彼此不相邻。此时，容易获得电极层与无电解镀敷层的优异的密合性。关于这种结构，例如，在本实施方式所涉及的层叠体的制造方法中，能够通过不在绝缘层的开口内配置电极层，而在电极层上形成具有与电极层等同的直径或直径比电极层小的开口的绝缘层来获得。此时，在本实施方式所涉及的层叠体的制造方法中，配置于无电解镀敷层中的金属凸块的形成位置的第1部分和配置于无电解镀敷层中的与金属凸块的形成位置不同的位置的第2部分可以在基体的电极层上在与电极层及无电解镀敷层的层叠方向正交的方向上彼此相邻。
在金属凸块与基材之间，电极层和无电解镀敷层可以在与电极层及无电解镀敷层的层叠方向正交的方向上彼此相邻。此时，容易在绝缘层形成供包含无电解镀敷层的镀敷层露出的开口。关于这种结构，例如，在本实施方式所涉及的层叠体的制造方法中，能够通过在绝缘层的开口内配置电极层，并在基材上形成具有直径比电极层大的开口的绝缘层来获得。此时，例如，在金属凸块的形成位置处的基材的表面中电极层和无电解镀敷层可以在与电极层及无电解镀敷层的层叠方向正交的方向上彼此相邻。并且，例如，配置于无电解镀敷层中的金属凸块的形成位置的第1部分和配置于无电解镀敷层中的与金属凸块的形成位置不同的位置的第2部分可以在基体的电极层上在与电极层及无电解镀敷层的层叠方向正交的方向上彼此不相邻。
本实施方式所涉及的电子部件具备本实施方式所涉及的层叠体和层叠(搭载)于该层叠体上的半导体元件。本实施方式所涉及的电子部件的制造方法具备在本实施方式所涉及的层叠体上层叠(搭载)半导体元件的半导体元件层叠工序。半导体元件层叠于层叠体的基材上的与金属凸块的形成位置不同的位置。本实施方式所涉及的电子部件中的层叠体的金属凸块可以与其他半导体元件、模块基板或电子部件电连接。
以下，对本实施方式所涉及的层叠体、电子部件及它们的制造方法的具体例进行说明。
图1～图4是用于说明层叠体的制造方法的一例的示意剖视图。该层叠体的制造方法中，首先，如图1(a)所示，在基材准备工序中，准备在主面(表面)10a具有电极层12的基材(基底基板)10。电极层12例如为电路图案。基材10能够用作用于获得用于搭载半导体元件的层叠体的基材。作为基材，例如能够使用布线板(多层布线板等)。
电极层12配置于基材10的两面(两个主面)，但是也可以仅配置于其中一个主面。基材10具有多层(例如2层)绝缘层14，但是可以具有单层绝缘层。基材10具有配置于绝缘层14的层间的电极层16。电极层16例如为电路图案。基材10可以具有贯穿绝缘层14的贯穿电极18。在基材10的两面配置于彼此对置的位置的2个电极层12各自经由贯穿电极18与电极层16连接，由此这些电极层12彼此电连接。作为电极层12、电极层16及贯穿电极18各自的构成材料，例如，可举出铜、铝、镍、锡、金、银等金属材料，从通过由于电导性优异而连接电阻得到减少来容易实现信号的高速化的观点出发，能够使用铜。作为绝缘层14的构成材料，可举出环氧玻璃(Glass epoxy)、玻璃聚酰亚胺等。基材10的厚度(总厚度)例如为15～1000μm。电极层12的厚度例如为3～50μm。绝缘层14的厚度例如为15～200μm。电极层16的厚度例如为3～50μm。
接着，如图1(b)所示，在无电解镀敷层形成工序中，通过对配置于基材10的主面10a的电极层12实施无电解镀敷(例如无电解镀敷铜)来形成无电解镀敷层20。无电解镀敷层20能够用作形成后述的金属凸块50(参考图3(a))时的供电层。无电解镀敷层20形成于基材10的主面的整体或一部分，以作为形成金属凸块50时的供电层发挥作用，可以形成于电极层12的整体或一部分上。无电解镀敷层20形成于基材10的两面，但是也可以仅形成于形成金属凸块50的侧(图1(b)的上侧)的主面。形成金属凸块50的侧的主面的无电解镀敷层20具有配置于金属凸块50的形成位置的第1部分20a和配置于与金属凸块50的形成位置不同的位置的第2部分20b。
无电解镀敷层20例如能够通过对基材10实施使钯附着的镀敷催化剂赋予处理之后将基材10浸渍于无电解镀敷液中来获得。作为无电解镀敷层20的构成材料，例如，可举出铜、镍、锡、金、银等金属材料，从通过由于电导性优异而连接电阻得到减少来容易实现信号的高速化的观点出发，能够使用铜。无电解镀敷层20及电极层12的构成材料可以彼此相同。
接着，如图2所示，在绝缘层形成工序中，在配置于基材10上的绝缘体30形成开口(贯穿孔)而获得具有开口(贯穿孔)32a的绝缘层32。作为在绝缘体30形成开口的方法，可举出对感光性(光固化性)树脂组合物进行曝光及显影的方法、通过激光、钻头等物理去除的方法等。作为感光性树脂组合物的构成材料，可举出聚酰亚胺等。在使用感光性树脂组合物的情况下，绝缘层形成工序依次具有绝缘体形成工序、曝光工序及显影工序。
绝缘体形成工序中，如图2(a)所示，在基材10上形成绝缘体30。绝缘体30能够通过将预先形成于支承体(未图示)上的绝缘体30转印到基材10上、在基材10上涂布感光性树脂组合物并使其干燥等来形成。也可以通过将绝缘体30多次转印到基材10上来将绝缘体30的厚度调节在所期望的范围内。
曝光工序中，对绝缘体30进行曝光并使其固化。在使用正型感光性树脂组合物的情况下，对绝缘体30中的除了开口的形成位置以外的部分进行曝光并使其固化。在使用负型感光性树脂组合物的情况下，对绝缘体30中的开口的形成位置的部分进行曝光并使其固化。作为曝光方法，可举出：通过在绝缘体30上配置掩模的状态下进行光照射来仅使所期望的部分固化的方法；通过照射图案状的光来仅使所期望的部分固化的方法(投影曝光方式、接触曝光方式、直接描绘曝光方式等)。光的波长例如为350～450nm。光的照射能量例如为50～3000mJ/cm2。
显影工序中，对曝光后的绝缘体30进行显影，如图2(b)所示，获得具有开口32a的绝缘层32。显影工序中，去除使用正型感光性树脂组合物时的曝光部或使用负型感光性树脂组合物时的未曝光部。作为显影方法，例如，可举出使用碱性水溶液(碳酸钠水溶液等)、包含有机溶剂(环戊酮、γ-丁内酯、均三甲苯等)的显影液的方法。
通过这种绝缘层形成工序来获得基体40。基体40具备：基材10，其在主面10a具有电极层12；无电解镀敷层20，其至少配置于电极层12上；及绝缘层32，其配置于基材10上，并且具有供无电解镀敷层20(由无电解镀敷层20构成的镀敷层)露出的开口32a。绝缘层32能够用作凸块形成工序中的抗镀敷层。绝缘层32覆盖配置于无电解镀敷层20中的与金属凸块50的形成位置不同的位置的第2部分20b。基体40中，不在绝缘层32的开口32a内配置电极层12，而在电极层12上形成有具有直径比电极层12小的开口32a的绝缘层32。并且，配置于无电解镀敷层20中的金属凸块50的形成位置的第1部分20a和配置于无电解镀敷层20中的与金属凸块50的形成位置不同的位置的第2部分20b在基体40的电极层12上在与电极层12及无电解镀敷层20的层叠方向正交的方向上彼此相邻。
接着，如图3(a)所示，在凸块形成工序中，在基体40中的绝缘层32的开口32a内实施电解镀敷(例如电解镀敷铜)，而在开口32a内形成与无电解镀敷层20相接的金属凸块(电解镀敷层、导体柱)50。由此，可获得具备基材10、无电解镀敷层20、绝缘层32及金属凸块50的层叠体60a。金属凸块50被填充到开口32a内。作为与电极层12及无电解镀敷层20的层叠方向垂直的金属凸块50及开口32a的截面形状，可举出圆形、多边形(例如矩形)等。作为金属凸块50的构成材料，例如，可举出铜、镍、锡、金、银等金属材料，从通过由于电导性优异而连接电阻得到减少来容易实现信号的高速化并且在倒装芯片安装中容易实现窄间距的观点出发，能够使用铜。金属凸块50及无电解镀敷层20的构成材料可以彼此相同。作为电解镀敷的方法，例如，可举出使用硫酸铜镀敷液、焦磷酸铜镀敷液、电解镀敷镍液等的方法。
可以在凸块形成工序之后，在金属凸块50的长度方向上按压金属凸块50。并且，可以在凸块形成工序与后续的绝缘层去除工序之间进行对层叠体60a的表面(绝缘层32的表面及金属凸块50的前端)进行抛光的抛光工序。能够通过它们来调节金属凸块50的长度。
接着，如图3(b)所示，通过在绝缘层去除工序中去除绝缘层32来获得层叠体60b。由此，去除绝缘层32的全部或一部分，露出配置于无电解镀敷层20中的与金属凸块50的形成位置不同的位置的第2部分20b。由此，例如，能够获得不与绝缘层(包含绝缘层32的所有绝缘层)相接的金属凸块50。绝缘层32例如能够通过氢氧化钠溶液来去除。从抑制残留绝缘层32的残渣的观点出发，可以在绝缘层去除工序之后进行去污处理或等离子体处理。
接着，如图4(a)所示，在无电解镀敷层去除工序(镀敷层去除工序)中，通过去除配置于形成有金属凸块50的侧(图4(a)的上侧)的无电解镀敷层20中的与金属凸块50的形成位置不同的位置的第2部分20b的至少一部分来获得层叠体60c。由此，露出被无电解镀敷层20覆盖的电极层12。无电解镀敷层20的第2部分20b能够通过蚀刻处理来去除。从去除形成无电解镀敷层20时赋予到电极层12上的催化剂(例如钯)而使绝缘可靠性提高的观点出发，可以在蚀刻处理之后进行催化剂去除处理。无电解镀敷层去除工序中，能够去除无电解镀敷层20的第2部分20b的整体或一部分。无电解镀敷层去除工序中，去除了与形成有金属凸块50的侧相反的一侧(图4(a)的下侧)的无电解镀敷层20，但是可以不去除该无电解镀敷层20。
接着，如图4(b)所示，在保护层形成工序中，形成覆盖电极层12的至少一部分的保护层(第2绝缘层、抗蚀层)70。作为保护层70的构成材料，能够使用绝缘材料，可举出包含环氧树脂作为主剂的阻焊材料等。保护层70例如能够通过静电沉积来形成。可以在无电解镀敷层去除工序中露出被无电解镀敷层20覆盖的电极层12之后，在电极层12的表面形成金属层72。并且，可以在绝缘层去除工序之后，在金属凸块50的表面形成金属层74。金属层72、74例如能够通过镀敷镍-金来形成。通过这种保护层形成工序可获得层叠体60d。
并且，在半导体元件层叠工序中，通过在层叠体60d层叠(例如倒装芯片安装)半导体元件来获得电子部件。
根据本实施方式所涉及的层叠体的制造方法，作为用于形成金属凸块50的供电层，能够使用无电解镀敷层20。并且，在形成金属凸块50之后从抑制干扰的产生等的观点出发需要去除供电层时，能够容易地去除相对薄层的无电解镀敷层20的第2部分20b，因此能够简便地获得能够搭载半导体元件的层叠体60a～60d。并且，根据本实施方式所涉及的层叠体的制造方法，无需在基材10上形成绝缘层32之后形成供电层，能够抑制能够搭载半导体元件的层叠体60a～60d的制造工序复杂化。而且，通过本实施方式所涉及的层叠体的制造方法获得的层叠体60a～60d中，能够在基材10上的与金属凸块50的形成位置不同的位置内置(立体安装)半导体元件，并且能够经由金属凸块50与其他半导体元件、模块基板或电子部件连接，因此能够实现具备半导体元件的电子部件的小型化、薄型化或高密度化。
然而，作为在基材上形成金属凸块的方法，考虑在基材上沉积金属层之后，在应形成金属凸块的位置配置掩模的状态下通过蚀刻等去除金属层的不必要部分的方法。然而，这种方法中，通过过度蚀刻金属凸块的侧部而在金属凸块形成锥形部，由此金属凸块的直径有时沿着金属凸块的长度方向不均匀。另一方面，根据本实施方式所涉及的层叠体的制造方法，通过在绝缘层32的开口32a内形成金属凸块50，能够容易地获得具有与开口32a的形状相同的形状的金属凸块50，能够容易地使金属凸块50的直径沿着金属凸块50的长度方向均匀。
以上，对层叠体、电子部件及它们的制造方法的实施方式的一例进行了说明，但是本发明并不限定于上述实施方式。
例如，上述实施方式中，在绝缘层去除工序与保护层形成工序之间进行了无电解镀敷层去除工序，但是也可以不进行无电解镀敷层去除工序，而在绝缘层去除工序之后进行保护层形成工序。如图5所示，此时获得的层叠体60e中，与图4(b)的层叠体60d不同，保护层70配置于电极层12及无电解镀敷层20上。保护层70经由无电解镀敷层20间接地覆盖电极层12。
并且，上述实施方式中，在无电解镀敷层形成工序之后进行了形成保护层70的保护层形成工序，但是也可以在无电解镀敷层形成工序之前进行保护层形成工序。此时，首先，在基材准备工序中准备基材10之后，如图6(a)所示，形成覆盖电极层12的至少一部分的保护层70。保护层70例如覆盖配置于金属凸块50的形成位置的电极层12(图6(a)的右端的电极层)的端部。
接着，如图6(b)所示，在无电解镀敷层形成工序中，通过对配置于基材10的主面10a的电极层12及保护层70实施无电解镀敷来形成无电解镀敷层20。由此，形成覆盖电极层12及保护层70的无电解镀敷层20。无电解镀敷层20具有配置于金属凸块50的形成位置的第1部分20a和配置于与金属凸块50的形成位置不同的位置的第2部分20b。
接着，如图7(a)所示，在绝缘层形成工序中，在配置于基材10上的绝缘体形成开口而获得具有开口32a的绝缘层32。由此，可获得基体40a，该基体40a具备：基材10，其在主面10a具有电极层12；无电解镀敷层20，其至少配置于电极层12上；及绝缘层32，其配置于基材10上，并且具有供无电解镀敷层20(由无电解镀敷层20构成的镀敷层)露出的开口32a。
接着，在凸块形成工序中，在基体40a中的绝缘层32的开口32a内实施电解镀敷，而在开口32a内形成与无电解镀敷层20相接的金属凸块50之后，如图7(b)所示，通过在绝缘层去除工序中去除绝缘层32来获得层叠体60f。在层叠体60f层叠半导体元件而获得电子部件的情况下，可以在无电解镀敷层去除工序中去除无电解镀敷层20中的第2部分20b，也可以不去除该第2部分20b。
而且，上述实施方式中，在金属凸块50与基材10之间，电极层12和无电解镀敷层20在与电极层12及无电解镀敷层20的层叠方向正交的方向上彼此不相邻，但是例如可以如作为金属凸块50及其周围的放大图的图8中所示的层叠体60g那样，在金属凸块50与基材10之间，电极层12和无电解镀敷层20在与电极层12及无电解镀敷层20的层叠方向正交的方向上彼此相邻。层叠体60g中，在绝缘层32的开口32a内配置电极层12，在基材10上形成有具有直径比电极层12大的开口32a的绝缘层32。此时，在金属凸块50的形成位置处的基材10的主面10a中电极层12和无电解镀敷层20在与电极层12及无电解镀敷层20的层叠方向正交的方向上彼此相邻。并且，层叠体60g中，配置于无电解镀敷层20中的金属凸块50的形成位置的第1部分20a和配置于无电解镀敷层20中的与金属凸块50的形成位置不同的位置的第2部分20b在电极层12上在与电极层12及无电解镀敷层20的层叠方向正交的方向上彼此不相邻。
并且，上述实施方式中，使用由无电解镀敷层20构成的镀敷层，形成了与从绝缘层32的开口32a露出的无电解镀敷层20相接的金属凸块50，但是也可以形成镀敷层具有无电解镀敷层和配置于该无电解镀敷层上的电解镀敷层，与从绝缘层的开口露出的电解镀敷层(镀敷层的最表层)相接的金属凸块。
并且，金属凸块可以形成于层叠体的两面。层叠体可以在其中一个主面或两个主面具备多个金属凸块。电子部件可以具备多个半导体元件。
符号说明
10-基材，10a-主面(表面)，12-电极层，20-无电解镀敷层，32-绝缘层，32a-开口，40、40a-基体，50-金属凸块，60a、60b、60c、60d、60e、60f、60g-层叠体，70-保护层。
Claims (20)
1.一种层叠体的制造方法，其中，
基体具备：基材，其在表面具有电极层；无电解镀敷层，其至少配置于所述电极层上；及绝缘层，其配置于所述基材上，并且具有供包含所述无电解镀敷层的镀敷层露出的开口，
该层叠体的制造方法具备：对所述基体实施电解镀敷而在所述开口内形成与所述镀敷层相接的金属凸块的凸块形成工序。
2.根据权利要求1所述的层叠体的制造方法，其中，
在所述凸块形成工序之前，还具备在配置于所述基材上的绝缘体上形成开口而获得所述绝缘层的工序。
3.根据权利要求1或2所述的层叠体的制造方法，其中，
在所述凸块形成工序之前，还具备通过对所述电极层实施无电解镀敷来形成所述无电解镀敷层的无电解镀敷层形成工序。
4.根据权利要求3所述的层叠体的制造方法，其中，
在所述无电解镀敷层形成工序之前，还具备在所述基材上形成具有供所述电极层露出的开口的保护层的工序。
5.根据权利要求1至4中任一项所述的层叠体的制造方法，其中，
在所述凸块形成工序之后，还具备去除所述绝缘层的绝缘层去除工序。
6.根据权利要求5所述的层叠体的制造方法，其中，
在所述绝缘层去除工序之后，还具备去除配置于所述无电解镀敷层中的与所述金属凸块的形成位置不同的位置的部分的工序。
7.根据权利要求5或6所述的层叠体的制造方法，其中，
在所述绝缘层去除工序之后，还具备形成覆盖所述电极层的保护层的工序。
8.根据权利要求1至7中任一项所述的层叠体的制造方法，其中，
所述无电解镀敷层从所述绝缘层的所述开口露出。
9.根据权利要求1至8中任一项所述的层叠体的制造方法，其中，
所述电极层为电路图案。
10.根据权利要求1至9中任一项所述的层叠体的制造方法，其中，
所述电极层及所述无电解镀敷层的层叠方向上的所述金属凸块的长度为10μm以上。
11.根据权利要求1至9中任一项所述的层叠体的制造方法，其中，
所述电极层及所述无电解镀敷层的层叠方向上的所述金属凸块的长度超过150μm。
12.根据权利要求1至11中任一项所述的层叠体的制造方法，其中，
在所述金属凸块与所述基材之间，所述电极层和所述无电解镀敷层在与所述电极层及所述无电解镀敷层的层叠方向正交的方向上彼此不相邻。
13.根据权利要求1至11中任一项所述的层叠体的制造方法，其中，
在所述金属凸块与所述基材之间，所述电极层和所述无电解镀敷层在与所述电极层及所述无电解镀敷层的层叠方向正交的方向上彼此相邻。
14.一种层叠体，其具备：
基材，其在表面具有电极层；
无电解镀敷层，其至少配置于所述电极层上；及
金属凸块，其在所述无电解镀敷层上与包含所述无电解镀敷层的镀敷层相接。
15.根据权利要求14所述的层叠体，其中，
所述金属凸块与所述无电解镀敷层相接。
16.根据权利要求14或15所述的层叠体，其中，
所述电极层为电路图案。
17.根据权利要求14至16中任一项所述的层叠体，其中，
所述电极层及所述无电解镀敷层的层叠方向上的所述金属凸块的长度为10μm以上。
18.根据权利要求14至16中任一项所述的层叠体，其中，
所述电极层及所述无电解镀敷层的层叠方向上的所述金属凸块的长度超过150μm。
19.根据权利要求14至18中任一项所述的层叠体，其中，
在所述金属凸块与所述基材之间，所述电极层和所述无电解镀敷层在与所述电极层及所述无电解镀敷层的层叠方向正交的方向上彼此不相邻。
20.根据权利要求14至18中任一项所述的层叠体，其中，
在所述金属凸块与所述基材之间，所述电极层和所述无电解镀敷层在与所述电极层及所述无电解镀敷层的层叠方向正交的方向上彼此相邻。
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