CN106128949A - 一种消除三维nand形成过程中晶圆表面缺陷的方法 - Google Patents

一种消除三维nand形成过程中晶圆表面缺陷的方法 Download PDF

Info

Publication number
CN106128949A
CN106128949A CN201610515918.9A CN201610515918A CN106128949A CN 106128949 A CN106128949 A CN 106128949A CN 201610515918 A CN201610515918 A CN 201610515918A CN 106128949 A CN106128949 A CN 106128949A
Authority
CN
China
Prior art keywords
film
oxide layer
forming process
wafer surface
surface defects
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610515918.9A
Other languages
English (en)
Inventor
龚睿
张高升
隋翔宇
何佳
唐兆云
霍宗亮
高晶
曾明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN201610515918.9A priority Critical patent/CN106128949A/zh
Publication of CN106128949A publication Critical patent/CN106128949A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及三维存储器领域，尤其涉及一种消除三维NAND形成过程中晶圆表面缺陷的方法，通过在多层氮氧化膜之上沉积完高密度等离子体氧化层后，先利用化学机械研磨工艺平坦化所述高密度等离子体氧化层，再在所述平坦化后的高密度等离子体氧化层之上沉积掩膜层，这样可以研磨掉高密度等离子体氧化层表面的颗粒突起，从而避免沉积掩膜层时引起缺陷，保证了后续通道孔刻蚀工艺的顺利进行。

Description

一种消除三维NAND形成过程中晶圆表面缺陷的方法
技术领域
本发明涉及三维存储器领域，尤其涉及一种消除三维NAND形成过程中晶圆表面缺陷的方法。
背景技术
现有的3D NAND（三维闪存存储器）制作过程中，由于高纵横比通道孔刻蚀要求，通常在氮氧化层上沉积一层较厚的硬掩膜层后再进行通道孔刻蚀。例如堆叠有32层氮氧化层（约1.92μm）的3D NAND，沉积约1.17μm厚的硬掩膜层以保证通道孔刻蚀的高纵横比要求。
但是在硬掩膜层沉积过程中，我们发现在之前的高密度电离工艺中，表面的大颗粒凸起容易吸附电荷产生尖端放电现象，从而引导高强度高密度的电弧被吸附到晶圆上，对晶圆表面产生破坏性缺陷（“Arcing” problem），一旦这种缺陷形成，后续的通道孔刻蚀工艺就无法顺利进行，影响器件功效，导致晶圆废弃。
发明内容
鉴于上述问题，本发明提供一种消除晶圆表面缺陷的方法，以保证通道孔刻蚀工艺的顺利进行，避免晶圆报废，提高器件功效。
本发明解决上述技术问题所采用的技术方案为：
提供一种消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，包括：
提供一半导体衬底；
于所述半导体衬底之上制备复合膜层；
在所述复合膜层的上表面制备中间氧化层后，去除所述中间氧化层表面上的凸起；
沉积掩膜层覆盖所述中间氧化层的表面；
基于覆盖有掩膜层和中间氧化层的所述复合膜层制备所述NAND中的存储堆栈结构。
优选的，所述半导体衬底为一硅衬底。
优选的，所述复合膜层包括多层氮化膜和多层氧化膜。
优选的，所述多层氮化膜和多层氧化膜交替堆叠形成所述复合膜层。
优选的，所述复合膜层与所述半导体衬底接触的一层为氮化膜；所述复合膜层与所述中间氧化层接触的一层为氧化膜。
优选的，所述中间氧化层为高密度等离子体氧化层。
优选的，采用化学气相沉积工艺形成所述复合膜层、所述中间氧化层以及所述掩膜层。
优选的，采用平坦化工艺去除所述中间氧化层表面上的凸起。
优选的，采用化学机械研磨工艺去除所述中间氧化层表面上的凸起。
优选的，所述掩膜层的材质包括无定形碳。
上述技术方案具有如下优点或有益效果：本发明通过在多层氮氧化膜之上沉积完高密度等离子体氧化层后，先利用化学机械研磨工艺平坦化所述高密度等离子体氧化层，再在所述平坦化后的高密度等离子体氧化层之上沉积掩膜层，这样可以研磨掉高密度等离子体氧化层表面的颗粒突起，从而避免沉积掩膜层时引起晶圆表面缺陷，保证了后续通道孔刻蚀工艺的顺利进行，进而保护了整个3D NAND器件。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明消除晶圆表面缺陷的方法流程图；
图2~图6是本发明实施例中各步骤的结构图。
具体实施方式
本发明公开的消除晶圆表面缺陷的方法，运用于3D NAND的形成过程，其具体步骤如图1所示：通过在多层氮氧化膜之上沉积完高密度等离子体氧化层后，先利用化学机械研磨工艺平坦化高密度等离子体氧化层，以消除该高密度等离子体氧化层表面的颗粒凸起；再在平坦化后的高密度等离子体氧化层之上沉积掩膜层，通过这样先研磨掉高密度等离子体氧化层表面的颗粒突起，再沉积掩膜层的方式，避免沉积掩膜层时引起缺陷，保证了后续通道孔刻蚀工艺的顺利进行。
下面结合具体的实施例以及附图详细阐述本发明消除晶圆表面缺陷的方法。
参照图2和图3，首先提供一衬底1，在衬底1上沉积形成多层氮氧化膜（N-O stack）2。该多层氮氧化膜2实际上是多层氮化膜（SiN）和多层氧化膜（SiO2）交替堆叠形成。传统的二维存储器只需要沉积一层氮化层即可，因本发明消除晶圆表面缺陷的方法运用于3DNAND（三维闪存存储器），因此在衬底1上沉积多层氮氧化膜2以形成立体结构。其中多层氮氧化膜的层数根据具体的工艺需求而定，沉积的氮氧化膜的层数越多，其厚度越厚，最终形成的3D NAND的存储空间就越大。例如沉积16层，其厚度约为0.96μm；沉积32层，其厚度约为1.92μm；沉积64层，其厚度约为3.8μm；沉积128层，其厚度约为7.7μm。沉积完多层氮氧化膜2之后，在其表面沉积一层高密度等离子体氧化膜（HDP OX）3。根据工艺需求，该沉积的高密度等离子体氧化膜（HDP OX）3的厚度一般较厚。
沉积多层氮氧化膜2前，在实际生产中，之前的工艺可能会形成各种小颗粒的缺陷，当比较厚的多层氮氧化膜2沉积上去后，之前的小颗粒缺陷就会被顶起来放大成多层氮氧化膜2表面的大颗粒凸起（例如图2中的标识22为多层氮氧化膜2表面的大颗粒凸起）；实际生产中还有可能因为在沉积多层氮氧化膜2的过程中，机台或者反应腔体可能会掉落小颗粒，进而被后续的多层氮氧化膜2沉积覆盖住并放大，这与机台或者反应腔体的健康状况有关系，里面的某些零部件用久了可能会出现各种磨损，以及反应副产物积聚在气体管路中或者腔体周围。因为种种原因，沉积完多层氮氧化膜2后，很容易在其表面形成大颗粒凸起22。
传统形成3D NANA的工艺在堆叠完多层氮氧化膜2后即在其表面继续沉积高密度等离子体氧化膜3和掩膜层。参照图6，因为存在着大颗粒凸起，沉积高密度等离子体氧化膜3时，在高密度电离工艺中，大颗粒凸起容易吸附电荷产生尖端放电现象，从而引导高强度高密度的电弧被吸附到晶圆上，电弧放电对晶圆表面产生破坏性缺陷（Arcing defect）。且该缺陷很可能一直破坏到底下的多层氮氧化膜2中甚至直至衬底1，严重损坏了整个3DNAND器件。
因此，本发明在沉积完高密度等离子体氧化膜（HDP OX）3之后，如图4所示，采用化学机械研磨工艺（CMP）平坦化该高密度等离子体氧化膜3，使其表面的颗粒凸起被研磨掉而留下平坦的表面31。并且由于沉积的高密度等离子体氧化膜（HDP OX）3的厚度较厚，通过CMP工艺还可以将HDP OX研磨至合适厚度，以更利于后续的工艺步骤。在CMP工艺将高密度等离子体氧化膜（HDP OX）3表面的大颗粒凸起研磨至平坦化的表面31之后，如图5所示，再沉积一层掩膜层4覆盖平坦化的表面31之上，这样沉积的掩膜层4表面平滑，不会发生缺陷，保护了3D NAND器件。
作为一个优选的实施例，此处沉积的掩膜层4是一种a-C（amorphous Carbon，无定形碳）膜层，该a-C膜层对光刻工艺（后续制备3D NAND需要光刻工艺进行通道孔刻蚀）的光线吸收能力很强，与特定材质的氮氧化硅膜层配合使用以降低光线的反射率。该a-C膜层优选在线宽较小的关键光刻工艺中使用（例如90nm工艺以下），符合本实施例制备3D NAND的工艺需求。同时，该a-C膜层还是后续蚀刻工艺的硬掩膜阻挡层（即掩膜层4），因为后续制备3D NAND需要蚀刻深孔，所以需要较厚的硬掩膜阻挡层来改善蚀刻工艺水平。
进一步的，本实施例中优选采用Kodiak膜作为无定形碳膜层（即掩膜层4），Kodiak膜是APF（Advanced Pattern Film）的一种，优选作为光刻工艺的抗反射层来改善光刻工艺。
作为一个优选的实施例，本实施例中采用化学机械研磨工艺（CMP）使高密度等离子体氧化膜（HDP OX）3表面平坦化，在实际运用中，还可以采用其他工艺手段进行平坦化操作。
沉积完掩膜层4之后，再对底下的多层氮氧化膜2进行通道孔刻蚀，并在刻蚀的通道孔内沉积介质层，以继续制作3D NAND，因这些步骤与现有工艺类似，本发明在此不再赘述。
综上所述，本发明提供的一种消除三维NAND形成过程中晶圆表面缺陷的方法，通过在多层氮氧化膜之上沉积完高密度等离子体氧化层后，先利用化学机械研磨工艺平坦化所述高密度等离子体氧化层，再在所述平坦化后的高密度等离子体氧化层之上沉积掩膜层，这样可以研磨掉高密度等离子体氧化层表面的颗粒突起，从而避免沉积掩膜层时引起缺陷，保证了后续通道孔刻蚀工艺的顺利进行，从而保护了整个3D NAND器件。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，包括：
提供一半导体衬底；
于所述半导体衬底之上制备复合膜层；
在所述复合膜层的上表面制备中间氧化层后，去除所述中间氧化层表面上的凸起；
沉积掩膜层覆盖所述中间氧化层的表面；
基于覆盖有掩膜层和中间氧化层的所述复合膜层制备所述NAND中的存储堆栈结构。
2.如权利要求1所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，所述半导体衬底为一硅衬底。
3.如权利要求1所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，所述复合膜层包括多层氮化膜和多层氧化膜。
4.如权利要求3所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，所述多层氮化膜和多层氧化膜依次交替堆叠形成所述复合膜层。
5.如权利要求4所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，所述复合膜层与所述半导体衬底接触的一层薄膜为所述氮化膜；所述复合膜层与所述中间氧化层接触的一层薄膜为所述氧化膜。
6.如权利要求1所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，所述中间氧化层为高密度等离子体氧化层。
7.如权利要求1所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，采用化学气相沉积工艺形成所述复合膜层、所述中间氧化层以及所述掩膜层。
8.如权利要求1所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，采用平坦化工艺去除所述中间氧化层表面上的凸起。
9.如权利要求8所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，所述平坦化工艺为化学机械研磨工艺。
10.如权利要求1所述的消除三维NAND形成过程中晶圆表面缺陷的方法，其特征在于，所述掩膜层的材质包括无定形碳。
CN201610515918.9A 2016-07-04 2016-07-04 一种消除三维nand形成过程中晶圆表面缺陷的方法 Pending CN106128949A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610515918.9A CN106128949A (zh) 2016-07-04 2016-07-04 一种消除三维nand形成过程中晶圆表面缺陷的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610515918.9A CN106128949A (zh) 2016-07-04 2016-07-04 一种消除三维nand形成过程中晶圆表面缺陷的方法

Publications (1)

Publication Number Publication Date
CN106128949A true CN106128949A (zh) 2016-11-16

Family

ID=57469197

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610515918.9A Pending CN106128949A (zh) 2016-07-04 2016-07-04 一种消除三维nand形成过程中晶圆表面缺陷的方法

Country Status (1)

Country Link
CN (1) CN106128949A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993922A (zh) * 2017-11-30 2018-05-04 上海华力微电子有限公司 避免控制栅形成中刻蚀返工导致无定型碳膜剥落的方法
CN110514461A (zh) * 2019-08-29 2019-11-29 上海华力微电子有限公司 一种化学机械研磨机台缺陷检测方法
CN111261513A (zh) * 2020-02-03 2020-06-09 长江存储科技有限责任公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090042462A (ko) * 2007-10-26 2009-04-30 주식회사 하이닉스반도체 반도체소자의 층간절연막 평탄화방법
CN101714525A (zh) * 2008-09-29 2010-05-26 株式会社瑞萨科技 半导体集成电路器件及半导体集成电路器件的制造方法
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090042462A (ko) * 2007-10-26 2009-04-30 주식회사 하이닉스반도체 반도체소자의 층간절연막 평탄화방법
CN101714525A (zh) * 2008-09-29 2010-05-26 株式会社瑞萨科技 半导体集成电路器件及半导体集成电路器件的制造方法
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993922A (zh) * 2017-11-30 2018-05-04 上海华力微电子有限公司 避免控制栅形成中刻蚀返工导致无定型碳膜剥落的方法
CN107993922B (zh) * 2017-11-30 2020-12-01 上海华力微电子有限公司 避免控制栅形成中刻蚀返工导致无定型碳膜剥落的方法
CN110514461A (zh) * 2019-08-29 2019-11-29 上海华力微电子有限公司 一种化学机械研磨机台缺陷检测方法
CN111261513A (zh) * 2020-02-03 2020-06-09 长江存储科技有限责任公司 半导体结构及其制备方法
CN111261513B (zh) * 2020-02-03 2021-07-06 长江存储科技有限责任公司 半导体结构及其制备方法

Similar Documents

Publication Publication Date Title
US10276381B2 (en) Semiconductor methods and devices
TWI619144B (zh) 用於多重圖案化之利用可灰化硬遮罩間隙塡充的影像反轉
TWI302635B (en) Partially formed integrated circuit and method of integrated circuit fabrication and forming an integrated circuit
WO2010134176A1 (ja) 凹凸パターン形成方法
US20090140418A1 (en) Method for integrating porous low-k dielectric layers
CN108206131B (zh) 半导体结构以及半导体结构的形成方法
CN106128949A (zh) 一种消除三维nand形成过程中晶圆表面缺陷的方法
CN108831886A (zh) 三维存储器
CN107564916B (zh) 一种3d nand存储器件的平坦化方法
JP2015191922A (ja) 半導体装置の製造方法
CN109065547A (zh) 三维存储器的制作方法
CN109148258A (zh) 形成氧化层的方法
CN107833892B (zh) 一种顶层选择栅切线的氧化物填充方法
CN106409769A (zh) 一种形成梯形结构的存储堆栈的方法
TW201515093A (zh) 用於金屬化圖案描繪之乾蝕刻方法
US11877519B2 (en) Semiconductor device manufacturing method
JP2009016446A (ja) 半導体装置の製造方法及び記憶媒体
TW201943109A (zh) 蝕刻磁穿隧接面結構的方法
CN102760751A (zh) 半导体器件的结构及形成方法
CN106098694B (zh) 一种非易失存储器结构及其制作方法
CN104078346A (zh) 半导体器件的平坦化方法
TWI774311B (zh) 用於半導體元件的鈍化層及其製造方法
JP2009032872A (ja) 半導体装置の製造方法
CN104465489B (zh) 半导体器件及其形成方法
TWI243452B (en) Method for forming capacitor of ferroelectric random access memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20161116

RJ01 Rejection of invention patent application after publication