KR20090042462A - 반도체소자의 층간절연막 평탄화방법 - Google Patents
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Abstract
도전 패턴이 형성된 기판 상에 상기 도전 패턴을 매립하는 HDP 산화막을 형성하고, HDP 산화막을 오토스탑슬러리(ASS)로 CMP하여 HDP 산화막에 수반된 단차를 제거하는 반도체소자의 층간절연막 평탄화방법을 제시한다.
고밀도 플라즈마 산화막, 오토스탑슬러리, 층간절연막, CMP
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 상세하게는 반도체소자의 층간절연막 평탄화방법에 관한 것이다.
최근 반도체소자가 고집적화되고, 반도체소자의 크기가 축소됨에 따라, 3차원형상의 다층 구조에 대한 연구가 진행되고 있다. 이에 따라, 반도체기판 상에 형성된 절연막과 금속막의 평탄화 필요성이 증가하고 있으며, 절연막과 금속막의 평탄화를 위해 화학기계연마(CMP;Chemical Mechanical Polising)공정이 수행되고 있다.
CMP 공정은 폴리싱 패드와 슬러리를 이용하는 기계적인 방법과 슬러리 용액 내의 화학적 성분을 이용하는 화학적인 방법을 병합하여 웨이퍼의 표면을 기계-화학적으로 연마할 수 있다. 예컨대, 웨이퍼 막질과 패드 사이의 기계적인 마멸효과와 슬러리 내에 포함된 식각용 화학물질에 의한 연마의 효과를 동시에 이용하여 막질을 평탄화할 수 있다.
그러나, 반도체 기판 또는 웨이퍼의 구경이 커짐에 따라, 하부 패턴의 밀도 차이에 의해 단차가 크게 발생하여 CMP 후에 균일한 평탄도를 구현하기가 어려워지고 있다. 특히, 셀 영역과 주변회로 영역의 밀도 차이로 인해 후속 CMP 공정을 수행함에도 불구하고, 하부 패턴을 전기적으로 절연시키기 위한 층간절연막을 균일하게 CMP 하는데 많은 시간이 소요되고 있다. 따라서, 층간절연막을 균일하게 평탄화하면서 연마 시간을 보다 더 단축하기 위한 연구가 이루어지고 있다.
본 발명에 따른 반도체소자의 층간절연막 평탄화방법은, 도전 패턴이 형성된 기판 상에 상기 도전 패턴을 매립하는 HDP 산화막을 형성하는 단계; 및 상기 HDP 산화막을 오토스탑슬러리(ASS)로 CMP하여 상기 HDP 산화막에 수반된 단차를 제거하는 단계를 포함한다.
상기 도전 패턴은 캐패시터 전극으로 이루어지는 것이 바람직하다.
상기 HDP 산화막은 증착-식각-증착(DED:Deposition-Etch-Deposition)공정을 반복적으로 수행하여 형성하는 것이 바람직하다.
상기 오토스탑슬러리는 세리아 계열의 연마제와, 첨가제 및 억제제의 혼합물질로 이루어지는 것이 바람직하다.
본 발명에 따른 반도체소자의 층간절연막 평탄화방법은, 도전 패턴이 형성된 기판 상에 TEOS막을 형성하는 단계; 상기 TEOS막 상에 상기 도전 패턴을 매립하는 HDP 산화막을 형성하는 단계; 및 상기 HDP 산화막을 오토스탑슬러리(ASS)로 CMP하여 상기 HDP 산화막에 수반된 단차를 제거하는 단계를 포함한다.
상기 도전 패턴은 캐패시터 전극으로 이루어지는 것이 바람직하다.
상기 HDP 산화막은 증착-식각-증착 공정을 반복적으로 수행하여 형성하는 것이 바람직하다.
상기 오토스탑슬러리는 세리아 계열의 연마제와, 첨가제 및 억제제의 혼합물질로 이루어지는 것이 바람직하다.
본 발명은 도전 패턴 예컨대, 캐패시터가 형성된 반도체기판 상에 고밀도플라즈마(HDP;High Density Plasma) 산화막을 형성하여 도전 패턴을 절연시킨 후, 오토스탑 슬러리(ASS;Auto Stop Slurry)로 CMP 하여 연마시간을 단축할 수 있는 반도체소자의 평탄화방법을 제시한다.
HDP 산화막은 바람직하게, 증착-식각-증착(DED;Deposition-Etch-Deposition)공정을 반복하는 방법 또는, 증착-식각-증착-식각(DEDE;Deposition-Etch-Deposition-Etch)공정을 반복하는 방법으로 형성할 수 있다.
한편, ASS는 연마입자와 첨가제의 혼합물에 억제제(inhibitor)를 첨가하여 압력에 의해 민감하게 반응할 수 있다. 연마입자(abrasive)는 세리아 계열이며, 첨가제는 유기첨가제(Organic additive)를 사용한다. 이때, 연마압력에 민감하게 반응하도록 하기 위해 억제제는 벤조트리아졸(Benzotriazole) 또는 하이드로젠프탈레이트염(Hydrogen phthalate salts)을 이용할 수 있다. 예컨대, ASS는 단차가 높은 지역에서는 압력이 집중되어 연마 속도가 높게 나오고, 단차가 낮은 지역에서는 압력이 낮아 연마가 진행되지 않아 결국 단차가 높은 지역과 단차가 낮은 지역간에 단차를 제거할 수 있다.
이에 따라, HDP 산화막을 형성하는 과정에서 유발된 단차를 이용해 ASS로 CMP함으로써 단차의 높이에 따른 연마 속도를 향상시켜 연마 시간을 단축하면서 보다 균일하게 평탄화된 막질을 얻을 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체소자의 층간절연막 평탄화 방법은, 먼저 반도체기판(100) 상에 도전 패턴 예컨대, 캐패시터(140)를 형성한다. 여기서, 반도체기판(100)은 셀 영역(A)과 주변회로 영역(B)으로 구분되며, 캐패시터(140)는 반도체기판(100)의 셀 영역(A)에 형성된다.
도면에는 상세하게 나타나지 않았지만, 캐패시터를 형성하기 위해서는 먼저, 반도체기판(100) 상에 제1 층간절연막(ILD1;Inter layer Dielectric 1)(110)을 형성한다. 제1 층간절연막(110)을 형성하기 이전에, 디램(DARM)과 같은 메모리 소자의 경우, 반도체기판(100)에 얕은 트렌치 소자분리(STI;Shallow Trench Isolation)공정으로 수행된 소자분리막에 의해 활성영역이 설정되고, 반도체기판(100)의 활성영역에 불순물 영역 및 게이트전극을 포함하는 트랜지스터가 형성된다. 제1 층간절연막(110)을 선택적으로 관통하여 반도체기판(100)의 활성영역과 비트라인 콘택을 형성한 후, 비트라인을 형성한다.
다음에, 비트라인을 전기적으로 절연시키는 제2 층간절연막(ILD2;Inter layer Dielectric 2)(120)을 형성한다. 제2 층간절연막(120) 및 제1 층간절연막(110)을 관통하여 반도체기판(100)과 전기적으로 접속하는 스토리지노드콘택(SNC;Storge Node Contact)(130)을 형성한다. 스토리지노드콘택(130)이 형성된 제2 층간절연막(120) 상에 하부전극, 유전체막 및 상부전극으로 이루어진 캐패시터(140)를 형성한다. 캐피시터(140)는 제한된 면적 내에서 유효 표면적을 향상시키기 위해 실린더 구조의 캐패시터를 형성할 수 있으나, 이에 한정되지 않는다.
도 2를 참조하면, 캐패시터(140)가 형성된 반도체기판(100) 상에 제3 층간절연막(IDL3; Inter layer Dielectric 3)(150)을 형성한다. 제3 층간절연막(150)은 바람직하게, 고밀도 플라즈마(HDP;High Density Plasma)산화막으로 형성한다. 고밀 도 플라즈마 산화막은 증착-식각-증착(DED;Deposition-Etch-Deposition)공정을 반복하는 방법 또는, 증착-식각-증착-식각(DEDE;Deposition-Etch-Deposition-Etch)공정을 반복하는 방법으로 형성한다.
증착 및 식각공정을 반복하는 방법으로 HDP 산화막을 형성하게 되면, 하부의 도전 패턴 예컨대, 캐패시터(140)의 형상 프로파일(profile)에 영향을 받아 HDP 산화막의 높이 차이 예컨대, 단차가 유발된다. 또한, 셀 영역(A)과 주변회로 영역(B)의 하부 패턴 밀도 차이로 인해 셀 영역(A)과 주변회로 영역(B)의 HDP 산화막의 단차 차이가 유발된다.
증착 및 식각공정을 반복하는 방법으로 HDP 산화막을 형성함으로써, 후속 ASS만으로 CMP 공정을 수행하더라도 유발된 단차에 의해 보다 균일하게 평탄화할 수 있다.
이때, 제3 층간절연막(150)은 캐패시터(140)가 형성된 반도체기판(100) 상에 TEOS막으로 캐패시터(140)를 매립한 후, TEOS막 상부에 HDP 산화막을 형성하여 단차를 유발할 수도 있다.
도 3을 참조하면, 오토스탑 슬러리(ASS;Auto Stop Slurry)로 CMP 공정을 수행하여 제3 층간절연막(150a) 평탄화시킨다.
구체적으로, 연마대상막 예컨대, 제3 층간절연막(150a)과 연마 패드를 접촉시킨 후, 연마 패드 상에 ASS 예컨대, 세리아 계열의 슬러리를 공급하여 CMP를 진행하여 HDP 산화막의 단차를 제거한다. ASS는 연마입자와 첨가제의 혼합물에 억제제(inhibitor)를 첨가하여 압력에 의해 민감하게 반응한다. 이때, 연마입 자(abrasive)는 세리아 계열이며, 첨가제는 유기첨가제(Organic additive)를 사용한다. 이때, 연마압력에 민감하게 반응하도록 하기 위해 억제제는 벤조트리아졸(Benzotriazole) 또는 하이드로젠프탈레이트염(Hydrogen phthalate salts)을 이용할 수 있다.
예컨대, ASS는 가해지는 압력차에 의한 슬러리 특성으로 인해 단차가 높은 지역에서 압력이 집중되어 연마 속도가 높게 나오고, 단차가 낮은 지역에서는 압력이 낮아 연마가 진행되지 않아 결국 단차가 높은 지역과 단차가 낮은 지역간에 단차를 제거할 수 있다. 또한, 셀 영역과 주변회로 영역의 단차 차이가 유발되어도 상대적으로 큰 단차를 가진 셀 영역은 빠르게 연마되고, 주변회로 영역에는 셀 영역보다 느리게 연마되므로 보다 균일하게 평탄화할 수 있다.
한편, 제3 층간절연막(150a)으로 통상적으로 사용하는 TEOS막으로 캐패시터를 매립하는 경우, TEOS막 특성으로 인해 TEOS막은 HDP산화막보다 상대적으로 평탄화된 막질로 형성된다. ASS는 연마대상막이 연마 패드에 닿은 각도가 일정 각도 이상 유지되지 않으면 연마가 이루어지지 않기 때문에, ASS로 CMP 공정을 수행하기 위해서는, 노멀 슬러리(normal slurry) 예컨대, LSS를 이용하여 TEOS막과 연마 패드가 일정 각도 이상 벌어지는 1차 CMP를 수행한 후, ASS슬러리로 2차 CMP 수행하는 방법이 제안되었다. 그러나, 이러한 방법은 연마 시간이 많이 소요될 뿐만 아니라 두 단계에 걸친 CMP 공정으로 인해 추가 결함 등의 문제점이 유발되고 있다.
이에 따라, 본 발명의 실시예예서는 단차를 수반하는 고밀도 플라즈마 산화막으로 도전패턴을 매립한 후, 고밀도 플라즈마산화막을 ASS 슬러리로 CMP함으로 써, 연마 시간을 보다 더 단축시킬 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 3은 본 발명의 반도체소자의 층간절연막 평탄화방법을 설명하기 위해 나타내 보인 단면도들이다.
Claims (8)
- 도전 패턴이 형성된 기판 상에 상기 도전 패턴을 매립하는 HDP 산화막을 형성하는 단계; 및상기 HDP 산화막을 오토스탑슬러리(ASS)로 CMP하여 상기 HDP 산화막에 수반된 단차를 제거하는 단계를 포함하는 반도체소자의 층간절연막 평탄화방법.
- 제1항에 있어서,상기 도전 패턴은 캐패시터 전극으로 이루어지는 반도체소자의 층간절연막 평탄화방법.
- 제1항에 있어서,상기 HDP 산화막은 증착-식각-증착(DED:Deposition-Etch-Deposition)공정을 반복적으로 수행하여 형성하는 반도체소자의 층간절연막 평탄화방법.
- 제1항에 있어서,상기 오토스탑슬러리는 세리아 계열의 연마제와, 첨가제 및 억제제의 혼합물질로 이루어지는 반도체소자의 층간절연막 평탄화방법.
- 도전 패턴이 형성된 기판 상에 TEOS막을 형성하는 단계;상기 TEOS막 상에 상기 도전 패턴을 매립하는 HDP 산화막을 형성하는 단계; 및상기 HDP 산화막을 오토스탑슬러리(ASS)로 CMP하여 상기 HDP 산화막에 수반된 단차를 제거하는 단계를 포함하는 반도체소자의 층간절연막 평탄화방법.
- 제5항에 있어서,상기 도전 패턴은 캐패시터 전극으로 이루어지는 반도체소자의 층간절연막 평탄화 방법.
- 제5항에 있어서,상기 HDP 산화막은 증착-식각-증착 공정을 반복적으로 수행하여 형성하는 반도체소자의 층간절연막 평탄화방법.
- 제5항에 있어서,상기 오토스탑슬러리는 세리아 계열의 연마제와, 첨가제 및 억제제의 혼합물질로 이루어지는 반도체소자의 층간절연막 평탄화방법.
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|---|---|---|---|---|
| CN106128949A (zh) * | 2016-07-04 | 2016-11-16 | 武汉新芯集成电路制造有限公司 | 一种消除三维nand形成过程中晶圆表面缺陷的方法 |
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2007
- 2007-10-26 KR KR1020070108237A patent/KR20090042462A/ko not_active Application Discontinuation
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