CN106030559A - 用于降低功耗的中断处理的同步 - Google Patents

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CN106030559A
CN106030559A CN201480076274.7A CN201480076274A CN106030559A CN 106030559 A CN106030559 A CN 106030559A CN 201480076274 A CN201480076274 A CN 201480076274A CN 106030559 A CN106030559 A CN 106030559A
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P.哈马伦
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Abstract

公开了一种处理器，并且该处理器包括：至少一个核心，包括第一核心；以及中断延迟逻辑。中断延迟逻辑用于在第一时间接收第一中断以及延迟处理第一中断达开始于第一时间的第一时间延迟，除非在第一核心处理第二中断的第二时间处第一中断挂起。如果在第二时间处第一中断挂起，则中断延迟逻辑指示第一核心在第一时间延迟完成之前开始处理第一中断。其他实施例被公开并要求保护。

Description

用于降低功耗的中断处理的同步
技术领域
实施例涉及中断处理。
背景技术
诸如便携设备（例如，智能电话、平板等等）之类的设备可以具有高比率的异步事件，该异步事件作为可以提供输入的***设备的多样性的结果而发生。例如，异步事件可以包括运动传感器、光传感器、触摸屏等。另外，这些便携设备可以接收同步事件，诸如涉及蜂窝网络寻呼的周期性中断、周期性计时器事件等。
与同步和异步事件、对处理器的输入相关联的中断消息（“中断”）可以引起处理器摆振，例如，在活跃状态和非活跃状态之间过度振荡，这可能继而由于作为从非活跃到活跃状态转变的结果的“唤醒”功率成本而引起高功耗，这可能会导致电源（例如，电池）的再充电之间时间段的减少。
附图说明
图1是根据本发明的实施例的***的框图。
图2是根据本发明的实施例的中断延迟控制器的框图。
图3A是根据本发明的实施例的处理器核心的框图。
图3B是根据本发明的实施例的要处理的中断的定时图。
图4是根据本发明的实施例的由处理器处理中断事件的方法的流程图。
图5是根据本发明的实施例的***的框图。
图6是根据本发明的另一实施例的***的框图。
图7是根据本发明的实施例的片上***的框图。
具体实施方式
中断源可根据源的特性和对于处理从所述源接收的中断的要求进行分类。例如，一些中断在处理之前在没有故意延迟的情况下被服务（本文中的“硬中断”或“关键中断”，例如，与例如蜂窝传输标准相关联的周期性中断）。其他中断（本文中的“软中断”或“非关键中断”）是较不时间敏感的并且可被故意延迟，其中时间延迟根据中断源的性质（例如，***设备/应用程序）被分配。
在实施例中，可编程延迟值可以针对每个事件或事件组被确立。中断可以被分组，以使得处理器可以在处理器从非活跃（“睡眠”）状态被激活（“唤醒”）时处置（例如，“批处理”）多个中断。中断的批处理可以减少处理器在给定的时间帧内所经历的活跃/非活跃循环的总数，这能够降低处理器的总体功率使用。
在实施例中，例如当处理器和/或片上***（SoC）处于功率节省（非活跃）状态（例如，高级计算和电源接口（ACPI）断电状态C1-C6之一）中时，编程的延迟计时器值可由操作***获得以延迟中断处理（例如，经由执行与中断相关联的处置器）。针对各种类型的中断的编程的延迟值使得中断处理能够被批处理，而不是单独处理每个中断，单独处理每个中断由于处理器或Soc的每个非活跃到活跃转变而能够引起大的功耗。在实施例中，中断处理基于分配给每个中断的对应延迟时间来动态地自动对事件进行分组。
图1是根据本发明的实施例的***100的框图。***100包括：处理器110，其包括一个或多​​个核心1020-102N、中断控制器104、和中断延迟控制器106；多个***设备1200-120M，耦合到处理器110；和动态随机存取存储器（DRAM）130，耦合到处理器110。
在操作中，处理器110可以从***设备1200-120M中的一个或多个接收中断消息（本文中也称为“中断”）。“中断”中的一个或多个（“硬中断”）可以与对应的硬实时中断事件相关联，针对硬实时中断事件的该中断将在被接收时被处理，例如，不被故意延迟。例如，硬中断可以与涉及蜂窝标准的周期性事件相关联，并且硬中断一被接收就由处理器110处理，例如不具有故意时间延迟。
其它中断可以是周期性（例如，同步）或非周期性（例如，异步）的，但不与硬实时中断事件相关联，并且因此这样的中断（“软中断”）的处理可能被延迟，例如故意时间延迟。例如，异步中断可以与异步事件（诸如传感器输入、触摸屏、可不定期地接收到的数据等）相关联。
对于创建软事件（例如，产生软中断）的每个***设备1200 - 120M，可以分配用于处理每个软中断的对应时间延迟。用于处理从源***设备接收的软中断的时间延迟可以基于源***设备的特性来确定，并且可以在使用***100之前被确定。例如，在确定针对软中断的可接受的时间延迟时要考虑的一个因素可以是相关联事件的发生的最坏情况频率。例如，如果在最坏情况估计中，每100毫秒发生一事件，则用于处理相关联的中断的100 μs延迟将会有可忽略的性能影响。在处理器110接收一个或多个中断之前，可以提供时间延迟（例如，存储在处理器110中）。
由中断延迟控制器106从一个或多个***设备1200 - 120M接收的硬中断可以被传递到中断控制器104以在没有故意时间延迟的情况下被处理。当由处理器110接收到软中断时，中断延迟控制器106可以基于已经提供该软中断的***设备120选择对应的时间延迟（例如，存储在中断延迟控制器106中）。对于接收的每个软中断，中断延迟控制器可以例如经由对应的计时器开始对应时间延迟的计数，并且当对应的计时器已经达到时间延迟的结束时，软中断可以被释放到中断控制器104并且由中断控制器104引导以便由核心1020-102N之一进行处理。
在实施例中，当硬中断由处理器110接收到以用于立即处理时，中断延迟控制器106可确定是否有任何软中断正在挂起，例如，相关联的计时器已经开始对软中断的时间延迟进行计数，并且尚未完成其计数。中断延迟控制器106可以把一个或多个挂起的软中断释放给中断控制器104以供核心1020-102N之一进行处理，例如在未完成相关联计时器的计数的情况下。被释放以供核心处理的中断在核心活跃时（例如核心从硬中断被接收到的时间一直到被释放的所有软中断的处理被完成时保持活跃）被处理。
在另一实施例中，第一软中断将由于计时器期满（例如，相关联的计时器已经完成了其对相应时间延迟的计数）而由核心1020-102N中的第一核心处理。中断延迟控制器106可以在每个相应的时间延迟完成之前释放一个或多个其它挂起的软中断给中断控制器104以供第一核心处理。被释放以供第一核心处理的中断将被批处理，例如作为第一软中断处理的结果而第一核心活跃时被处理。该核心将保持活跃直到已被释放的中断的处理完成。
在每个上述实施例中，当特定中断被发送到中断控制器以便被处理时，中断延迟控制器106 可以释放一个或多个挂起中断以在核心的单个活跃时间段期间被处理。因此，特定核心针对待处理的每个中断不在不活跃和活跃状态之间振荡。中断的批处理能够减少摆振并能够降低处理器的功率使用，该功率使用本来由于“唤醒”功率成本而被消耗。也即是说，通过批处理中断，针对要处理的多个中断，重新激活核心所消耗的功率可以从多个唤醒情况被减少为单个唤醒情况。
图2是根据本发明实施例的中断延迟控制器200的框图。中断延迟控制器200包括时间延迟计数器2101-210L、时间延迟寄存器2201-220L、以及中断延迟逻辑222，中断延迟逻辑222包括中断检测逻辑224、计数器分配逻辑226和挂起中断释放逻辑228。包括中断检测逻辑224、计数器分配逻辑226和挂起中断释放逻辑228的中断延迟逻辑222可以在软件、硬件、固件或者它们的组合中被实现。
在操作中，多个***设备可以生成中断2021 - 202J。从一些***设备接收到的中断中的一些可以是硬中断，例如，在没有故意延迟的情况下被处理。其它中断可以是软中断，并且可以在处理之前被延迟。
该中断检测逻辑224可以检测接收到的每个硬中断，并且可以在无延迟的情况下把每个硬中断发送给中断控制器230，以输出给特定的核心进行处理。
每个计数器2101-210L具有相关联的时间延迟寄存器2201-220L，时间延迟寄存器2201-220L存储与发出软中断的特定***设备对应的所确定的时间延迟。针对给定***设备的时间延迟可被存储在相关联的时间延迟寄存器2201-220L中（例如在中断延迟控制器200的操作之前），并且可以取决于多个因素（例如，性能影响），如上所述。计数器分配逻辑226可以把从特定***设备接收到的每个中断分配给对应计数器210i，对应计数器210i的时间延迟寄存器220 i与特定***设备相关联。例如，当从第一***设备接收到第一中断时，计数器分配逻辑226可以把第一中断分配给第一计时器2101，第一计时器2101开始时间计数达到与第一***设备相关联并且存储在寄存器2201中的第一时间延迟值（例如，从第一时间延迟值向下计数，或向上计数到第一时间延迟值）。当时间计数已经期满时，中断被释放给中断控制器230以供由中断控制器230所确定的所选择的核心之一处理。
中断检测逻辑224可以检测硬中断的接收并且可以在没有故意延迟的情况下把所接收到的硬中断引导到中断控制器230。处理硬中断可以触发挂起中断释放逻辑228在所分配的时间延迟完成之前释放挂起（例如，经由时间延迟计数器210而被故意延迟）的一个或多个软中断给中断控制器230。
而且，对于计数器210完成其对相关联的时间延迟的计数的每个情况，对应的中断被释放给中断控制器230以供处理器的特定核心（由中断控制器230确定的特定核心）处理。中断的释放可以使得挂起中断释放逻辑228释放一个或多个挂起中断给中断控制器230，以供特定核心进行处理。
现在参考图3A，示出根据本发明的一个实施例的处理器核心300的框图。如图3A中所示，处理器核心300可以是多级流水线无序处理器。
根据本发明的实施例，核心300可包括中断延迟单元302。中断可以从各种***设备被接收并且中断检测逻辑304可以检测所接收到的中断是硬中断还是软中断。如果接收到的中断是硬中断，则接收到的中断被发送到前端单元310，并且在不延迟的情况下（例如，在不引入故意时间延迟的情况下）由执行单元320进行处理。如果接收到的中断是软中断，则中断检测逻辑304可以指示计数器分配逻辑306分配延迟计数器3071 - 307L中的一个给接收到的中断。所分配的延迟计数器307i可以计数确定的时间延迟Ti，其中Ti被存储在对应的时间延迟寄存器3091 - 309L中，并且中断延迟单元302可以延迟处理所接收到的软中断，同时对应的延迟计数器307i计数相应的时间延迟Ti。
如果接收到的（软）中断在另一中断（例如，硬中断，或其延迟计数器已经期满的另一软中断）正在被处理时挂起（例如，被中断延迟单元302推迟，直至相应的延迟计数器307i期满），则挂起中断释放逻辑308可以根据本发明的实施例使得挂起的软中断在其相应的延迟计数器307i期满之前并且在执行单元320处于活跃状态时被释放以用于处理。
如果没有中断正被处理并且无指令正被处理，则功率调整逻辑318可以指示执行单元320把功率使用从完全活跃水平减少到功率使用的较低水平。当中断和/或指令排队被处理时，功率调整逻辑318可以指示执行单元320恢复加电状态。
如图3A中看到的，核心300包括前端单元310，其可以被用来取回要执行的指令并把他们准备好，用于稍后在处理器中使用。例如，前端单元310可以包括取回单元301、指令高速缓存303和指令解码器305。在一些实现方式中，前端单元310还可以包括跟踪高速缓存，与微代码存储装置以及微操作存储装置一起。取回单元301可以例如从存储器或指令高速缓存303取回宏指令，并把它们馈送到指令解码器305以把它们解码成基元，即微操作，以供处理器执行。
耦合在前端单元310和执行单元320之间的是无序（OOO）引擎315，其可以被用来接收微指令和针对执行准备他们。更具体地说，OOO引擎315可以包括各种缓冲器用于对微指令流进行重新排序并且分配执行所需的各种资源，以及提供逻辑寄存器的重命名到诸如寄存器文件330和扩展寄存器文件335之类的各种寄存器文件内的存储位置上。寄存器文件330可以包括用于整数和浮点运算的单独寄存器文件。扩展寄存器文件335可为矢量尺寸单元提供存储，例如，每个寄存器256或512位。
执行单元320中可以存在各种资源，包括例如，除其他专门硬件之外，各种整数、浮点和单指令多数据（SIMD）逻辑单元。例如，除了其他这样的执行单元之外，这样的执行单元可以包括一个或多个算术逻辑单元（ALU）322。
来自执行单元的结果可以被提供给退出逻辑，即重新排序缓冲器（ROB）340。更具体地，ROB 340可以包括各种阵列和逻辑以接收与被执行的指令相关联的信息。该信息随后被ROB 340检查以确定是否该指令可以被有效地退出并且结果数据提交到处理器的架构状态，或者是否一个或多个异常发生从而阻止指令的适当退出。当然，ROB 340可以处置与退出相关联的其他操作。
如图3A中所示，ROB 340耦合到高速缓存350，在一个实施例中，高速缓存350可以是低级别高速缓存（例如，L1高速缓存），但是本发明的范围并不限于这个方面。而且，执行单元320可以直接耦合到高速缓存350。从高速缓存350，可以利用较高级别高速缓存、***存储器等发生数据通信。虽然图3A的实施例中以该高级别示出，但要理解本发明的范围并不限于这个方面。例如，虽然图3A的实现方式关于无序机器，诸如所谓的x86指令集架构（ISA），但本发明的范围并不限于这个方面。也就是说，其他实施例可以在按序处理器、精简指令集计算（RISC）处理器（诸如基于ARM的处理器）或可以经由模拟引擎和相关联的逻辑电路模拟不同ISA的指令和操作的另一类型ISA的处理器中被实现。
图3B是根据本发明的实施例的要处理的中断的定时图。
中断1消息（354-360）是硬中断。中断2消息（362、366、370、374）是周期性的软中断。中断3消息（378、382）是非周期性的软中断。
所有中断都将由相同的核心处理。 软中断可能被延迟，其中每个软中断具有对应的时间延迟，如以上关于图2所讨论的。周期性软中断362、366、370和374中的每一个在时间上被延迟，以便分别被处理成为经延迟的中断364、368、372和376。异步软中断378、382中的每一个在时间上被延迟，以便分别被处理成为中断380和384。
硬中断354-360中的每一个在没有故意延迟的情况下被处理，并且每个中断354-360与处理中断的核心中的非活跃到活跃转变（386、390、394、396）相关联。中断354、356、358和360分别在核心时间386、390、394和396处被处理。
随着每个中断354、356、358、360被处理，一个或多个挂起中断（例如，尚未被处理，并且等待对应的时间延迟时段期满）可以在核心处于活跃状态时被释放以被处理。例如，中断370被延迟处理到372（本文中标记为370→372），并且当中断358被处理时中断370挂起。因此，中断（370→372）将在时间394被释放以进行处理，该释放由中断358的处理来触发。因此，两个中断（358和370→372）将在核心的开始于394的同一活跃时段中被处理。
中断374被延迟到376并且当中断360被处理时（例如，在时间396）中断374挂起。因此，中断（374→376）将在开始于396的核心活跃的时段期间被释放以进行处理。此外，中断382被延迟到384并且当中断360开始被处理时挂起。因此，中断（382→384）将在开始于396的核心活跃时段期间被释放以进行处理。因此，三个中断360、（374→376）和（382→384）在开始于396的核心的连续活跃时段期间被处理。
中断366被延迟以在368进行处理。没有其它中断被安排在366和368之间的时间段中被处理，并且因此，经延迟的中断（366→368）在时间392被处理，并且处理使得核心在时间392从非活跃到活跃转变。在经延迟的中断（366→368）被处理之后核心返回到非活跃状态。
中断362被延迟到364（362→364）。异步软中断378被延迟到380（378→380）。在任何其他中断预期要被处理时，经延迟的中断（362→364）未挂起，并且因此将在时间388被处理，时间388对应于364，其处于它的时间延迟的结束处。经延迟的中断（378→380）在时间388挂起，并且因此将在核心由于经延迟的中断（362→364）的处理而处于活跃状态时被释放以进行处理。因此，两个中断364和（378→380）在开始于388的一个活跃时段中被处理。
核心的从非活跃到活跃状态的总共6个转变（386-396）由处理接收到的10个中断而引起。因此，在处理软中断之前引入时间延迟可以减少核心的从非活跃到活跃转变的总数。核心的非活跃到活跃转变的数目减少能够由于与核心的非活跃到活跃转变相关联的功率成本的减少而减少总功耗。
图4是根据本发明实施例的由处理器处理中断事件的方法的流程图400。在块410，处理器接收来自***设备的中断。继续到判定菱形420，如果该第一中断是硬中断，例如与延迟时间TN = 0的硬实时事件相关联，则前进到块450，中断在没有故意时间延迟的情况下被处理器处理。前进到判定菱形460，如果存在其他挂起中断，则返回到块450，挂起中断被处理。在判定菱形460处，如果不存在其它挂起中断，则该方法在470结束。
在判定菱形420处，如果第N中断不是硬中断，例如，第N中断不与硬实时事件相关联，则前进到块430，对应的延迟计时器开始计数第N中断的对应时间延迟TN。移动到判定菱形440，当延迟计时器已经期满时，则进行到块450，第N中断被处理。前进到判定菱形460，如果当第N中断被处理时存在其他挂起中断，则返回到块450，挂起中断例如在其相应延迟时间期满之前由于第N中断的处理而被处理。在判定菱形460，如果不存在其它挂起中断，则该方法在470结束。
实施例可以在许多不同的***类型中实现。现在参考图5，示出的是根据本发明实施例的***的框图。如图5中所示，多处理器***500是点对点互连***，并且包括第一处理器570和经由点对点互连550耦合的第二处理器580。如图5中所示，处理器570和580中的每一个都可以是多核处理器，包括第一和第二处理器核心（即，核心574a和574b以及核心584a和584b），但是可能在该处理器中可以存在更多核心。根据本发明的实施例，处理器570包括中断延迟控制器502和中断控制器504，并且处理器580包括中断延迟控制器506和中断控制器508。每个中断延迟控制器502、506用于检测到来的中断。如果到来的中断与硬实时事件相关联，则该中断被发送到相应的中断控制器504、508，以在没有故意延迟的情况下被处理。
对于作为软中断的第一中断，中断延迟控制器502、506在把第一中断发送到用于把所述第一中断引导到核心以被处理的相应中断控制器504、508之前延迟处理该中断达特定延迟时间，除非第二中断正被处理时第一中断挂起。如果第二中断正被处理时第一中断挂起，则中断延迟控制器502、506将把第一中断发送到相应中断控制器504、508以在该核心处于活跃状态中时被引导到核心进行处理，根据本发明的实施例，所述活跃状态由第二中断的处理进行触发。
仍参考图5，第一处理器570还包括存储器控制器集线器（MCH）572和点对点（P-P）接口576和578。类似地，第二处理器580包括MCH 582和P-P接口586和588。如图5中所示，MCH572和582把处理器耦合到相应存储器，即存储器532和存储器534，这些存储器可以是本地附接到相应处理器的***存储器（例如，DRAM）的部分。第一处理器570和第二处理器580可经由P-P互连562和584分别耦合到芯片组590。如图5中所示，芯片组590包括P-P接口594和598。
此外，芯片组590包括接口592，用于经由P-P互连539把芯片组590与高性能图形引擎538耦合。继而，芯片组590可以经由接口596耦合到第一总线516。如图5中所示，各种输入/输出（I/O）设备514可以耦合到第一总线516，以及总线桥518，总线桥518将第一总线516耦合到第二总线520。各种设备可以耦合到第二总线520，包括例如键盘/鼠标522、通信设备526和数据存储单元528，诸如磁盘驱动器或其它大容量存储设备，其在一个实施例中可以包括代码530。此外，音频输入/输出（I/O）524可以耦合到第二总线520。根据本发明的实施例，设备514、522、524、526中的一个或多个可以提供中断以供处理器570或处理器580进行处理。各实施例可被合并到其他类型的***中，这种***包括移动设备，诸如智能蜂窝电话、平板计算机、上网本、超极本™等等。
各实施例可被合并到其他类型的***中，这种***包括移动设备，诸如蜂窝电话。现在参考图6，示出的是根据本发明的另一实施例的***的框图。如图6中所示，***600可以是移动设备，并且可以包括各种组件。如图6的高等级视图中所示，应用处理器610，其可以是设备的中央处理单元，与各种组件通信，该各种组件包括存储装置615。在各种实施例中，存储装置615可以包括程序和数据存储部分二者。
应用处理器610还可以耦合到输入/输出***620，输入/输出***620在各个实施例中可以包括显示器和一个或多个输入设备，诸如触摸键板，它本身在被处理时可以显现在显示器上。***600还可以包括集成传感器集线器（ISH）660，其可以从一个或多个传感器670接收数据。在一些实施例中，集成传感器集线器包括中断延迟控制器（IDC）662，用于检测软中断并延迟执行软中断达对应的延迟时间（TN）。如果当一中断挂起时另一中断被处理，则根据本发明的实施例，该中断在未完成它的时间延迟的情况下被处理。
根据本发明的实施例，应用处理器610可以包括中断延迟控制器（IDC）602。IDC602可以检测与硬实时事件相关联的到来的硬中断（例如，来自收发机640和/或基带处理器630），并且可以在没有故意延迟的情况下把该硬中断发送给中断控制器（未示出），该中断控制器把该中断发送到应用处理器610的核心以进行处理（例如，处置）。
对于作为软中断的第一中断（例如，从I/O 620和/或集成传感器集线器660接收到），中断延迟控制器602可以在把第一中断释放到中断控制器之前延迟处理该第一中断达第一延迟时间，除非在第二中断在第一核心被处理时第一中断挂起。中断控制器把第一中断发送到应用处理器610的第一核心以进行处理。根据本发明的实施例，如果在第二中断在第一核心被处理时第一中断挂起，则第二中断的处理触发中断延迟控制器602在未完成时间延迟的情况下把第一中断发送到中断控制器，以便在该核心处于活跃状态中时被引导到第一核心进行处理，所述活跃状态由第一中断的处理触发。所述第二中断可以是硬中断或其时间延迟被完成（例如，时间延迟计数器已期满）的软中断。
应用处理器610还可以耦合到基带处理器630，基带处理器630可以调节信号（诸如用于输出的语音和数据通信），以及调节呼入电话和其他信号。根据本发明的实施例，基带处理器630可包括IDC 632，IDC 632从***设备634接收中断并且可以延迟执行所接收到的软中断，除非当另一个中断被处理时该软中断挂起。如看到的那样，基带处理器630耦合到收发机640，收发机640可以实现接收和传送功能两者。继而，收发机640可以与天线650通信，天线650例如是能够经由一个或多个通信协议（诸如经由无线广域网（例如，3G或4G网络）和/或无线局域网（诸如BLUETOOTH™或根据电气和电子工程师协会的802.11标准的所谓的WI-FI™网络））传送和接收语音和数据信号的任何类型天线。
如可以看到的，***600可进一步包括具有可再充电电池的可再充电电源625以实现在移动环境中操作。虽然在图6的实施例中利用该特定实现方式来示出，但本发明的范围不限于这方面。
图7是根据本发明实施例的片上***（SOC）的框图。SOC 700包括多核子***710、调制解调器子***720、多媒​​体子***730、***结构740、电源750和接口760，接口760用于与一个或多个外部设备进行对接。该SOC 700可以同时执行多个任务，例如，调制解调器任务、多媒体任务和其他处理任务。
多核子***710包括多核处理器712和714、L1高速缓存716和718、以及L2高速缓存742。多核处理器712和714中的每一个都可以包括对应的中断延迟控制器（IDC）702、704。每个中断延迟控制器702、704用于：检测与硬实时事件（例如来自接口760）相关联的到来的硬中断，并且一接收到硬中断，就把每个硬中断发送到相应的中断控制器（未示出），该中断控制器把该中断引导到相应处理器712、714的核心以进行处理。
对于作为软中断的第一中断（例如，从接口760接收到的），中断延迟控制器702、704以第一时间延迟来延迟发送第一中断到用于把中断引导到核心以进行处理的相应中断控制器，除非第二中断正在由核心处理时第一中断挂起。根据本发明的实施例，如果第二中断正在由核心处理时第一中断挂起，中断延迟控制器702、704在未完成所述时间延迟的情况下发送第一中断到中断控制器，以在核心处于活跃状态时被引导到该核心进行处理，所述活跃状态由第二中断的处理进行触发。
调制解调器子***720可以包括长期演进（LTE）调制解调器722，用于高速数据的无线通信。调制解调器子***720还可以包括全球定位***（GPS）724以及至少两个数字信号处理器（DSP）核心726和728。根据本发明的实施例，LTE调制解调器722可以包括IDC 721，用于检测从调制解调器子***720（例如，从GPS 724）输入的中断并且延迟软中断。
多媒体子***730可以包括图形处理单元（GPU）732、音频/视频硬件加速器734、数字信号处理核心736和MMX处理器738，其可能能够处理例如单一指令、多数据（SIMD）指令。
其它实施例描述如下。
在第1示例中，处理器包括：至少一个核心，包括第一核心。所述处理器还包括中断延迟逻辑，在第一时间接收第一中断，延迟由第一核心对第一中断的处理达开始于第一时间的第一时间延迟，除非在由第一核心对第二中断的处理开始的第二时间处第一中断挂起，并且如果在第二时间处第一中断挂起，则指示第一核心在第一时间延迟完成之前开始处理第一中断。
在包括示例1的处理器的第2示例中，中断延迟逻辑接收在第二时间挂起的包括第一中断的多个中断，并且第一核心在第一活跃时段期间处理多个挂起的中断，第一活跃时段开始于第二时间，其中第一核心在整个第一活跃时段中保持在活跃状态。
在包括示例2的处理器的第3示例中，第一核心在第二中断和多个挂起的中断被处理之后从活跃状态转变到非活跃状态。
在包括示例1的处理器的第4示例中，第一核心在第一中断和第二中断正被处理时保持在活跃状态，并且在第一中断和第二中断被处理之后转变到非活跃状态。
在包括示例1的处理器的第5示例中，第二中断周期性地被接收，并且对于第二中断被接收的每次发生，第二中断在没有故意延迟的情况下由第一核心处理，并且在对应时间延迟完成之前以及在所述核心保持在活跃状态时中断延迟逻辑指示所述第一核心开始处理附加挂起的中断。
在包括示例5的处理器的第6示例中，对于每次发生第二中断的接收，在第二中断和附加挂起的中断的处理完成时，第一核心转变到非活跃状态。
在包括示例1的处理器的第7示例中，中断延迟逻辑还在第三时间接收第三中断并且分配给第三中断第二时间延迟，并且中断延迟逻辑从第三时间开始延迟处理第三中断达第二时间延迟，除非在第一中断或第二中断正被处理时第三中断挂起，并且如果在第一中断或第二中断正被处理时第三中断挂起，则指示第一核心在第二时间延迟未完成的情况下处理第三中断。
在包括示例7的处理器的第8示例中，如果在第一中断或第二中断被处理时第三中断未挂起，则中断延迟逻辑指示核心在第二时间延迟完成之后处理第三中断。
在包括示例1的处理器的第9示例中，所述中断延迟逻辑包括计数器，用于计数第一时间延迟。
在第10示例中，一种***包括：动态随机存取存储器（DRAM）和处理器，所述处理器包括一个或多​​个核心和中断控制器，所述中断控制器用于把一个或多个所接收的中断中的每一个引导到所述一个或多个核心中的第一核心。所述处理器还包括中断延迟控制器，中断延迟控制器包括：一个或多​​个延迟计数器，用于计数相应时间延迟来处理对应的中断，其中，每个延迟计数器在由所述处理器接收到对应的非关键中断时开始相应的计数；以及挂起中断释放逻辑，响应于另一个中断的执行而把每个挂起中断发送到中断控制器，以在第一核心处于活跃状态时被引导到第一核心。
在包括示例10的***的第11示例中，如果在与第二中断相关联的相应时间延迟期间没有其他中断正在被处理，则中断延迟控制器在对应的延迟计数器的计数完成时把所述中断发送给中断控制器。
在包括示例10的***的第12示例中，其中，当第二延迟计数器的计数完成时，挂起中断释放逻辑在第一核心处于活跃状态时发送每个挂起中断到中断控制器以进行处理。
在包括示例10的***的第13示例中，在挂起中断被处理之后，对应的核心变为非活跃。
在包括示例10的***的第14示例中，所述处理器还包括关键中断检测逻辑，在接收到硬中断时，关键中断检测逻辑在没有故意延迟的情况下把硬中断发送到中断控制器。
在包括示例10的***的第15示例中，所述处理器还包括计数器分配逻辑，用于分配对应的延迟计数器给接收到的每个非关键中断。
在第16示例中，一种方法包括：在第一时间开始由处理器的核心处理第一中断；由处理器分配时间延迟给在第二时间接收到的第二中断；在开始于第二时间的时间延迟期满之后由核心处理第二中断，除非第二中断在第一时间挂起；以及如果第二中断在第一时间挂起，则在所述时间延迟期满之前由所述核心处理第二中断。
在包括示例16的方法的第17示例中，如果第二中断在第一时间挂起，则在所述核心响应于第一中断的处理而处于活跃状态时处理所述第二中断。
在包括示例16的方法的第18示例中，在第一中断和第二中断被处理之后，把所述核心转变到非活跃状态。
在包括示例16的方法的第19示例中，如果多个中断在第一时间挂起，则在所述多个中断中的每一个中断的相应时间延迟完成之前发送所述多个中断到所述核心，以供所述核心进行处理，其中所述核心在所述多个中断被处理时保持在活跃状态。
在包括示例19的方法的第20示例中，在所有挂起中断被处理之后，把所述核心转变到非活跃状态。
在包括示例16的方法的第21示例中，所述时间延迟基于从其接收第二中断的***设备的一个或多个特性来确定。
在包括示例16的方法的第22示例中，分配对应时间延迟给多个中断中的每一个，多个中断中的每一个被延迟处理达对应达对应时间延迟，所述对应时间延迟开始于相应的接收时间，除非另一中断正在被处理。
在包括示例22的方法的第23示例中，当特定中断开始被处理时，在对应时间延迟未完成的情况下发送每个挂起的中断到所述核心以进行处理。
在第24示例中，一种设备包括用于执行示例16-23中任一项所述的方法的装置。
在第25示例中，至少一种计算机可读介质包括指令，当所述指令被执行时使得***能够执行示例16-23中任一项所述的方法。
各实施例可以用于许多不同类型的***中。例如，在一个实施例中，通信设备可以被布置为执行本文所描述的各种方法和技术。当然，本发明的范围不限于通信设备，并且替代地其它实施例可以涉及用于处理指令的其它类型的设备，或包括指令的一个或多个机器可读介质，所述指令响应于在计算设备上被处理，使设备执行本文所描述的方法和技术中的一个或多个。
实施例可以用代码来实现，并且可以存储在非临时性存储介质上，该非临时性存储介质具有存储在其上的指令，所述指令可被用于对执行指令的***进行编程。存储介质可以包括但不限于任何类型的盘（包括软盘、光盘、固态驱动器（SSD）、压缩盘只读存储器（CD-ROM）、可重写压缩盘（CD-RW）和磁光盘）、半导体器件（诸如只读存储器（ROM）、随机存取存储器（RAM），诸如动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM）、可擦除可编程只读存储器（ EPROM）、闪速存储器、电可擦除可编程只读存储器（EEPROM））、磁卡或光卡、或任何其它类型的适于存储电子指令的介质。
虽然已经关于有限数目的实施例描述了本发明，但本领域技术人员将根据本发明认识到许多修改和变化。意图是，所附权利要求覆盖落入该本发明的真实精神和范围内的所有这样的修改和变化。

Claims (25)

1.一种处理器，包括：
至少一个核心，包括第一核心；以及
中断延迟逻辑，用于：
在第一时间接收第一中断；
延迟处理第一中断达开始于第一时间的第一时间延迟，除非在第一核心处理第二中断的第二时间处第一中断挂起；以及
如果在第二时间处第一中断挂起，则指示第一核心在第一时间延迟完成之前开始处理第一中断。
2.根据权利要求1所述的处理器，其中当多个接收到的中断在第二时间挂起时，第一核心在开始于第二时间的第一活跃时段期间处理多个挂起中断，其中第一核心在整个第一活跃时段中保持在活跃状态。
3.根据权利要求2所述的处理器，其中第一核心在第二中断和所述多个挂起中断被处理之后从活跃状态转变到非活跃状态。
4.根据权利要求1所述的处理器，其中第一核心在第一中断和第二中断正被处理时保持在活跃状态，并且在第一中断和第二中断被处理之后转变到非活跃状态。
5.根据权利要求1所述的处理器，其中第二中断周期性地被接收，并且其中对于第二中断被接收的每次发生，第二中断在没有故意延迟的情况下由第一核心处理，并且在对应时间延迟完成之前以及在所述第一核心保持在活跃状态时中断延迟逻辑指示所述第一核心开始处理每个附加的挂起中断。
6.根据权利要求5所述的处理器，还包括：对于每次发生第二中断的接收，在第二中断和所述附加的挂起中断的处理完成时，第一核心转变到非活跃状态。
7.根据权利要求1所述的处理器，其中所述中断延迟逻辑还在第三时间接收第三中断并且分配给第三中断第二时间延迟，并且其中中断延迟逻辑：
从第三时间开始延迟处理第三中断达第二时间延迟，除非在第一中断或第二中断正被处理时第三中断挂起；并且
如果在第一中断或第二中断正被处理时第三中断挂起，则指示第一核心在第二时间延迟未完成的情况下处理第三中断。
8.根据权利要求7所述的处理器，其中如果在第一中断或第二中断被处理时第三中断未挂起，则中断延迟逻辑指示所述核心在第二时间延迟完成之后处理第三中断。
9.根据权利要求1所述的处理器，其中所述中断延迟逻辑包括计数器，用于计数第一时间延迟。
10.一种***，包括：
动态随机存取存储器（DRAM）；和
处理器，所述处理器包括：
一个或多个核心；
中断控制器，用于把一个或多个接收到的中断中的每一个引导到所述一个或多个核心中的第一核心；以及
中断延迟控制器，包括：
一个或多个延迟计数器，用于计数相应时间延迟来处理对应的中断，其中，每个延迟计数器在由所述处理器接收到对应的中断时开始相应的计数；以及
挂起中断释放逻辑，响应于第一中断被处理而在所述相应时间延迟期满之前把每个挂起中断发送到中断控制器。
11.根据权利要求10所述的***，其中如果在与第二中断相关联的相应时间延迟期间没有中断正在被处理，则中断延迟控制器在对应的延迟计数器的计数完成时把所述中断发送给中断控制器。
12.根据权利要求10所述的***，其中，当第二延迟计数器的计数完成时，所述挂起中断释放逻辑在第一核心处于活跃状态时发送每个挂起中断到中断控制器以进行处理。
13.根据权利要求10所述的***，其中在挂起中断被处理之后，对应的核心变为非活跃。
14.根据权利要求10所述的***，其中所述处理器还包括中断检测逻辑，在接收到硬中断时，所述中断检测逻辑在没有故意延迟的情况下把硬中断发送到中断控制器。
15.根据权利要求10所述的***，其中所述处理器还包括计数器分配逻辑，用于分配对应的延迟计数器给接收到的每个软中断。
16.一种方法，包括：
在第一时间开始由处理器的核心处理第一中断；
由处理器分配时间延迟给在第二时间接收到的第二中断；
在开始于第二时间的时间延迟期满之后由所述核心处理第二中断，除非第二中断在第一时间挂起；以及
如果第二中断在第一时间挂起，则在所述时间延迟期满之前由所述核心处理第二中断。
17.根据权利要求16所述的方法，其中如果第二中断在第一时间挂起，则在所述核心响应于第一中断的处理而处于活跃状态时处理所述第二中断。
18.根据权利要求16所述的方法，还包括：在第一中断和第二中断被处理之后，把所述核心转变到非活跃状态。
19.根据权利要求16所述的方法，还包括：如果多个中断在第一时间挂起，则在所述多个中断中的每一个中断的相应时间延迟完成之前发送所述多个中断到所述核心，以供所述核心进行处理，其中所述核心在所述多个中断被处理时保持在活跃状态。
20.根据权利要求19所述的方法，还包括：在所有挂起中断被处理之后，把所述核心转变到非活跃状态。
21.根据权利要求16所述的方法，其中所述时间延迟基于从其接收第二中断的***设备的一个或多个特性来确定。
22.根据权利要求16所述的方法，还包括：
分配对应时间延迟给多个中断中的每一个，其中所述多个中断中的每一个被延迟处理达开始于相应的接收时间的所述对应时间延迟，除非另一中断正在被处理。
23.根据权利要求22所述的方法，还包括：当特定中断开始被处理时，在所述对应时间延迟未完成的情况下发送每个挂起中断到所述核心以进行处理。
24.一种设备，包括用于执行权利要求16-23中任一项所述的方法的装置。
25.至少一种计算机可读介质，包括指令，当所述指令被执行时使得***能够执行权利要求16-23中任一项所述的方法。
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