RU2016134601A - Синхронизация обработки прерывания для уменьшения потребления энергии - Google Patents
Синхронизация обработки прерывания для уменьшения потребления энергии Download PDFInfo
- Publication number
- RU2016134601A RU2016134601A RU2016134601A RU2016134601A RU2016134601A RU 2016134601 A RU2016134601 A RU 2016134601A RU 2016134601 A RU2016134601 A RU 2016134601A RU 2016134601 A RU2016134601 A RU 2016134601A RU 2016134601 A RU2016134601 A RU 2016134601A
- Authority
- RU
- Russia
- Prior art keywords
- interrupt
- delay
- time
- core
- processing
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/24—Interrupt
- G06F2213/2404—Generation of an interrupt or a group of interrupts after a predetermined number of interrupts
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/24—Interrupt
- G06F2213/2406—Generation of an interrupt or a group of interrupts after a fixed or calculated time elapses
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Bus Control (AREA)
- Software Systems (AREA)
- Debugging And Monitoring (AREA)
Claims (40)
1. Процессор, содержащий:
по меньшей мере, одно ядро, включая в себя первое ядро; и логику задержки прерывания, предназначенную для:
приема первого прерывания в первое время;
задержки на первое время задержки, которое начинается в первое время, обработки первого прерывания первым ядром в то время как первое прерывание находится в состоянии ожидания, во второе время, когда начинается обработка второго прерывания первым ядром; и
если первое прерывание находится в состоянии ожидания во второе время, обозначения для первого ядра, начинать обработку первого прерывания перед завершением первого времени задержки.
2. Процессор по п. 1, в котором когда множество принятых прерываний находится в состоянии ожидания во второе время, первое ядро должно обрабатывать множество прерываний в состоянии ожидания в течение первого активного периода, который начинается во второе время, в котором первое ядро остается в активном состоянии в течение первого активного периода.
3. Процессор по п. 2, в котором первое ядро должно переходить из активного состояния в неактивное состояние после обработки второго прерывания и множества прерываний в состоянии ожидания.
4. Процессор по п. 1, в котором первое ядро должно оставаться в активном состоянии, в то время как обрабатываются первое прерывание и второе прерывание, и переходить в неактивное состояние после обработки первого прерывания и второго прерывания.
5. Процессор по п. 1, в котором второе прерывание принимают периодически, и для каждого появления второго принятого прерывания второе прерывание должно быть обработано первым ядром без преднамеренной задержки, и логика задержки прерывания должна обозначать для первого ядра начать обработку дополнительных прерываний в состоянии ожидания до завершения соответствующей задержки и пока ядро остается в активном состоянии.
6. Процессор по п. 5, дополнительно содержащий, для каждого возникновения приема второго прерывания, после завершения обработки второго прерывания и дополнительных прерываний в состоянии ожидания, первое ядро должно переходить в неактивное состояние.
7. Процессор по п. 1, в котором логическая схема задержки прерывания дополнительно предназначена для приема третьего прерывания в третье время и назначать для третьего прерывания второе время задержки, и в котором логика задержки прерывания предназначена для:
задержки обработки третьего прерывания от третьего времени на второе время задержки, в то время как третье прерывание находится в состоянии ожидания, пока обрабатывают первое прерывание или второе прерывание; и
если третье прерывание находится в состоянии ожидания, пока обрабатывают первое прерывание или второе прерывание, обозначать для первого ядра обрабатывать третье прерывание без завершения второго времени задержки.
8. Процессор по п. 7, в котором, если третье прерывание не находится в состоянии ожидания, в то время как должны быть обработаны первое прерывание или второе прерывание, логика задержки прерывания должна обозначать для ядра обрабатывать третье прерывание после завершения второго времени задержки.
9. Процессор по п. 1, в котором логическая схема задержки прерывания включает в себя счетчик для подсчета первого времени задержки.
10. Система содержащая:
динамическое оперативное запоминающее устройство (DRAM) и процессор, который включает в себя одно или больше ядер;
контроллер прерывания для направления каждого из одного или больше принятых прерываний в первое ядро из одного или больше ядер;
контроллер задержки прерывания, включающий в себя:
один или больше счетчиков задержки для подсчета соответствующего времени задержки, для обработки соответствующего прерывания, в котором каждый счетчик задержки начинает соответствующий подсчет после приема процессором соответствующего прерывания; и
логику высвобождения прерывания в состоянии ожидания для того, чтобы, в ответ на выполнение первого обрабатываемого прерывания, передавать каждое прерывание в состоянии ожидания в контроллер прерывания до истечения соответствующей задержки времени.
11. Система по п. 10, в которой, если никакое другое прерывание не обрабатывают в течение соответствующего времени задержки, ассоциированного со вторым прерыванием, контроллер задержки прерывания должен передавать прерывание в контроллер прерывания после завершения подсчета соответствующего счетчика задержки.
12. Система по п. 10, в которой, когда подсчет второго счетчика задержки завершается, логика высвобождения прерывания в состоянии ожидания должна передавать каждое прерывание в состоянии ожидания в контроллер прерывания для обработки, в то время как первое ядро находится в активном состоянии.
13. Система по п. 10, в которой после обработки прерываний в состоянии ожидания, соответствующее ядро должно стать неактивным.
14. Система по п. 10, в которой процессор дополнительно включает в себя логику детектирования критического прерывания, предназначенную для, после приема жесткого прерывания, передачи жесткого прерывания в контроллер прерывания без преднамеренной задержки.
15. Система по п. 10, в которой процессор дополнительно включает в себя логику назначения счетчика для назначения соответствующего счетчика задержки для каждого принятого некритичного прерывания.
16. Способ, содержащий:
обработку первого прерывания ядром процессора, начинающуюся в первое время, назначение процессором задержки времени для второго прерывания, принятого во второе время,
обработку второго прерывания ядром после истечения задержки времени, которое начинается во второе время в то время как второе прерывание находится в состоянии ожидания в первое время; и
если второе прерывание находится в состоянии ожидания в первое время, обработку второго прерывания ядром перед истечением задержки времени.
17. Способ по п. 16, в котором, если второе прерывание находится в состоянии ожидания в первое время, обрабатывают второе прерывание, в то время как ядро находится в активном состоянии, в ответ на обработку первого прерывания.
18. Способ по п. 16, дополнительно содержащий: после обработки первого прерывания и второго прерывания ядро переходит в неактивное состояние.
19. Способ по п. 16, дополнительно содержащий, если множество прерываний находится в состоянии ожидания в первое время, передают множество прерываний, перед завершением соответствующей задержки времени каждого из множества прерываний, в ядро для обработки ядром, где ядро поддерживается в активном состоянии в то время, как обрабатывается множество прерываний.
20. Способ по п. 19, дополнительно содержащий, после обработки всех прерываний в состоянии ожидания, выполняет переход ядра в неактивное состояние.
21. Способ по п. 16, в котором задержку времени определяют на основе одной или больше характеристик периферийного устройства, из которого принимают второе прерывание.
22. Способ по п. 16, дополнительно содержащий:
назначают соответствующую задержку времени для каждого из множества прерываний, обработка каждого из которых должна быть задержана на соответствующую задержку времени, которая начинается от соответствующего времени приема, в то время как обрабатывается другое прерывание.
23. Способ по п. 22, дополнительно содержащий, когда начинается обработка определенного прерывания, передают каждое прерывание в состояние ожидания в ядро для обработки без завершения соответствующей задержки времени.
24. Устройство, содержащее средство для выполнения способа по любому из пп. 16 - 23.
25. По меньшей мере один считываемый компьютером носитель информации, включающий в себя инструкции, которые при их исполнении обеспечивают выполнение системой способа по любому из пп. 16-23.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2014/073926 WO2015143594A1 (en) | 2014-03-24 | 2014-03-24 | Syncronization of interrupt processing to reduce power consumption |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| RU2016134601A3 RU2016134601A3 (ru) | 2018-03-01 |
| RU2016134601A true RU2016134601A (ru) | 2018-03-01 |
| RU2651238C2 RU2651238C2 (ru) | 2018-04-18 |
Family
ID=54193839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2016134601A RU2651238C2 (ru) | 2014-03-24 | 2014-03-24 | Синхронизация обработки прерывания для уменьшения потребления энергии |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US10089263B2 (ru) |
| EP (2) | EP4086776A1 (ru) |
| JP (1) | JP2017509059A (ru) |
| KR (1) | KR20160110509A (ru) |
| CN (1) | CN106030559A (ru) |
| DE (1) | DE112014006501T5 (ru) |
| RU (1) | RU2651238C2 (ru) |
| WO (1) | WO2015143594A1 (ru) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9208113B2 (en) * | 2013-01-15 | 2015-12-08 | Apple Inc. | Deferred inter-processor interrupts |
| JP6489751B2 (ja) * | 2014-03-27 | 2019-03-27 | キヤノン株式会社 | データ処理装置とその制御方法、及びプログラム |
| US9904637B2 (en) * | 2014-11-26 | 2018-02-27 | Qualcomm Incorporated | In-band interrupt time stamp |
| US10585826B2 (en) * | 2016-01-25 | 2020-03-10 | Advanced Micro Devices, Inc. | Using processor types for processing interrupts in a computing device |
| US10747298B2 (en) * | 2017-11-29 | 2020-08-18 | Advanced Micro Devices, Inc. | Dynamic interrupt rate control in computing system |
| US11030133B2 (en) | 2018-08-30 | 2021-06-08 | Qualcomm Incorporated | Aggregated in-band interrupt based on responses from slave devices on a serial data bus line |
| LU100947B1 (en) * | 2018-09-27 | 2020-03-27 | Nanopower As | Device connection system and method of operation |
| CN111723032B (zh) * | 2019-03-21 | 2021-09-24 | 杭州宏杉科技股份有限公司 | 一种中断管控方法及电子设备 |
| FR3094697B1 (fr) | 2019-04-02 | 2021-03-19 | Safran Helicopter Engines | Installation propulsive hybride pour un aéronef |
| JP7374622B2 (ja) * | 2019-06-17 | 2023-11-07 | キヤノン株式会社 | 情報処理装置 |
| CN110489089B (zh) * | 2019-08-15 | 2022-12-30 | 孟庆瑞 | 基于中断管理框架的嵌入式***低功耗控制方法及*** |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474229A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 情報処理装置 |
| GB2264794B (en) * | 1992-03-06 | 1995-09-20 | Intel Corp | Method and apparatus for automatic power management in a high integration floppy disk controller |
| US5708817A (en) * | 1995-05-31 | 1998-01-13 | Apple Computer, Inc. | Programmable delay of an interrupt |
| US5905913A (en) * | 1997-04-24 | 1999-05-18 | International Business Machines Corporation | System for collecting a specified number of peripheral interrupts and transferring the interrupts as a group to the processor |
| US6065089A (en) * | 1998-06-25 | 2000-05-16 | Lsi Logic Corporation | Method and apparatus for coalescing I/O interrupts that efficiently balances performance and latency |
| US6115779A (en) * | 1999-01-21 | 2000-09-05 | Advanced Micro Devices, Inc. | Interrupt management system having batch mechanism for handling interrupt events |
| US6529986B1 (en) * | 1999-01-26 | 2003-03-04 | 3Com Corporation | Interrupt optimization using storage time for peripheral component events |
| US6477600B1 (en) * | 1999-06-08 | 2002-11-05 | Intel Corporation | Apparatus and method for processing isochronous interrupts |
| US6629252B1 (en) * | 1999-10-28 | 2003-09-30 | International Business Machines Corporation | Method for determining if a delay required before proceeding with the detected interrupt and exiting the interrupt without clearing the interrupt |
| US7478186B1 (en) * | 2004-06-03 | 2009-01-13 | Integrated Device Technology, Inc. | Interrupt coalescer for DMA channel |
| JP2009098972A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | 割り込み制御方法、および割り込みシステム |
| US8199758B2 (en) * | 2008-02-13 | 2012-06-12 | Qualcomm Incorporated | Variable abort timer |
| EP2166457B1 (en) | 2008-09-12 | 2014-04-23 | TELEFONAKTIEBOLAGET LM ERICSSON (publ) | Interrupt controller and methods of operation |
| US10521265B2 (en) * | 2008-09-19 | 2019-12-31 | Microsoft Technology Licensing, Llc | Coalescing periodic timer expiration in guest operating systems in a virtualized environment |
| US8612998B2 (en) * | 2010-09-23 | 2013-12-17 | Intel Corporation | Coordinating device and application break events for platform power saving |
| US8244946B2 (en) * | 2009-10-16 | 2012-08-14 | Brocade Communications Systems, Inc. | Interrupt moderation |
| JP5318139B2 (ja) * | 2011-03-24 | 2013-10-16 | 株式会社東芝 | 制御装置およびプログラム |
| US9311137B2 (en) * | 2012-09-28 | 2016-04-12 | International Business Machines Corporation | Delaying interrupts for a transactional-execution facility |
-
2014
- 2014-03-24 CN CN201480076274.7A patent/CN106030559A/zh active Pending
- 2014-03-24 JP JP2016550205A patent/JP2017509059A/ja active Pending
- 2014-03-24 EP EP22174641.5A patent/EP4086776A1/en active Pending
- 2014-03-24 KR KR1020167023040A patent/KR20160110509A/ko not_active Application Discontinuation
- 2014-03-24 EP EP14887397.9A patent/EP3123343A4/en not_active Ceased
- 2014-03-24 US US15/118,501 patent/US10089263B2/en active Active
- 2014-03-24 DE DE112014006501.3T patent/DE112014006501T5/de active Pending
- 2014-03-24 RU RU2016134601A patent/RU2651238C2/ru active
- 2014-03-24 WO PCT/CN2014/073926 patent/WO2015143594A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| EP3123343A4 (en) | 2017-11-22 |
| KR20160110509A (ko) | 2016-09-21 |
| DE112014006501T5 (de) | 2017-01-05 |
| EP3123343A1 (en) | 2017-02-01 |
| WO2015143594A8 (en) | 2016-08-04 |
| JP2017509059A (ja) | 2017-03-30 |
| US20170161096A1 (en) | 2017-06-08 |
| RU2651238C2 (ru) | 2018-04-18 |
| US10089263B2 (en) | 2018-10-02 |
| EP4086776A1 (en) | 2022-11-09 |
| CN106030559A (zh) | 2016-10-12 |
| WO2015143594A1 (en) | 2015-10-01 |
| RU2016134601A3 (ru) | 2018-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2016134601A (ru) | Синхронизация обработки прерывания для уменьшения потребления энергии | |
| JP2018528524A5 (ru) | ||
| WO2016183028A3 (en) | Methods and architecture for enhanced computer performance | |
| JP2015075803A5 (ja) | データ処理管理方法、情報処理装置およびデータ処理管理プログラム | |
| JP2012199998A5 (ru) | ||
| JP2014514660A5 (ru) | ||
| JP2015502618A5 (ru) | ||
| JP2011024209A5 (ru) | ||
| JP2016524865A5 (ru) | ||
| WO2014150727A3 (en) | Method, apparatuses and program product to save and store system memory management unit contexts | |
| JP2019525271A5 (ru) | ||
| JP2016149721A5 (ru) | ||
| RU2017101546A (ru) | Способ получения ресурсов, станция и компьютерный носитель данных | |
| RU2016127444A (ru) | Восстановление контекста потока в многопоточной компьютерной системе | |
| JP2016534484A5 (ru) | ||
| CN104753711A (zh) | 调整网络设备资源配置的方法及装置 | |
| RU2017103951A (ru) | Эффективная маршрутизация прерываний для многопоточного процесса | |
| JP2014035628A5 (ru) | ||
| WO2015024491A3 (en) | Enhanced data transfer in multi-cpu systems | |
| WO2019128308A1 (zh) | 一种进行调度请求的方法和设备 | |
| JP6227767B2 (ja) | 情報処理装置、その処理方法、及び入出力装置 | |
| US11061840B2 (en) | Managing network interface controller-generated interrupts | |
| US9720483B2 (en) | Information processing apparatus, information processing method, and program | |
| RU2017120477A (ru) | Система беспроводной связи, устройство связи и способ обработки | |
| JP2018183290A5 (ru) |