CN105991099B - 运算放大器及使用该运算放大器进行放大的方法 - Google Patents

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Abstract

本发明涉及电路，公开了一种运算放大器及使用该运算放大器进行放大的方法。上述运算放大器包括输入对、辅助单元、偶数个数的放大级、反馈单元、第一电流源、第二电流源。输入对和辅助单元都连接到第一电流源。输入对接收差分输入电压。输入对和辅助单元都进一步连接到偶数个数的放大级的第一级。偶数个数的放大级串联连接，并且各放大级的最后一级输出差分输出电压。反馈单元配置为接收差分输出电压的共模电压并将反馈单元的第一节点上的电压反馈给辅助单元，以提供偏置电压给辅助单元。辅助单元避免输入对的死锁。

Description

运算放大器及使用该运算放大器进行放大的方法
技术领域
本发明涉及电路，特别涉及但不限于一种运算放大器及使用该运算放大器进行放大的方法。
背景技术
传统的运算放大器使用辅助电压反馈至差分电压输入对。然而这种辅助电压在实际应用中很难获得。因此，亟需一种带有适当的辅助电压的运算放大器。
发明内容
在一实施例中，运算放大器包括输入对、辅助单元、偶数个数的放大级、反馈单元、第一电流源、第二电流源；其中，输入对和辅助单元都连接到第一电流源，输入对还配置为接收差分输入电压，输入对和辅助单元都进一步连接到偶数个数的放大级的第一级；偶数个数的放大级串联连接，各放大级的最后一级配置为输出差分输出电压；第二电流源连接于偶数个数的放大级与反馈单元之间；反馈单元配置为接收来自最后一级的差分输出电压的共模电压并配置为将反馈单元的第一节点上的电压反馈给辅助单元，以提供偏置电压给辅助单元，其中辅助单元配置为避免输入对的死锁。
另一实施例公开了一种运算放大器中的方法，其中运算放大器包括输入对、辅助单元、偶数个数的放大级、反馈单元、第一电流源、第二电流源；其中辅助单元和输入对的第一节点都连接到第一电流源，辅助单元和输入对的第三节点都连接到偶数个数的放大级的第一级；偶数个数的放大级串联连接；第二电流源连接于偶数个数的放大级与反馈单元之间；反馈单元配置为接收来自最后一级的差分输出电压的共模电压；其中，上述方法包括通过输入对接收差分输入电压；通过偶数个数的放大级来放大差分输入电压；通过放大级的最后一级来输出差分输出电压；通过反馈单元将反馈单元的第一节点上的电压反馈到辅助单元，以提供偏置电压给辅助单元，其中，辅助单元配置为避免输入对的死锁。
提供了一种提供辅助电压的运算放大器及使用该运算放大器进行放大的方法。
附图说明
本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似附图标记除详细说明外在各种附图中指示类似部件。
图1是示出了运算放大器的一实施例的示意图；
图2是示出了运算放大器的另一实施例的示意图；
图3是示出了如图2所示的运算放大器的一具体实施方式的示意图；
图4是示出了如图2所示的运算放大器的另一具体实施方式的示意图；
图5是示出了如图2所示的运算放大器的另一具体实施方式的示意图；
图6是示出了如图2所示的运算放大器的另一具体实施方式的示意图；
图7是在该运算放大器中进行放大的方法的流程图。
图8是示出了该运算放大器的连接关系的示意图。
具体实施方式
现将对本发明的各方面和实例进行描述。以下的描述为了全面理解和说明这些实例而提供了特定细节。但是，本领域的技术人员可以理解，即使没有这些细节，也可以实施本发明。此外，一些公知的结构或功能可能没有被示出或详细说明，以避免不必要的模糊相关说明。
图1为示出了运算放大器10的一个实施例的示意图。该运算放大器10包括输入对100、辅助单元110、偶数个数的放大级120、反馈单元130、第一电流源140和第二电流源150。输入对100和辅助单元110都连接到第一电流源140。输入对100还配置为接收差分输入电压。输入对100和辅助单元110都进一步连接到偶数个数的放大级120的第一级。需注意的是，运算放大器包括多个放大级，多个放大级的个数为偶数。偶数个数的放大级120串联连接，并且各放大级120的最后一级配置为输出差分输出电压。各放大级串联连接意味着后一放大级的输入连接前一放大级的输出。第二电流源150连接于偶数个数的放大级120与反馈单元130之间。反馈单元130配置为接收来自偶数个数的放大级120的最后一级的差分输出电压的共模电压。反馈单元130配置为将反馈单元130的第一节点上的电压反馈给辅助单元110，以提供偏置电压给辅助单元110，其中辅助单元110配置为避免输入对100的死锁。
图2为示出了运算放大器20的另一实施例的示意图。如图2所示，差分输出电压的共模电压包括差分输出电压voutp和voutn的中值电压电位，也就是电阻R1和电阻R2的连接点。电阻R1和电阻R2的阻值相等。虚线框内示出的输入对200包括第一MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管M1和第二MOS晶体管M2。虚线框内示出的辅助单元210包括第三MOS晶体管M3和第四MOS晶体管M4。第二电流源包括第五MOS晶体管M5。反馈单元230包括第七MOS晶体管M7和第八MOS晶体管M8。偶数个数的放大级220包括第一放大级2210和第二放大级2220。第一放大级2210也可以包括输入对200。运算放大器进一步包括第六MOS晶体管M6。
第一MOS晶体管M1和第二MOS晶体管M2的第一节点连接第一电流源I0。第一电流源I0连接于第一MOS晶体管M1的第一节点与第一电源vdd之间。第一MOS晶体管M1的第二节点配置为接收正输入电压vinp，第二MOS晶体管M2的第二节点配置为接收负输入电压vinn。第一MOS晶体管M1的第三节点连接第三MOS晶体管M3的第三节点。第二MOS晶体管M2的第三节点连接第四MOS晶体管M4的第三节点。
正如第一MOS晶体管M1和第二MOS晶体管M2的第一节点，第三MOS晶体管M3和第四MOS晶体管M4的第一节点连接第一电流源I0。第三MOS晶体管M3和第四MOS晶体管M4的第二节点连接第七MOS晶体管M7的第三节点。第三MOS晶体管M3的第三节点还连接第一放大级2210的第一端口。第四MOS晶体管M4的第三节点还连接第一放大级2210的第二端口。
第五MOS晶体管M5的第一节点连接第一电源。第五MOS晶体管M5的第二节点连接第一放大级2210的第三端口。第五MOS晶体管M5的第三节点连接第七MOS晶体管M7的第三节点。
第七MOS晶体管M7的第一节点连接第八MOS晶体管M8的第一节点和第六MOS晶体管M6的第三节点。第七MOS晶体管M7的第二节点连接第一电阻R1和第二电阻R2的连接点。第八MOS晶体管M8的第二节点连接第五电压源V5的正端。第五电压源V5可以接地。第八MOS晶体管M8的第三节点连接第一MOS晶体管M1和第二MOS晶体管M2的第一节点。
第六MOS晶体管M6的第二节点连接第二放大级2220的第五端口，第六MOS晶体管M6的第一节点接地并连接第五电压源V5的负端(在第五电压源V5接地时)。
第一放大级2210的第三端口连接第三电压源V3，第三电压源V3连接第一电源。第一放大级2210的第四端口连接第四电压源V4，第四电压源V4接地。第一放大级2210的第五端口连接第二放大级2220的第一端口。第一放大级2210的第六端口连接第二放大级2220的第二端口。第一放大级的第七端口连接第一放大级的第六端口。第一放大级的第八端口连接第一电压源V1，第二放大级的第三端口配置为输出正输出电压，第二放大级的第四端口配置为输出负输出电压，其中第一电阻和第二电阻串联在正输出电压端口和负输出电压端口之间。Vref是基准电压，可以由第五电压源V5提供。VA是第五MOS晶体管M5的漏极的电压。
图3为示出了如图2所示的运算放大器的一具体实施方式的示意图。如图3所示，第一放大级3210包括第九MOS晶体管M9、第十MOS晶体管M10、第十一MOS晶体管M11、第十二MOS晶体管M12、第十三MOS晶体管M13、第十四MOS晶体管M14。第一放大级3210的第一端口包括第十一MOS晶体管M11的第一节点。第一放大级3210的第二端口包括第十二MOS晶体管M12的第一节点。第一放大级3210的第三端口包括第十MOS晶体管M10的第二节点。第一放大级3210的第四端口包括第十三MOS晶体管M13的第二节点。第一放大级3210的第五端口包括第十二MOS晶体管M12的第三节点。第一放大级3210的第六端口包括第十一MOS晶体管M11的第三节点。第一放大级3210的第七端口包括第十四MOS晶体管M14的第二节点。第一放大级的第八端口包括第十一MOS晶体管M11的第二节点。
第九MOS晶体管M9和第十MOS晶体管M10的第一节点都连接到第一电源。第九MOS晶体管M9和第十MOS晶体管M10的第二节点都连接到第三电压源V3和第五MOS晶体管M5的第二节点。第九MOS晶体管M9的第三节点连接第十一MOS晶体管M11的第三节点。第十MOS晶体管M10的第三节点连接第十二MOS晶体管M12的第三节点。
第十一MOS晶体管M11的第一节点连接第十三MOS晶体管M13的第三节点。第十二MOS晶体管M12的第一节点连接第十四MOS晶体管M14的第三节点。第十一MOS晶体管M11和第十二MOS晶体管M12的第二节点连接到第一电压源。
第十三MOS晶体管M13和第十四MOS晶体管M14的第一节点连接到第二电源。第十三MOS晶体管M13和第十四MOS晶体管M14的第二节点连接到第四电压源V4。
第二放大级3220包括第十七MOS晶体管M17、第十八MOS晶体管M18、第十九MOS晶体管M19和第二十MOS晶体管M20。
第二放大级3220的第一端口包括第十七MOS晶体管M17的第二节点。第二放大级3220的第二端口包括第十八MOS晶体管M18的第二节点。第二放大级3220的第三端口包括第十七MOS晶体管M17的第三节点。第二放大级3220的第四端口包括第十八MOS晶体管M18的第三节点。第二放大级3220的第五端口包括第二十MOS晶体管M20的第二节点。第二放大级3220的第六端口包括第十九MOS晶体管M19的第二节点。
第十七MOS晶体管M17和第十八MOS晶体管M18的第一节点连接到第一电源。第十七MOS晶体管M17的第二节点连接第十二MOS晶体管M12的第三节点。第十八MOS晶体管M18的第二节点连接第十一MOS晶体管M11的第三节点。第十七MOS晶体管M17的第三节点连接第十九MOS晶体管M19的第三节点。第十八MOS晶体管M18的第三节点连接第二十MOS晶体管M20的第三节点。
第十九MOS晶体管M19和第二十MOS晶体管M20的第一节点连接到第二电源。第十九MOS晶体管M19和第二十MOS晶体管M20的第二节点连接到第四电压源。
图4为示出了如图2所示的运算放大器的另一具体实施方式的示意图。图4中具有很多与图3中的元件相似的元件。所以，在此省略关于图3描述过的元件的细节。如图4所示，第一放大级4210还包括第十五MOS晶体管M15和第十六MOS晶体管M16。第九MOS晶体管M9通过第十五MOS晶体管M15与第十一MOS晶体管M11相连。第十MOS晶体管M10通过第十六MOS晶体管M16与第十二MOS晶体管M12相连。第十五MOS晶体管M15和第十六MOS晶体管M16级联，以提高输出阻抗，从而可以实现更高的直流增益。
第十五MOS晶体管M15的第一节点连接第九MOS晶体管M9的第三节点。第十六MOS晶体管M16的第一节点连接第十MOS晶体管M10的第三节点。第十五MOS晶体管M15和第十六MOS晶体管M16的第二节点连接第二电压源V2。第十五MOS晶体管M15的第三节点连接第十一MOS晶体管M11的第三节点。第十六MOS晶体管M16的第三节点连接第十二MOS晶体管M12的第三节点。
在图3或图4中所示的实施例中，第一、第二、第三、第四MOS晶体管M1、M2、M3和M4、第五MOS晶体管M5、第九MOS晶体管M9、第十MOS晶体管M10、第十七MOS晶体管M17和第十八MOS晶体管M18包括PMOS晶体管。第六MOS晶体管M6、第七MOS晶体管M7、第八MOS晶体管M8、第十一MOS晶体管M11、第十二MOS晶体管M12、第十三MOS晶体管M13、第十四MOS晶体管M14、第十九MOS晶体管M19和第二十MOS晶体管M20包括NMOS晶体管。第一电源包括正电源(vdd)，第二电源包括地端(gnd)。
这些MOS晶体管中的每一个的第一节点包括源极，这些MOS晶体管中的每一个的第二节点包括栅极，这些MOS晶体管中的每一个的第三节点包括漏极。
再次参照图4，第十五MOS晶体管M15和第十六MOS晶体管M16包括PMOS晶体管。第十五MOS晶体管M15和第十六MOS晶体管M16的每一个的第一节点包括源极，第十五MOS晶体管M15和第十六MOS晶体管M16的每一个的第二节点包括栅极。第十五MOS晶体管M15和第十六MOS晶体管M16的每一个的第三节点包括漏极。
图5为示出了如图2所示的运算放大器的另一具体实施方式的示意图。图3和图5之间的区别在于图5使用了相对于图3反向的组件。例如，图3中的第一MOS晶体管M1是PMOS晶体管，而图5中的第一MOS晶体管M1是NMOS晶体管。
参照图5，第一放大级5210和第二放大级5220包括与图3中示出的第一放大级3210和第二放大级3220相似的元件。所以，在此省略关于图5描述过的元件的细节。第一、第二、第三、第四MOS晶体管M1、M2、M3和M4、第五MOS晶体管M5、第九MOS晶体管M9、第十MOS晶体管M10、第十七MOS晶体管M17和第十八MOS晶体管M18包括NMOS晶体管。第六MOS晶体管M6、第七MOS晶体管M7、第八MOS晶体管M8、第十一MOS晶体管M11、第十二MOS晶体管M12、第十三MOS晶体管M13、第十四MOS晶体管M14、第十九MOS晶体管M19和第二十MOS晶体管M20包括PMOS晶体管。第一电源包括地源(gnd)，第二电源包括正电源(vdd)。
这些MOS晶体管中的每一个的第一节点包括源极，这些MOS晶体管中的每一个的第二节点包括栅极，这些MOS晶体管中的每一个的第三节点包括漏极。
图6为示出了如图2所示的运算放大器的另一具体实施方式的示意图。图6中具有很多与图5中的元件相似的元件。所以，在此省略关于图5描述过的元件的细节。在图6中，第一放大级6210还包括第十五MOS晶体管M15和第十六MOS晶体管M16.。第九MOS晶体管M9通过第十五MOS晶体管M15与第十一MOS晶体管M11相连。第十MOS晶体管M10通过第十六MOS晶体管M16与第十二MOS晶体管M12相连。
第十五MOS晶体管M15的第一节点连接第九MOS晶体管M9的第三节点。第十六MOS晶体管M16的第一节点连接第十MOS晶体管M10的第三节点。第十五MOS晶体管M15和第十六MOS晶体管M16的第二节点连接第二电压源V2，V2与第一电源相连。第十五MOS晶体管M15的第三节点连接第十一MOS晶体管M11的第三节点。第十六MOS晶体管M16的第三节点连接第十二MOS晶体管M12的第三节点。
第十五MOS晶体管M15和第十六MOS晶体管M16包括NMOS晶体管。第十五MOS晶体管M15和第十六MOS晶体管M16的每一个的第一节点包括源极。第十五MOS晶体管M15和第十六MOS晶体管M16的每一个的第二节点包括栅极。第十五MOS晶体管M15和第十六MOS晶体管M16的每一个的第三节点包括漏极。
图7是在该运算放大器中进行放大的方法70的流程图。该方法70可以实施于运算放大器中，例如，图1所示的运算放大器10。
输入对100和辅助单元110的第一节点都连接到第一电流源140。输入对100和辅助单元110的第三节点都连接到偶数个数的放大级120的第一级。偶数个数的放大级120串联连接。反馈单元130配置为接收差分输出电压的共模电压。
该方法70包括：通过输入对100接收(在方框700中)差分输入电压；通过偶数个数的放大级来放大(在方框710中)差分输入电压；通过各放大级的最后一级(在方框720中)输出差分输出电压；通过反馈单元将(在方框730中)反馈单元的第一节点上的电压反馈到辅助单元，以提供偏置电压给辅助单元，其中辅助单元配置为避免输入对的死锁。
图8为示出了运算放大器80的连接关系的示意图。运算放大器80的正输入端口(vinp)连接该运算放大器80的负输出端口(voutn)，该运算放大器80的负输入端口(vinn)连接该运算放大器80的正输出端口(voutp)。
在操作时，假设运算放大器工作于缓冲模式，这意味着vinp＝vinn，并且该运算放大器的输出被反馈到该运算放大器的输入端口，这意味着vinp＝vinn＝voutp＝voutn，如图8中所示。在一些情况下，或许会发生voutp＝voutn＝vdd的情况，所以，vinp＝vinn＝vdd。然后，共模反馈回路可以避免vdd的死锁，这一点将在后面进行讨论。
对于本发明的各实施例，例如，图2所示的实施例，当vinp＝vinn＝vdd时，第一PMOS晶体管M1和第二PMOS晶体管M2关断。由于PMOS晶体管M3和M4的栅极配置为接收电压VA，所以考虑电压VA。VA是第五PMOS晶体管M5的漏极的电压。由于voutp＝voutn＝vdd大于vref，通过NMOS M6的大多数电流经过NMOS晶体管M7而不是NMOS晶体管M8，也就是I7>I8。Vref是基准电压，可以由第五电压源V5来提供。由于I6＝I7+I8并且I5＝I7，所以I6>I5，电压VA减小并小于Vdd。所以，PMOS晶体管M3和M4是导通的。I5代表通过MOS晶体管M5的电流，I6代表通过MOS晶体管M6的电流，I7代表通过MOS晶体管M7的电流，I8代表通过MOS晶体管M8的电流.
由于第一电流源I0被供应至包括PMOS晶体管对M1和M2的输入对和包括PMOS晶体管对M3和M4的辅助单元，M3和M4是导通的，来自第一电流源的电流I0可以穿过PMOS晶体管对M3和M4，并且可以解决死锁。
在另一方面，在正常工作期间，也就是，第一和第二PMOS晶体管M1和M2工作在普通模式，Vinn＝Vinp＝Vref<vdd。Vref可以处于期望的工作电压。此外，运算放大器20运作以进行放大并且工作在普通模式平衡下，这意味着Vinn＝Vinp＝Vref。第五MOS晶体管M5导通。Voutp＝Voutn＝Vref。I5>I7＝I8＝1/2I6。当VA的电压相对低时，第五MOS晶体管M5饱和，其电流大于1/2I6，所以VA升高，使M5进入线性区，I5减小直至I5＝1/2I6。所以，VA约等于Vdd，即VA≈Vdd。所以PMOS晶体管M3和M4关断，只有输入对M1和M2工作，以至于不会影响PMOS晶体管M1和M2的正常工作。
在一些实施例中，辅助单元210不需要附加的偏置电压，它使用在运算放大器自身的固有电压点，因此该运算放大器可以节省功率。此外，辅助单元210不会造成额外的噪声。辅助单元不会产生旁路电流，这可以保证输入对的跨导。由于当VA增大到接近vdd时，第三MOS晶体管M3和第四MOS晶体管M4被关断，没有电流经过这些晶体管。此外，如果器件的大小固定，跨导与电流成正比。电流越大，跨导越大。当第三MOS晶体管M3和第四MOS晶体管M4被关断时，没有电流经过这些晶体管，通过输入对的电流不会改变，所以，输入对的跨导维持不变。
尽管参照示例的具体实施例对本发明进行描述，但本发明不限于此处描述的各实施例，并且在不脱离所附权利要求的精神和范围的情况下，可以通过修改或变化的形式来实施本发明。因此，说明书和附图应被视为示例性的而非限制性的。
依前述内容，可以理解，出于示例的目的已在本申请中对本技术的特定实施例进行描述，但是在不脱离本发明的精神和范围的情况下，可以作出各种修改。因此，本发明并不受限制但是在所附的权利要求书的精神之中。
本领域的技术人员在实践要求保护的本发明时，可以通过研究附图、所揭示的内容和所附的权利要求来理解并实行对已揭示的各实施例进行其他变化。在权利要求书中，词语“包括”不排除其他元件或步骤，并且不定冠词“一”或“一个”不排除多个。即使特定的特征被记载在不同的从属权利要求中，本发明仍然涉及包括所有这些特征的各实施例。在权利要求书中的任何附图标记不应当被解释为限制范围。
各种实施例的各特征和各方面可以被并入其它实施例，并且在没有示出或描述全部的特征或方面的情况下可以实施本文中所示的各实施例。本领域技术人员可以理解，尽管出于示例的目的已对***和方法的特定实例和实施例进行描述，但是在不脱离本发明的精神和范围的情况下，可以作出各种修改。并且，一个实施例的各特征可并入其它实施例中，即使那些特征在本文中没有在单个实施例中一起进行描述。因此，本发明由所附的权利要求书进行说明。

Claims (22)

1.一种运算放大器，其特征在于，包括：
输入对、辅助单元、偶数个数的放大级、反馈单元、第一电流源、第二电流源；其中
所述输入对和所述辅助单元都连接到所述第一电流源，所述输入对还配置为接收差分输入电压，所述输入对和所述辅助单元都进一步连接到所述偶数个数的放大级的第一级；
所述偶数个数的放大级串联连接，各放大级的最后一级被配置为输出差分输出电压；
所述第二电流源连接于所述偶数个数的放大级与所述反馈单元之间；
所述反馈单元配置为接收来自所述最后一级的差分输出电压的共模电压，并被配置为将所述反馈单元的第一节点上的电压反馈给所述辅助单元，以提供偏置电压给所述辅助单元，其中所述辅助单元配置为避免所述输入对的死锁。
2.如权利要求1所述的运算放大器，其特征在于，所述差分输出电压的共模电压包括在所述差分输出电压之间的中值电压电位。
3.如权利要求1所述的运算放大器，其特征在于，所述输入对包括第一MOS晶体管和第二MOS晶体管，所述辅助单元包括第三MOS晶体管和第四MOS晶体管，所述第二电流源包括第五MOS晶体管，所述反馈单元包括第七MOS晶体管和第八MOS晶体管，所述偶数个数的放大级包括第一放大级和第二放大级，所述运算放大器还包括第六MOS晶体管；
其中，所述第一MOS晶体管和所述第二MOS晶体管的第一节点连接所述第一电流源，所述第一电流源连接于所述第一MOS晶体管的第一节点与第一电源之间，所述第一MOS晶体管的第二节点配置为接收正输入电压，所述第二MOS晶体管的第二节点配置为接收负输入电压，所述第一MOS晶体管的第三节点连接所述第三MOS晶体管的第三节点，所述第二MOS晶体管的第三节点连接所述第四MOS晶体管的第三节点；
所述第三MOS晶体管和所述第四MOS晶体管的第一节点连接所述第一电流源，所述第三MOS晶体管和所述第四MOS晶体管的第二节点连接所述第七MOS晶体管的第三节点，所述第三MOS晶体管的第三节点还连接所述第一放大级的第一端口，所述第四MOS晶体管的第三节点还连接所述第一放大级的第二端口；
所述第五MOS晶体管的第一节点连接第一电源，所述第五MOS晶体管的第二节点连接所述第一放大级的第三端口，所述第五MOS晶体管的第三节点连接所述第七MOS晶体管的第三节点；
所述第七MOS晶体管的第一节点连接所述第八MOS晶体管的第一节点和所述第六MOS晶体管的第三节点，所述第七MOS晶体管的第二节点连接第一电阻和第二电阻的连接点，所述第八MOS晶体管的第二节点连接第五电压源的正端，所述第八MOS晶体管的第三节点连接所述第一和第二MOS晶体管的第一节点；
所述第六MOS晶体管的第二节点连接所述第二放大级的第五端口，所述第六MOS晶体管的第一节点接地并连接所述第五电压源的负端。
4.如权利要求3所述的运算放大器，其特征在于，
所述第一放大级的第三端口连接第三电压源，所述第一放大级的第四和第七端口连接第四电压源，所述第一放大级的第五端口连接所述第二放大级的第一端口，所述第一放大级的第六端口连接所述第二放大级的第二端口，所述第一放大级的第八端口连接第一电压源，所述第二放大级的第三端口配置为输出正输出电压，所述第二放大级的第四端口配置为输出负输出电压，其中，第一电阻和第二电阻串联连接在正输出电压端口和负输出电压端口之间。
5.如权利要求4所述的运算放大器，其特征在于，
所述第一放大级包括第九MOS晶体管、第十MOS晶体管、第十一MOS晶体管、第十二MOS晶体管、第十三MOS晶体管、第十四MOS晶体管，
其中，所述第一放大级的第一端口包括所述第十一MOS晶体管的第一节点，所述第一放大级的第二端口包括所述第十二MOS晶体管的第一节点，所述第一放大级的第三端口包括所述第十MOS晶体管的第二节点，所述第一放大级的第四端口包括所述第十三MOS晶体管的第二节点，所述第一放大级的第五端口包括所述第十二MOS晶体管的第三节点，所述第一放大级的第六端口包括所述第十一MOS晶体管的第三节点，所述第一放大级的第七端口包括所述第十四MOS晶体管的第二节点，所述第一放大级的第八端口包括所述第十一MOS晶体管的第二节点；
其中，所述第九MOS晶体管和所述第十MOS晶体管的第一节点都连接到所述第一电源，所述第九MOS晶体管和所述第十MOS晶体管的第二节点都连接到所述第五MOS晶体管的第二节点，所述第九MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点；
所述第十一MOS晶体管的第一节点连接所述第十三MOS晶体管的第三节点，所述第十二MOS晶体管的第一节点连接所述第十四MOS晶体管的第三节点，所述第十一MOS晶体管和所述第十二MOS晶体管的第二节点连接到所述第一电压源；以及
所述第十三MOS晶体管和所述第十四MOS晶体管的第一节点连接到第二电源，所述第十三MOS晶体管和所述第十四MOS晶体管的第二节点连接到所述第四电压源。
6.如权利要求5所述的运算放大器，其特征在于，
所述第一放大级还包括第十五MOS晶体管和第十六MOS晶体管，其中，所述第九MOS晶体管通过所述第十五MOS晶体管与所述第十一MOS晶体管相连，所述第十MOS晶体管通过所述第十六MOS晶体管与所述第十二MOS晶体管相连；
所述第十五MOS晶体管的第一节点连接所述第九MOS晶体管的第三节点，所述第十六MOS晶体管的第一节点连接所述第十MOS晶体管的第三节点，所述第十五MOS晶体管和所述第十六MOS晶体管的第二节点连接第二电压源，所述第十五MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十六MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点。
7.如权利要求5所述的运算放大器，其特征在于，
所述第二放大级包括第十七MOS晶体管、第十八MOS晶体管、第十九MOS晶体管、第二十MOS晶体管，
其中，所述第二放大级的第一端口包括所述第十七MOS晶体管的第二节点，所述第二放大级的第二端口包括所述第十八MOS晶体管的第二节点，所述第二放大级的第三端口包括所述第十七MOS晶体管的第三节点，所述第二放大级的第四端口包括所述第十八MOS晶体管的第三节点，所述第二放大级的第五端口包括所述第二十MOS晶体管的第二节点，所述第二放大级的第六端口包括所述第十九MOS晶体管的第二节点；
其中，所述第十七MOS晶体管和所述第十八MOS晶体管的第一节点连接到所述第一电源，所述第十七MOS晶体管的第二节点连接所述第十二MOS晶体管的第三节点，所述第十八MOS晶体管的第二节点连接所述第十一MOS晶体管的第三节点，所述第十七MOS晶体管的第三节点连接所述第十九MOS晶体管的第三节点，所述第十八MOS晶体管的第三节点连接所述第二十MOS晶体管的第三节点；
所述第十九MOS晶体管和所述第二十MOS晶体管的第一节点连接到第二电源，所述第十九MOS晶体管和所述第二十MOS晶体管的第二节点连接到所述第四电压源。
8.如权利要求7所述的运算放大器，其特征在于，所述第一、第二、第三、第四MOS晶体管、所述第五MOS晶体管、所述第九MOS晶体管、所述第十MOS晶体管、所述第十七MOS晶体管和所述第十八MOS晶体管包括PMOS晶体管,所述第六MOS晶体管、所述第七MOS晶体管、所述第八MOS晶体管、所述第十一MOS晶体管、所述第十二MOS晶体管、所述第十三MOS晶体管、所述第十四MOS晶体管、所述第十九MOS晶体管和所述第二十MOS晶体管包括NMOS晶体管，所述第一电源包括正电源，所述第二电源包括接地；以及
所述MOS晶体管中的每一个的第一节点包括源极，所述MOS晶体管中的每一个的第二节点包括栅极，所述MOS晶体管中的每一个的第三节点包括漏极。
9.如权利要求8所述的运算放大器，其特征在于，所述第一放大级还包括第十五MOS晶体管和第十六MOS晶体管，其中所述第九MOS晶体管通过所述第十五MOS晶体管与所述第十一MOS晶体管相连，所述第十MOS晶体管通过所述第十六MOS晶体管与所述第十二MOS晶体管相连；
所述第十五MOS晶体管的第一节点连接所述第九MOS晶体管的第三节点，所述第十六MOS晶体管的第一节点连接所述第十MOS晶体管的第三节点，所述第十五MOS晶体管和所述第十六MOS晶体管的第二节点连接第二电压源，所述第十五MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十六MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点；以及
所述第十五MOS晶体管和所述第十六MOS晶体管包括PMOS晶体管,所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第一节点包括源极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第二节点包括栅极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第三节点包括漏极。
10.如权利要求7所述的运算放大器，其特征在于，所述第一、第二、第三、第四MOS晶体管、所述第五MOS晶体管、所述第九MOS晶体管、所述第十MOS晶体管、所述第十七MOS晶体管和所述第十八MOS晶体管包括NMOS晶体管,所述第六MOS晶体管、所述第七MOS晶体管、所述第八MOS晶体管、所述第十一MOS晶体管、所述第十二MOS晶体管、所述第十三MOS晶体管、所述第十四MOS晶体管、所述第十九MOS晶体管和所述第二十MOS晶体管包括PMOS晶体管，所述第一电源包括地源，所述第二电源包括正电源；以及
所述MOS晶体管中的每一个的第一节点包括源极，所述MOS晶体管中的每一个的第二节点包括栅极，所述MOS晶体管中的每一个的第三节点包括漏极。
11.如权利要求10所述的运算放大器，其特征在于，所述第一放大级还包括第十五MOS晶体管和第十六MOS晶体管，其中，所述第九MOS晶体管通过所述第十五MOS晶体管与所述第十一MOS晶体管相连，所述第十MOS晶体管通过所述第十六MOS晶体管与所述第十二MOS晶体管相连；
所述第十五MOS晶体管的第一节点连接所述第九MOS晶体管的第三节点，所述第十六MOS晶体管的第一节点连接所述第十MOS晶体管的第三节点，所述第十五MOS晶体管和所述第十六MOS晶体管的第二节点连接第二电压源，所述第十五MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十六MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点；以及
所述第十五MOS晶体管和所述第十六MOS晶体管包括NMOS晶体管,所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第一节点包括源极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第二节点包括栅极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第三节点包括漏极。
12.一种使用运算放大器进行放大的方法，其特征在于，所述运算放大器包括：
输入对、辅助单元、偶数个数的放大级、反馈单元、第一电流源、第二电流源；其中
所述输入对和所述辅助单元的第一节点都连接到所述第一电流源，所述输入对和所述辅助单元的第三节点都连接到所述偶数个数的放大级的第一级；
所述偶数个数的放大级串联连接；
所述第二电流源连接于所述偶数个数的放大级与所述反馈单元之间；
所述反馈单元配置为接收来自各放大级的最后一级的差分输出电压的共模电压；
所述方法包括以下步骤：
通过所述输入对来接收差分输入电压；
通过所述偶数个数的放大级来放大所述差分输入电压；
通过各放大级的最后一级来输出差分输出电压；
通过所述反馈单元将所述反馈单元的第一节点上的电压反馈到所述辅助单元，以提供偏置电压给所述辅助单元，其中所述辅助单元配置为避免所述输入对的死锁。
13.如权利要求12所述的方法，其特征在于，所述差分输出电压的共模电压具有在所述差分输出电压之间的中值。
14.如权利要求12所述的方法，其特征在于，所述输入对包括第一MOS晶体管和第二MOS晶体管，所述辅助单元包括第三MOS晶体管和第四MOS晶体管，所述第二电流源包括第五MOS晶体管，所述反馈单元包括第七MOS晶体管和第八MOS晶体管，所述偶数个数的放大级包括第一放大级和第二放大级，所述运算放大器还包括第六MOS晶体管；
其中，所述第一MOS晶体管和所述第二MOS晶体管的第一节点连接所述第一电流源，所述第一电流源连接于所述第一MOS晶体管的第一节点与第一电源之间，所述第一MOS晶体管和所述第二MOS晶体管的第二节点分别配置为接收正输入电压和负输入电压，所述第一MOS晶体管的第三节点连接所述第三MOS晶体管的第三节点，所述第二MOS晶体管的第三节点连接所述第四MOS晶体管的第三节点；
所述第三MOS晶体管和所述第四MOS晶体管的第一节点连接所述第一电流源，所述第三MOS晶体管和所述第四MOS晶体管的第二节点连接所述第七MOS晶体管的第三节点，所述第三MOS晶体管的第三节点还连接所述第一放大级的第一端口，所述第四MOS晶体管的第三节点还连接所述第一放大级的第二端口；
所述第五MOS晶体管的第一节点连接第一电源，所述第五MOS晶体管的第二节点连接所述第一放大级的第三端口，所述第五MOS晶体管的第三节点连接所述第七MOS晶体管的第三节点；
所述第七MOS晶体管的第一节点连接所述第八MOS晶体管的第一节点和所述第六MOS晶体管的第三节点，所述第七MOS晶体管的第二节点连接第一电阻和第二电阻的连接点，所述第八MOS晶体管的第二节点连接第五电压源的正端，所述第八MOS晶体管的第三节点连接所述第一和第二MOS晶体管的第一节点；
所述第六MOS晶体管的第二节点连接所述第二放大级的第五端口，所述第六MOS晶体管的第一节点接地并连接所述第五电压源的负端。
15.如权利要求14所述的方法，其特征在于，
所述第一放大级的第三端口连接第三电压源，所述第一放大级的第四和第七端口连接第四电压源，所述第一放大级的第五端口连接所述第二放大级的第一端口，所述第一放大级的第六端口连接所述第二放大级的第二端口，所述第一放大级的第八端口连接第一电压源，所述第二放大级的第三端口配置为输出正输出电压，所述第二放大级的第四端口配置为输出负输出电压，其中，第一电阻和第二电阻串联连接在正输出电压端口和负输出电压端口之间。
16.如权利要求15所述的方法，其特征在于
所述第一放大级包括第九MOS晶体管、第十MOS晶体管、第十一MOS晶体管、第十二MOS晶体管、第十三MOS晶体管、第十四MOS晶体管，
其中，所述第一放大级的第一端口包括所述第十一MOS晶体管的第一节点，所述第一放大级的第二端口包括所述第十二MOS晶体管的第一节点，所述第一放大级的第三端口包括所述第十MOS晶体管的第二节点，所述第一放大级的第四端口包括所述第十三MOS晶体管的第二节点，所述第一放大级的第五端口包括所述第十二MOS晶体管的第三节点，所述第一放大级的第六端口包括所述第十一MOS晶体管的第三节点，所述第一放大级的第七端口包括所述第十四MOS晶体管的第二节点，所述第一放大级的第八端口包括所述第十一MOS晶体管的第二节点；
其中，所述第九MOS晶体管和所述第十MOS晶体管的第一节点连接到所述第一电源，所述第九MOS晶体管和所述第十MOS晶体管的第二节点都连接到所述第五MOS晶体管的第二节点，所述第九MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点；
所述第十一MOS晶体管的第一节点连接所述第十三MOS晶体管的第三节点，所述第十二MOS晶体管的第一节点连接所述第十四MOS晶体管的第三节点，所述第十一MOS晶体管和所述第十二MOS晶体管的第二节点连接到所述第一电压源；以及
所述第十三MOS晶体管和所述第十四MOS晶体管的第一节点连接到第二电源，所述第十三MOS晶体管和所述第十四MOS晶体管的第二节点连接到所述第四电压源。
17.如权利要求16所述的方法，其特征在于，
所述第一放大级还包括第十五MOS晶体管和第十六MOS晶体管，其中，所述第九MOS晶体管通过所述第十五MOS晶体管与所述第十一MOS晶体管相连，所述第十MOS晶体管通过所述第十六MOS晶体管与所述第十二MOS晶体管相连；
所述第十五MOS晶体管的第一节点连接所述第九MOS晶体管的第三节点，所述第十六MOS晶体管的第一节点连接所述第十MOS晶体管的第三节点，所述第十五MOS晶体管和所述第十六MOS晶体管的第二节点连接第二电压源，所述第十五MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十六MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点。
18.如权利要求16所述的方法，其特征在于
所述第二放大级包括第十七MOS晶体管、第十八MOS晶体管、第十九MOS晶体管、第二十MOS晶体管，
其中，所述第二放大级的第一端口包括所述第十七MOS晶体管的第二节点，所述第二放大级的第二端口包括所述第十八MOS晶体管的第二节点，所述第二放大级的第三端口包括所述第十七MOS晶体管的第三节点，所述第二放大级的第四端口包括所述第十八MOS晶体管的第三节点，所述第二放大级的第五端口包括所述第二十MOS晶体管的第二节点，所述第二放大级的第六端口包括所述第十九MOS晶体管的第二节点；
其中，所述第十七MOS晶体管和所述第十八MOS晶体管的第一节点连接到所述第一电源，所述第十七MOS晶体管的第二节点连接所述第十二MOS晶体管的第三节点，所述第十八MOS晶体管的第二节点连接所述第十一MOS晶体管的第三节点，所述第十七MOS晶体管的第三节点连接所述第十九MOS晶体管的第三节点，所述第十八MOS晶体管的第三节点连接所述第二十MOS晶体管的第三节点；
所述第十九MOS晶体管和所述第二十MOS晶体管的第一节点连接到第二电源，所述第十九MOS晶体管和所述第二十MOS晶体管的第二节点连接到所述第四电压源。
19.如权利要求18所述的方法，其特征在于，所述第一、第二、第三、第四MOS晶体管、所述第五MOS晶体管、所述第九MOS晶体管、所述第十MOS晶体管、所述第十七MOS晶体管和所述第十八MOS晶体管包括PMOS晶体管,所述第六MOS晶体管、所述第七MOS晶体管、所述第八MOS晶体管、所述第十一MOS晶体管、所述第十二MOS晶体管、所述第十三MOS晶体管、所述第十四MOS晶体管、所述第十九MOS晶体管和所述第二十MOS晶体管包括NMOS晶体管，所述第一电源包括正电源，所述第二电源包括接地；以及
所述MOS晶体管中的每一个的第一节点包括源极，所述MOS晶体管中的每一个的第二节点包括栅极，所述MOS晶体管中的每一个的第三节点包括漏极。
20.如权利要求19所述的方法，其特征在于，所述第一放大级还包括第十五MOS晶体管和第十六MOS晶体管，其中，所述第九MOS晶体管通过所述第十五MOS晶体管与所述第十一MOS晶体管相连，所述第十MOS晶体管通过所述第十六MOS晶体管与所述第十二MOS晶体管相连；
所述第十五MOS晶体管的第一节点连接所述第九MOS晶体管的第三节点，所述第十六MOS晶体管的第一节点连接所述第十MOS晶体管的第三节点，所述第十五MOS晶体管和所述第十六MOS晶体管的第二节点连接所述第二电压源，所述第十五MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十六MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点；以及
所述第十五MOS晶体管和所述第十六MOS晶体管包括PMOS晶体管,所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第一节点包括源极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第二节点包括栅极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第三节点包括漏极。
21.如权利要求18所述的方法，其特征在于，所述第一、第二、第三、第四MOS晶体管、所述第五MOS晶体管、所述第九MOS晶体管、所述第十MOS晶体管、所述第十七MOS晶体管和所述第十八MOS晶体管包括NMOS晶体管,所述第六MOS晶体管、所述第七MOS晶体管、所述第八MOS晶体管、所述第十一MOS晶体管、所述第十二MOS晶体管、所述第十三MOS晶体管、所述第十四MOS晶体管、所述第十九MOS晶体管和所述第二十MOS晶体管包括PMOS晶体管，所述第一电源包括地源，所述第二电源包括正电源；以及
所述MOS晶体管中的每一个的第一节点包括源极，所述MOS晶体管中的每一个的第二节点包括栅极，所述MOS晶体管中的每一个的第三节点包括漏极。
22.如权利要求21所述的方法，其特征在于，所述第一放大级还包括第十五MOS晶体管和第十六MOS晶体管，其中，所述第九MOS晶体管通过所述第十五MOS晶体管与所述第十一MOS晶体管相连，所述第十MOS晶体管通过所述第十六MOS晶体管与所述第十二MOS晶体管相连；
所述第十五MOS晶体管的第一节点连接所述第九MOS晶体管的第三节点，所述第十六MOS晶体管的第一节点连接所述第十MOS晶体管的第三节点，所述第十五MOS晶体管和所述第十六MOS晶体管的第二节点连接第二电压源，所述第十五MOS晶体管的第三节点连接所述第十一MOS晶体管的第三节点，所述第十六MOS晶体管的第三节点连接所述第十二MOS晶体管的第三节点；以及
所述第十五MOS晶体管和所述第十六MOS晶体管包括NMOS晶体管,所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第一节点包括源极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第二节点包括栅极，所述第十五MOS晶体管和所述第十六MOS晶体管的每一个的第三节点包括漏极。
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