CN105990432A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN105990432A
CN105990432A CN201510093121.XA CN201510093121A CN105990432A CN 105990432 A CN105990432 A CN 105990432A CN 201510093121 A CN201510093121 A CN 201510093121A CN 105990432 A CN105990432 A CN 105990432A
Authority
CN
China
Prior art keywords
semiconductor layer
electrode
semiconductor
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201510093121.XA
Other languages
English (en)
Inventor
富田幸太
前山贤二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN105990432A publication Critical patent/CN105990432A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种半导体装置及其制造方法。本发明提供一种向半导体层施加的应力可缓和的半导体装置。本发明的半导体装置包括：第一导电型第一半导体层；第一导电型第二半导体层，设在第一半导体层上；第二导电型第三半导体层，选择性地设在第二半导体层上；第一导电型第四半导体层，设在第三半导体层上；第一电极，隔着绝缘膜设在第二、第三、第四半导体层；第二电极，设在第四半导体层上，且连接第四半导体层；第三电极，与第二电极分离，一端与第一半导体层相接，另一端位于第二半导体层表面侧；且该半导体装置包含：第二半导体层的表面、及与第三电极相接且与第二半导体层的表面相连的面，第二半导体层的表面与该面成直角或钝角。

Description

半导体装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2014-187750号(申请日：2014年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
在MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效晶体管)等半导体装置中，存在将源极电极与漏极电极都设置在半导体基板的上侧的半导体装置。在这种半导体装置中，源极电极设置在源极区域之上，漏极电极与源极电极并排而形成，且在半导体基板内设置着漏极电极的一部分。
这里，作为使源极电极与漏极电极之间的接通电阻降低的方法，有将形成漏极电极的区域的高电阻漂移层除去的方法。例如为以下方法：利用各向同性蚀刻，在漂移区域形成到达漏极区域的沟槽，之后在该沟槽内形成漏极电极。
但是，一般来说，利用各向同性蚀刻而形成的沟槽的内壁成为曲面。因此，存在沟槽的开口部附近的半导体层成为呈檐状而尖细的形状的情况。而且，如果在这种沟槽内形成漏极电极，那么存在如下情况：因漏极电极的热膨胀率与半导体材料的热膨胀率的差、或漏极电极的内部应力，而向该尖细的部分施加局部的应力。由此，存在该尖细的部分缺欠、或在该尖细的部分与漏极电极之间产生剥离的情况。
发明内容
本发明要解决的问题在于，提供一种向半导体层施加的应力得以缓和的半导体装置及其制造方法。
实施方式的半导体装置包括：第一导电型的第一半导体层；第一导电型的第二半导体层，设置在所述第一半导体层之上；第二导电型的第三半导体层，选择性地设置在所述第二半导体层之上；第一导电型的第四半导体层，设置在所述第三半导体层之上；第一电极，隔着绝缘膜而设置在所述第二半导体层、所述第三半导体层、及所述第四半导体层；第二电极，设置在所述第四半导体层之上，且连接于所述第四半导体层；以及第三电极，与所述第二电极分离，且一端与所述第一半导体层相接，另一端位于所述第二半导体层的表面侧；而且该半导体装置包含:所述第二半导体层的所述表面、及与所述第三电极相接且与所述第二半导体层的所述表面相连的面，所述第二半导体层的所述表面与所述面所成的角是直角或钝角。
附图说明
图1(a)是表示第一实施方式的半导体装置的示意性俯视图，图1(b)是表示第一实施方式的半导体装置的一部分的示意性剖视图。
图2(a)～图6(b)是表示第一实施方式的半导体装置的制造过程的示意性剖视图。
图7(a)～图7(c)是更详细地表示第一实施方式的各向同性蚀刻的示意性剖视图。
图8(a)～图8(c)是表示参考例的各向同性蚀刻的示意性剖视图。
图9(a)是表示参考例的半导体装置的示意性剖视图，图9(b)是表示第一实施方式的半导体装置的示意性剖视图。
图10(a)是表示第二实施方式的第一例的半导体装置的一部分的示意性剖视图，图10(b)是表示第二实施方式的第二例的半导体装置的一部分的示意性剖视图。
具体实施方式
以下，一边参照图式，一边对实施方式进行说明。在以下的说明中，对于相同部件标注相同符号，对于已经说明过一次的部件，适当省略其说明。
(第一实施方式)
图1(a)是表示第一实施方式的半导体装置的示意性俯视图，图1(b)是表示第一实施方式的半导体装置的一部分的示意性剖视图。
这里，在图1(b)中，表示沿着图1(a)的A-A'线的位置处的截面。
第一实施方式的半导体装置1是漏极电极10设置在半导体装置1的上表面侧的上侧漏极(up drain)型MOSFET。
半导体装置1包含第一半导体层(以下，例如漏极区域22)、第二半导体层(以下，例如漂移区域21)、第三半导体层(以下，例如基极区域30)、第四半导体层(以下，例如源极区域40)、栅极绝缘膜51、第一电极(以下，例如栅极电极50)、第二电极(以下，例如源极电极11)、第三电极(以下，例如漏极电极10)、及第五半导体层(以下，例如n+半导体区域41)。
在实施方式中，半导体区域20是由漏极区域22、及设置在漏极区域22的上侧的漂移区域21所定义。漂移区域21的导电型是n型。漏极区域22的导电型是n+型。漏极区域22的杂质浓度比漂移区域21的杂质浓度高。
基极区域30选择性地设置在漂移区域21之上。基极区域30的导电型是p型。源极区域40设置在基极区域30之上。源极区域40的导电型是n+型。栅极电极50是隔着栅极绝缘膜51而设置在漂移区域21、基极区域30、及源极区域40。该沟槽栅极构造的栅极电极50例如在图1(a)、(b)的X方向上延伸。
源极电极11设置在源极区域40之上。源极电极11连接于源极区域40。漏极电极10与源极电极11分离而排列。漏极电极10的下端10d位于半导体区域20中。漏极电极10的一端(例如，下端10d)与漏极区域22相接。另一方面，漏极电极的另一端(例如，上端10u)位于漂移区域21的表面21u侧。
在漏极电极10中，与所述一端侧的宽度相比，所述另一端侧的宽度较宽。例如，在相对于漏极电极10与源极电极11排列的方向(例如，图1(a)所示的Y方向)平行地切断漏极电极10的切断面10cs上，切断面10cs的至少一部分的宽度W越往下端10d变得越窄。这里，所谓“宽度”是指相对于漏极电极10延伸的方向垂直地切断漏极电极10时的漏极电极10的宽度。例如，设置在半导体区域20内的漏极电极10的切断面10cs的形状成为越往下侧变得越窄的正锥型。
n+半导体区域41选择性地设置在漂移区域21之上。n+半导体区域41选择性地设置在未设置基极区域30的漂移区域21之上。漏极电极10连接于半导体区域20及n+半导体区域41。
n+半导体区域41具有与漏极电极10相接的第一面41sa、及与漏极电极10相接且与第一面41sa相连的第二面41sb。第一面41sa与第二面41sb所成的角为直角或钝角。在图1(b)中，作为一例，图示有第一面41sa与第二面41sb所成的角为钝角的例子。n+半导体区域41与漏极电极10例如进行欧姆接触。
n+半导体区域41的深度例如与源极区域40的深度相同。n+半导体区域41的杂质浓度例如与源极区域40的杂质浓度相同。
具有n+半导体区域41与漂移区域21的半导体区域的杂质浓度在相对于源极电极11与漏极电极10排列的方向(例如，X方向或Y方向)垂直的方向(例如，Z方向)上，连续地减小。
在实施方式中，作为一例，在杂质浓度分布中，将1×1017(atoms/cm3)以上的杂质浓度的区域设为漏极区域22，将小于1×1017(atoms/cm3)的杂质浓度的区域设为漂移区域21。n+半导体区域41的杂质浓度高于漂移区域21的杂质浓度。但是，决定漏极区域22与漂移区域21的边界的杂质浓度并不限定于该浓度。
基极区域30、源极区域40、及栅极电极50位于图1(a)的源极电极11的下侧。在半导体区域20之上，设置着层间绝缘膜70。层间绝缘膜70设置在源极电极11与半导体区域20之间、或漏极电极10与半导体区域20之间。
而且，漏极电极10包围基极区域30、源极区域40、及栅极电极50。n+半导体区域41包围基极区域30、源极区域40、及栅极电极50。而且，栅极焊垫50p电连接于栅极电极50。
实施方式的半导体区域20、30、40例如含有硅(Si)、碳化硅(SiC)、砷化镓(GaAs)等。漏极电极10、源极电极11、及栅极焊垫50p例如含有铝(Al)、镍(Ni)、铜(Cu)、钛(Ti)等中的至少某一种金属、或多晶硅等导电体。栅极电极50的材料含有导入有杂质元素的半导体(例如，多晶硅)、或金属(例如，钨)。而且，实施方式的“绝缘膜”含有二氧化硅(SiOx)、氮化硅(SiNx)等。
而且，在实施方式中，也可以将n+型、n型作为“第一导电型”，将p型作为“第二导电型”。作为n+型、n型的杂质元素，例如可举出磷(P)、砷(As)等。作为p型的杂质元素，例如可举出硼(B)等。
对第一实施方式的半导体装置1的制造过程进行说明。
图2(a)～图6(b)是表示第一实施方式的半导体装置的制造过程的示意性剖视图。
在图2(a)～图6(b)中，表示有对应于图1(a)的A-A'线的位置的示意性截面。
如图2(a)所示，在半导体区域20(漂移区域21)之上，将掩膜层90图案化。接着，在从掩膜层90露出的漂移区域21进行RIE(Reactive Ion Etching，反应式离子蚀刻)，在漂移区域21形成第一沟槽(以下，例如沟槽20ta)。然后，除去掩膜层90。
接着，如图2(b)所示，在沟槽20ta的内壁与漂移区域21之上，利用CVD(ChemicalVapor Deposition，化学气相沉积)、ALD(Atomic Layer Deposition，原子层沉积)等形成栅极绝缘膜51。
接着，如图3(a)所示，在沟槽20ta中隔着栅极绝缘膜51而形成栅极电极50。
接着，如图3(b)所示，在未设置栅极电极50的漂移区域21之上将掩膜层91图案化。接着，对从掩膜层91露出的漂移区域21的表层，离子注入p型杂质元素。然后，进行退火处理。由此，在漂移区域21的表层选择性地形成基极区域30。基极区域30与栅极绝缘膜51相接。然后，除去掩膜层91。
接着，如图4(a)所示，将未对相邻的栅极电极50间的基极区域30、及未设置基极区域30的漂移区域21各区域进行覆盖的掩膜层92图案化。接着，对未利用掩膜层92覆盖的基极区域30的表层、及未利用掩膜层92覆盖的漂移区域21的表层，离子注入n型杂质元素。然后，进行退火处理。
由此，在基极区域30的表层，形成源极区域40。基极区域30与栅极绝缘膜51相接。在形成源极区域40的同时，在漂移区域21的表层，选择性地形成n+半导体区域41。n+半导体区域41选择性地形成在未设置基极区域30的漂移区域21的表层。然后，除去掩膜层92。另外，n+半导体区域41的表面成为漂移区域21的表面的一部分。
接着，如图4(b)所示，在设置在n+半导体区域41之上、漂移区域21之上、源极区域40之上的栅极绝缘膜51之上积层绝缘膜，而形成使该绝缘膜与栅极绝缘膜51合并所得的层间绝缘膜70。
接着，如图5(a)所示，将未覆盖源极区域40、与源极区域40相邻的基极区域30的一部分、及n+半导体区域41的一部分的各区域的掩膜层93图案化。接着，利用RIE除去从掩膜层93开口的层间绝缘膜70。
接着，如图5(b)所示，将使n+半导体区域41的一部分开口的掩膜层94图案化。
接着，如图6(a)所示，利用各向同性蚀刻对从掩膜层94开口的n+半导体区域41、及从掩膜层94开口的n+半导体区域41之下的漂移区域21进行蚀刻。由此，在漂移区域21，形成第二沟槽(以下，沟槽20tb)。
这里，具有n+半导体区域41与漂移区域21的区域的杂质浓度在相对于源极电极11与漏极电极10排列的方向(例如，X方向或Y方向)垂直的方向(例如，Z方向)上，连续地减小。
因此，如果利用各向同性蚀刻对从掩膜层94开口的n+半导体区域41、及从掩膜层94开口的n+半导体区域41之下的漂移区域21进行蚀刻，那么形成正锥形状的沟槽20tb。关于沟槽20tb的形成，将于下文详细叙述。
接着，如图6(b)所示，在沟槽20tb中、n+半导体区域41之上、层间绝缘膜70之上、基极区域30之上、源极区域40之上、及沟槽栅极之上，形成电极层12。电极层12的材料与源极电极11的材料或漏极电极10的材料相同。
然后，利用RIE将电极层12分割，如图1(b)所示，形成源极电极11、及漏极电极10。源极电极11在源极区域40之上，连接于源极区域40。漏极电极10形成在沟槽20tb中及n+半导体区域41之上。
图7(a)～图7(c)是更详细地表示第一实施方式的各向同性蚀刻的示意性剖视图。
含有硅(Si)的半导体层的各向同性蚀刻中所使用的气体例如为SF6、NF6、CF4等含氟气体、Cl2、HCl等含氯气体、HBr、Br2等含溴气体等。
这些气体中所含的卤与硅的键结能高于硅与硅的键结能。也就是说，与硅本身相比，硅更易于与卤反应。因此，含卤气体可以用作含有硅的半导体层的蚀刻气体。
而且，卤的阴电性较高。因此，卤易于与电子过剩的物质反应。例如，与注入有硼(B)的p型半导体层相比，注入有磷(P)的n型半导体层更易于与含卤气体反应。也就是说，与p型半导体层相比，n型半导体层通过含卤气体而更快地被蚀刻。其原因在于：n型半导体层与p型半导体层相比，含有更多电子。而且，即使同为n型半导体层，与n型半导体层相比，含有大量n型杂质元素的n+型半导体层通过含卤气体而更快地被蚀刻。
作为一例，在图7(a)所示的第一实施方式的n+半导体区域41及漂移区域21中，具有n+半导体区域41与漂移区域21的区域(点P与点Q之间的区域)的杂质浓度在Z方向上连续地减小。
如果在这种区域，如图7(b)所示实施各向同性蚀刻，那么越靠近点Q的位置，沟槽20tb的底部20bt的蚀刻速度逐渐变得越慢。另一方面，与点Q的高度的位置相比，在点P的高度的位置，沟槽20tb的侧壁20sw的蚀刻速度更快。
在图7(c)中，图示有沟槽20tb的底部20bt到达漏极区域22的情况。在第一实施方式中，形成有从点P越往点Q沟槽的宽度变得越窄的正锥形状的沟槽20tb。这里，所谓“宽度”是指相对于沟槽20tb延伸的方向垂直地切断沟槽20tb时的沟槽20tb的宽度。
另一方面，图8(a)～图8(c)是表示参考例的各向同性蚀刻的示意性剖视图。
在图8(a)所示的参考例中，未设置n+半导体区域41。而且，漂移区域21(点P与点Q之间的区域)的杂质浓度成为在Z方向上相同的浓度。
如果在这种漂移区域21，如图8(b)所示实施各向同性蚀刻，那么沟槽20tb'的底部20bt及侧壁20sw的蚀刻速度大致相同。
因此，如果沟槽20tb'的底部20bt到达漏极区域22，那么如图8(c)所示，沟槽20tb'的侧壁20sw成为曲面状。
对第一实施方式的半导体装置1的效果进行说明。
图9(a)是表示参考例的半导体装置的示意性剖视图，图9(b)是表示第一实施方式的半导体装置的示意性剖视图。
这里，在图9(a)及图9(b)中，表示有漏极电极附近的放大图。
在图9(a)所示的参考例中，与漏极电极10'相接的漂移区域21的侧壁20sw的上端附近的面21sa与和该面21sa相连的面21sb所成的角为锐角。在这种尖细的部分(箭头A'所示的部分)，因漏极电极10'的热膨胀率与半导体材料的热膨胀率的差，而局部地施加通过热历程而产生的应力或漏极电极10'的内部应力(例如，拉伸应力)。因此，存在如下情况：在该尖细的部分产生缺欠、或在该尖细的部分与漏极电极10'之间产生剥离。
与此相对地，n+半导体区域41的第一面41sa与第二面41sb所成的角是钝角。因此，向箭头A所示的部分施加的应力(例如，拉伸应力)与参考例相比得以缓和。因此，在箭头A所示的部分，不易产生缺欠，进一步来说，在箭头A所示的部分与漏极电极10之间不易产生剥离。另外，即使n+半导体区域41的第一面41sa与第二面41sb所成的角是直角，向箭头A所示的部分施加的应力(例如，拉伸应力)与参考例相比，也得以缓和。
而且，在n+半导体区域41与漏极电极10欧姆接触的情况下，当半导体装置1接通时，电子电流也经由n+半导体区域41排出至漏极电极10。由此，降低半导体装置1的接通电阻。
而且，当半导体装置1断开时，空乏层从基极区域30与源极区域40的接合部向漏极电极10及源极电极11两个电极延伸。在半导体装置1中，将与漂移区域21相比杂质浓度较高的n+半导体区域41设置在漏极电极10与基极区域30之间。由此，空乏层在漂移区域21的延伸通过n+半导体区域41得到抑制，从而可确实地抑制所谓的穿通。
而且，漏极电极10包围源极电极11。因此，当半导体装置1接通时，在源极电极11与漏极电极10之间流动的电子电流难以局部地集中。也就是说，即使长时间持续使用半导体装置1，也难以在半导体装置1内引起局部的发热，从而可避免局部的热损伤。
而且，在沟槽20tb中，形成为其宽度越往漏极电极10变得越窄的正锥形状。由此，当将漏极电极10形成在沟槽20tb内时，漏极电极10的阶梯覆盖性变得良好。
(第二实施方式)
图10(a)是表示第二实施方式的第一例的半导体装置的一部分的示意性剖视图，图10(b)是表示第二实施方式的第二例的半导体装置的一部分的示意性剖视图。
这里，图10(a)、(b)是漏极电极附近的放大图。
在图10(a)所示的半导体装置2A中，漏极电极15具有第一区域15a、及第二区域15b。第二区域15b设置在第一区域15a的下侧。第一区域15a与漂移区域21的边界是正锥形状，与此相对地，第二区域15b与漂移区域21的边界成为曲面。而且，n+半导体区域41的第一面41sa与第二面41sb所成的角是直角或钝角。
在半导体装置2A中，点P与点R之间的杂质浓度在Z方向上连续地减小，点R与点Q之间的杂质浓度成为在Z方向上大致相同的浓度。这里，点R的位置对应于第一区域15a与第二区域15b之间。
因此，如果利用各向同性蚀刻形成用来形成漏极电极15的沟槽，那么该沟槽的侧壁从点P的高度到点R的高度为止形成为正锥形状，与此相对地，从点R的高度到点Q的高度为止形成为曲面。
在半导体装置2A中，n+半导体区域41的第一面41sa与第二面41sb所成的角也是钝角或直角，因此向箭头A所示的部分施加的应力得以缓和。因此，半导体装置2A发挥与半导体装置1相同的效果。
在图10(b)所示的半导体装置2B中，漏极电极16具有第一区域16a、及第二区域16b。第二区域16b位于第一区域16a的下侧。
这里，第一区域16a与漂移区域21的边界、和第二区域16b与漂移区域21的边界成为正锥形状。但是，第二区域16b与漂移区域21的边界的倾斜比第一区域16a与漂移区域21的边界的倾斜更严重。而且，n+半导体区域41的第一面41sa与第二面41sb所成的角是直角或钝角。
在半导体装置2B中，点P与点R之间的杂质浓度、及点R与点Q之间的杂质浓度在Z方向上连续地减小。但是，点R与点Q之间的梯度大于点P与点R之间的梯度。
因此，如果利用各向同性蚀刻形成用以形成漏极电极16的沟槽，那么第二区域16b与漂移区域21的边界的倾斜比第一区域16a与漂移区域21的边界的倾斜严重。
在半导体装置2B中，n+半导体区域41的第一面41sa与第二面41sb所成的角也是钝角或直角，因此向箭头A所示的部分施加的应力得以缓和。因此，半导体装置2B发挥与半导体装置1相同的效果。
而且，在半导体装置2B中，第二区域16b与漂移区域21的边界的倾斜比第一区域16a与漂移区域21的边界的倾斜更严重。由此，漏极电极16与漏极区域22的接触面积16s和半导体装置1相比有所增加。由此，漏极电极16与源极电极11之间的接通电阻与半导体装置1相比进一步减小。
在所述实施方式中，所谓表述为“部位A设置在部位B之上”时的“在……之上”除了部位A与部位B接触，部位A设置在部位B上的情况以外，还存在以部位A不与部位B接触，部位A设置在部位B上方的含义使用的情况。而且，存在如下情况：“部位A设置在部位B之上”还应用于使部位A与部位B反转而部位A位于部位B下的情况、或部位A与部位B横向排列的情况。其原因在于：即使旋转实施方式的半导体装置，在旋转前后，半导体装置的构造也不变。
以上，一边参照具体例，一边对实施方式进行了说明。但是，实施方式并不限定于这些具体例。也就是说，只要具备实施方式的特征，本领域技术人员在这些具体例中适当添加设计变更而成的发明也包含在实施方式的范围内。所述各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的情况，而可进行适当变更。
而且，所述各实施方式所具备的各要素只要在技术上可以实现便能够使其复合，只要具备实施方式的特征，组合这些要素而成的实施方式也包含在实施方式的范围内。此外，在实施方式的思想的范畴中，只要是业者就应该能够想到各种变更例及修正例，应该了解这些变更例及修正例也属于实施方式的范围。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意欲限定发明的范围。这些新颖的实施方式可以通过其他各种方式来实施，可在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1、2A、2B 半导体装置
10、15、16 漏极电极(第三电极)
10cs 切断面
10d 下端
11 源极电极(第二电极)
12 电极层
15a、16a 第一区域
15b、16b 第二区域
20 半导体区域(第一半导体区域)
20bt 底部
20sw 侧壁
20ta 沟槽(第一沟槽)
20tb 沟槽(第二沟槽)
21 漂移区域(第二半导体层)
21sa、21sb 面
22 漏极区域(第一半导体层)
30 基极区域(第三半导体层)
40 源极区域(第四半导体层)
41 n+半导体区域(第五半导体层)
41sa 第一面
41sb 第二面
50 栅极电极(第一电极)
50p 栅极焊垫
51 栅极绝缘膜
70 层间绝缘膜
90、91、92、93、94 掩膜层

Claims (9)

1.一种半导体装置，其特征在于包括：
第一导电型的第一半导体层；
第一导电型的第二半导体层，设置在所述第一半导体层之上；
第二导电型的第三半导体层，选择性地设置在所述第二半导体层之上；
第一导电型的第四半导体层，设置在所述第三半导体层之上；
第一电极，隔着绝缘膜而设置在所述第二半导体层、所述第三半导体层、及所述第四半导体层；
第二电极，设置在所述第四半导体层之上，且连接于所述第四半导体层；以及
第三电极，与所述第二电极分离，且一端与所述第一半导体层相接，另一端位于所述第二半导体层的表面侧；且
该半导体装置包含：所述第二半导体层的所述表面、及与所述第三电极相接且与所述第二半导体层的所述表面相连的面，所述第二半导体层的所述表面与所述面所成的角是直角或钝角。
2.根据权利要求1所述的半导体装置，其特征在于：还包含选择性地设置在所述第二半导体层之上的n型的第五半导体层，且
所述第三电极连接于所述第二半导体层及所述第五半导体层。
3.根据权利要求2所述的半导体装置，其特征在于：
所述第五半导体层包括：
第一面，与所述第三电极相接；以及
第二面，与所述第三电极相接，且与所述第一面相连；而且
所述第一面与所述第二面所成的角是直角或钝角。
4.根据权利要求2所述的半导体装置，其特征在于：所述第五半导体层的深度与所述第四半导体层的深度相同。
5.根据权利要求2所述的半导体装置，其特征在于：所述第五半导体层的杂质浓度与所述第四半导体层的杂质浓度相同。
6.根据权利要求2所述的半导体装置，其特征在于：包含所述第五半导体层与所述第二半导体层的区域的第一导电型的杂质浓度在相对于所述第二电极与所述第三电极排列的方向为垂直的方向上，连续地减少。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于：所述第三电极包围所述第三半导体层、所述第四半导体层、及所述第一电极。
8.根据权利要求2所述的半导体装置，其特征在于：所述第五半导体层包围所述第三半导体层、所述第四半导体层、及所述第一电极。
9.一种半导体装置的制造方法，其特征在于包括如下步骤：
在第一导电型的第二半导体层上形成第一沟槽；
在所述第一沟槽中隔着绝缘膜而形成第一电极；
在所述第二半导体层的表层，选择性地形成与所述绝缘膜相接的第二导电型的第三半导体层；
在所述第三半导体层的表层，形成与所述绝缘膜相接的第一导电型的第四半导体层，并且在未设置所述第三半导体层的所述第二半导体层的表层，选择性地形成第一导电型的第五半导体层；
形成对所述第五半导体层、及所述第五半导体层之下的所述第二半导体层利用各向同性蚀刻进行蚀刻所得的第二沟槽；以及
在所述第四半导体层之上形成连接于所述第四半导体层的第二电极，并且在所述第二沟槽中形成第三电极。
CN201510093121.XA 2014-09-16 2015-03-02 半导体装置及其制造方法 Withdrawn CN105990432A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014187750A JP2016062967A (ja) 2014-09-16 2014-09-16 半導体装置およびその製造方法
JP2014-187750 2014-09-16

Publications (1)

Publication Number Publication Date
CN105990432A true CN105990432A (zh) 2016-10-05

Family

ID=55455599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510093121.XA Withdrawn CN105990432A (zh) 2014-09-16 2015-03-02 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US9530881B2 (zh)
JP (1) JP2016062967A (zh)
CN (1) CN105990432A (zh)
TW (1) TW201612984A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496963A (zh) * 2020-03-19 2021-10-12 株式会社东芝 半导体装置及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088262B2 (en) * 2018-09-28 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Radical etching in gate formation
US20220052152A1 (en) * 2020-08-14 2022-02-17 Cree, Inc. Sidewall dopant shielding methods and approaches for trenched semiconductor device structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353452A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 電力用半導体素子
US20080265314A1 (en) * 2007-04-26 2008-10-30 Nec Electronics Corporation Semiconductor device having vertical MOSFET and method of manufacturing the same
CN102130181A (zh) * 2009-11-30 2011-07-20 万国半导体股份有限公司 一种带有高衬底-漏极击穿和嵌入式雪崩箝位二极管的横向超级结器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JPS60142521A (ja) * 1983-12-29 1985-07-27 Toshiba Corp 半導体素子の膜エツチング方法
JP3469593B2 (ja) 1992-03-25 2003-11-25 ソニー株式会社 ＢｉＣＭＯＳＩＣ
JP2713232B2 (ja) 1995-05-10 1998-02-16 日本電気株式会社 半導体集積回路の製造方法
US6222233B1 (en) * 1999-10-04 2001-04-24 Xemod, Inc. Lateral RF MOS device with improved drain structure
US7071537B2 (en) * 2002-05-17 2006-07-04 Ixys Corporation Power device having electrodes on a top surface thereof
JP2005136150A (ja) * 2003-10-30 2005-05-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7352036B2 (en) * 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7633120B2 (en) * 2006-08-08 2009-12-15 Alph & Omega Semiconductor, Ltd. Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates
JP2010278344A (ja) 2009-05-29 2010-12-09 Shindengen Electric Mfg Co Ltd 半導体素子およびその製造方法
US8304825B2 (en) * 2010-09-22 2012-11-06 Monolithic Power Systems, Inc. Vertical discrete devices with trench contacts and associated methods of manufacturing
JP5925445B2 (ja) 2011-08-19 2016-05-25 エスアイアイ・セミコンダクタ株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353452A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 電力用半導体素子
US20080265314A1 (en) * 2007-04-26 2008-10-30 Nec Electronics Corporation Semiconductor device having vertical MOSFET and method of manufacturing the same
CN102130181A (zh) * 2009-11-30 2011-07-20 万国半导体股份有限公司 一种带有高衬底-漏极击穿和嵌入式雪崩箝位二极管的横向超级结器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496963A (zh) * 2020-03-19 2021-10-12 株式会社东芝 半导体装置及其制造方法

Also Published As

Publication number Publication date
JP2016062967A (ja) 2016-04-25
US20160079412A1 (en) 2016-03-17
US9530881B2 (en) 2016-12-27
TW201612984A (en) 2016-04-01

Similar Documents

Publication Publication Date Title
JP6341074B2 (ja) 半導体装置の製造方法
CN104380471B (zh) 碳化硅半导体装置及其制造方法
US10020391B2 (en) Semiconductor device and manufacturing method of the same
CN103579339B (zh) 半导体器件
CN102403338B (zh) SiC半导体器件及其制造方法
CN104380442A (zh) 碳化硅半导体装置及其制造方法
CN107910267B (zh) 功率半导体器件及其制造方法
CN104064604B (zh) 半导体装置的制造方法及半导体装置
CN105280705B (zh) 包括将源极区域与漏极区域互连的半导体板的半导体器件
CN105556647B (zh) 半导体装置及其制造方法
CN107910266B (zh) 功率半导体器件及其制造方法
CN101960575A (zh) 半导体器件及其制造方法
US9178055B2 (en) Semiconductor device
CN107910269B (zh) 功率半导体器件及其制造方法
JP6295797B2 (ja) 炭化珪素半導体装置およびその製造方法
CN105990432A (zh) 半导体装置及其制造方法
CN107910268B (zh) 功率半导体器件及其制造方法
CN109661728A (zh) 碳化硅半导体装置及其制造方法
CN107221560A (zh) 半导体器件
CN207398150U (zh) 功率半导体器件
CN207781613U (zh) 功率半导体器件
CN107910270B (zh) 功率半导体器件及其制造方法
CN107910271B (zh) 功率半导体器件及其制造方法
CN105990434A (zh) 半导体装置及其制造方法
CN103972101B (zh) 用于产生具有垂直电介质层的半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20161005