CN105914208A - 半导体集成电路装置及其制造方法 - Google Patents

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Abstract

本发明题为半导体集成电路装置及其制造方法。在N型半导体衬底上，形成漏极区域具有在P型阱区域内比P型阱区域浅的深度的由砷构成的第3N型低浓度杂质区域的第1N沟道型的高耐压MOS晶体管、和在漏极区域具有与P型阱区域邻接并且底面与N型半导体衬底相接的第4N型低浓度杂质区域的第2N沟道型的高耐压MOS晶体管，从而设置在N型半导体衬底上集成了在30V以上能够动作的高耐压NMOS晶体管的半导体集成电路装置。

Description

半导体集成电路装置及其制造方法
技术领域
自对准本发明涉及使用N型半导体衬底的、需要30V以上的电源电压的半导体集成电路装置及其制造方法。
背景技术
用于电气设备的电路用电池等的外部电源来驱动，但是当该外部电源的电压值变动时有可能引起电路的误动作、各种异常现象，因此一般在电路与外部电源之间设置调整外部电源并输出一个恒压、或者监视电源电压的变动这样的功率管理IC，从而谋求稳定动作。
自对准作为对功率管理IC所期待的要求之一有高电压输入/低电压输出，为了对应于此，需要在半导体集成电路装置内设置高电压用信号处理的区域和低电压用信号处理的区域。具体而言分别准备使用面向输出电路、内部逻辑电路等的低耐压用元件的低电压用信号处理区域和使用面向输入电路、一部分的输出电路等的高耐压用元件的高电压信号处理区域。此时，需要能承受高耐压的电路中为了使元件区域或元件分离区域成为能够承受高耐压的构造，需要较大的所需面积，因此只有极需的部分采用高耐压元件或构造，使其他区域低耐压化，从而抑制半导体集成电路装置的高成本化的办法变得很重要。
图6（1）示出将这样的低耐压用的MOS晶体管和高耐压用的MOS晶体管形成在P型半导体衬底上的同一半导体集成电路内的情况的示意截面图。
自对准设在P型半导体衬底1的表面的低耐压用的NMOS晶体管501由第1栅极绝缘膜9和其正上方的栅电极6及配置在栅电极6的两端的漏极/源极区域构成。该漏极/源极区域由用于与金属接触的低电阻且高浓度的N型杂质区域17和第1N型低浓度杂质区域18构成。
另一方面，高耐压NMOS晶体管503由栅极绝缘膜9和其正上方的栅电极6及配置在栅电极6的两端的漏极/源极区域构成。该漏极/源极区域由高浓度的N型杂质区域17及第2N型低浓度杂质区域19构成，进而在第2N型低浓度杂质区域19上形成比栅极绝缘膜厚的绝缘膜13。该厚的绝缘膜对缓冲栅极/漏极间的电场有效果并且有效。
自对准这样的漏极构造在需要30V以上的漏极耐压的情况下采用，主要通过漏极侧的第2N型低浓度杂质区域19的长度和浓度完成耐压调整。
该高耐压NMOS晶体管的N型高浓度杂质区域17，一般为了削减工艺成本而与低耐压NMOS晶体管的N型高浓度杂质区域17共用工序，并且使用砷或者锑。
自对准另外，第2N型低浓度杂质区域19常常通过与元件外区域的沟道截止构造并用来谋求工序的简化。因此在第2N型低浓度杂质区域19上配置有以LOCOS工艺形成的绝缘膜13，第2N型低浓度杂质区域19的浓度要与用布线进行防止浓度反转的浓度相一致。一般在半导体集成电路中使用高耐压NMOS晶体管的频率较低的情况下，这些用于简化的构造上的限制会转嫁到高耐压NMOS晶体管，要在该限制范围内进行元件设计。
而且，如图6（2）所示，关于高耐压NMOS晶体管，有以覆盖漏极侧的N型高浓度杂质区域17的整体和漏极侧的第2N型低浓度杂质区域19的一部分的方式，在高耐压NMOS晶体管的漏极侧设置深度达数μm的第3N型低浓度杂质区域14的情况。这补充邻接的N型高浓度杂质区域17和第2N型低浓度杂质区域19的边界的接触部分较少的情况，具有防止高耐压NMOS晶体管电气动作时所施加的高电压和大电流造成的发热破坏的效果。另外这样的破坏现象不仅包括瞬间的破坏，还对长期可靠性产生影响。
自对准进而，这样的漏极侧深的扩散区域即第3N型低浓度杂质区域14，对提高ESD（静电放电：Electrostatic Discharge）破坏等的耐性也有效果。其理由在于以较大的N型扩散区域的体积和在与半导体衬底之间形成的较宽的PN结的接触面积缓冲瞬间进入的起因于静电的安培级的过大电流造成的发热/温度上升，从而能够抑制PN结破坏（例如，参照专利文献1）。
可是，这样的半导体集成电路所使用的半导体衬底从经济方面来看优选结晶块（ingot）中的杂质浓度稳定区域宽且晶片收获量多的P型半导体衬底，但根据从功能方面或用户的要求往往会使用N型半导体衬底。
自对准例如，为了保持在内部集成化的NMOS晶体管的精度而采用不会施加反馈偏压这样的结构时，采取使用N型半导体衬底并分离各个形成NMOS晶体管的P型阱区域，并任意变更各个P型阱区域的电位这一方法。
现有技术文献
专利文献
专利文献1：日本特开2008－010443号公报。
发明内容
发明要解决的课题
自对准一直以来，在N型半导体衬底上集成高耐压NMOS晶体管时存在如下的问题。
首先，图6（2）中为了通过高温长时间热处理来形成在高耐压NMOS晶体管的漏极区域形成的第3N型低浓度杂质区域14，按照原样以P型阱区域包围该高耐压NMOS晶体管的区域整体则需要比以往更深的P型阱扩散热处理工序。因此为了较深地形成两者的阱区域，需要在1100℃以上的高温实施两次长时间的热处理，不仅工期变长期，还发生横向扩散的扩展导致的所需面积的增大，无法避免伴随这些的价格上升。
自对准另外，有为了纵向的2重扩散构造的高耐压化而采用利用外延生长工艺的PN结分离或者使用SOI衬底等的电介质分离的方法，但是该方法虽然能抑制所需面积的增大却制造费用的增大显著，依然引起价格的上升。
另外，作为针对深扩散的形成的其他方法，能举出MeV（百万电子伏特）级离子注入法，但这需要高昂的装置，特别是在通过不采用微细工艺的廉价工艺来制造的制品中，不能忽视装置费用的增大导致的制品成本的上升。
自对准另一方面，想要在高耐压NMOS晶体管503的漏极区域不形成第3N型低浓度杂质区域14而谋求提高ESD等的耐性的情况下，需要设置噪声缓冲用的电阻器等，但是为了防止发热造成的破坏需要能左右半导体集成电路装置的所需面积的电阻尺寸，依然未能避免成本的上升。
因此，本发明的课题在于提供一种半导体集成电路装置及其制造方法，即便使用N型半导体衬底并且利用现有的离子注入/高温热处理方法，也不会伴随工期的长期化而能够进行制造，并且以30V以上的高耐压能够动作，而对于ESD等的发热造成的破坏具有耐性。
用于解决课题的方案
自对准本发明为了解决上述课题而采用如下。即，
一种半导体集成电路装置，其中包括：
N沟道型的低耐压MOS晶体管，具有：形成在设于N型半导体衬底的第1P型阱区域内的，
第1栅极绝缘膜、
由多晶硅构成的第1栅电极、
由N型的高浓度杂质区域构成的第1N型高浓度漏极区域及第1N型高浓度源极区域、和
形成在所述第1栅电极与所述第1N型高浓度漏极区域之间的第1N型低浓度漏极区域及形成在所述栅电极与所述第1N型高浓度源极区域之间的第1N型低浓度源极区域；
P沟道型的低耐压MOS晶体管，具有：在与所述第1P型阱区域不同的区域中形成在与所述第1P型阱区域相接地设置的N型阱区域内的，
第2栅极绝缘膜、
由多晶硅构成的第2栅电极、
由P型的高浓度杂质区域构成的P型高浓度漏极区域及P型高浓度源极区域、和
形成在所述第2栅电极与所述P型高浓度漏极区域间的P型低浓度漏极区域及形成在所述第2栅电极与所述P型高浓度源极区域之间的P型低浓度源极区域；以及
第1N沟道型的高耐压MOS晶体管，具有：形成在与所述第1P型阱区域不相接的、具有与所述第1P型阱区域相同的杂质浓度的第2P型阱区域内的，
第3栅极绝缘膜、
由多晶硅构成的第3栅电极、
由N型的高浓度杂质区域构成的第3N型高浓度漏极区域及第3N型高浓度源极区域、
配置在所述第3栅电极与所述第3N型高浓度漏极区域之间的第3N型低浓度漏极区域及配置在所述第3栅电极与第3N型高浓度源极区域之间的第3N型低浓度源极区域、
配置在所述第3N型低浓度漏极区域及所述第3N型低浓度源极区域上的比所述第3栅极绝缘膜厚的绝缘膜、和
在包含所述第3N型低浓度漏极区域的一部分的区域和所述第3N型高浓度漏极区域的下方、深度比所述第2P型阱区域浅地形成的N型低浓度杂质区域；以及
第2N沟道型的高耐压MOS晶体管。
自对准另外，在另一方式中，一种半导体集成电路装置，其中包括：
第1P型阱区域，设在N型半导体衬底；
N沟道型的低耐压MOS晶体管，形成在杂质浓度比所述第1P型阱区域高的第2P型阱区域内；
P沟道型的低耐压MOS晶体管，形成在N型阱区域内；
第1N沟道型的高耐压MOS晶体管，具有：形成在与所述第2P型阱区域不相接的、具有与所述第2P型阱区域相同的杂质浓度的第3P型阱区域内的，
第1栅极绝缘膜、
由多晶硅构成的第1栅电极、
由N型的高浓度杂质区域构成的第1N型高浓度漏极区域及第1N型高浓度源极区域、
配置在所述第1栅电极与所述第1N型高浓度漏极区域之间的第1N型低浓度漏极区域及配置在所述第1栅电极与所述第1N型高浓度源极区域之间的第1N型低浓度源极区域、
配置在所述第1N型低浓度漏极区域及所述第1N型低浓度源极区域上的比所述第1栅极绝缘膜厚的绝缘膜、
在所述第1N型低浓度漏极区域的一部分及所述第1N型高浓度漏极区域的下方、深度比所述第3P型阱区域浅地形成的第1N型低浓度杂质区域、和
设在所述第1N型低浓度杂质区域之下到所述N型半导体衬底之间的所述第1P型阱区域；
用作为ESD保护元件的第2N沟道型的高耐压MOS晶体管，具有：形成在与所述第2P型阱区域不相接的、具有与所述第2P型阱区域相同的杂质浓度的第4P型阱区域内的，
第2栅极绝缘膜、
由多晶硅构成的第2栅电极、
由N型的高浓度杂质区域构成的第2N型高浓度漏极区域及第2N型高浓度源极区域、
配置在所述第2栅电极与所述第2N型高浓度漏极区域之间的第2N型低浓度漏极区域及配置在所述第2栅电极与所述第2N型高浓度源极区域之间的第2N型低浓度源极区域、
配置在所述第2N型低浓度漏极区域及所述第2N型低浓度源极区域上的比所述第2栅极绝缘膜厚的绝缘膜、
包含所述第2N型低浓度漏极区域的一部分及所述第2N型高浓度漏极区域并与所述第4P型阱区域邻接且底面与所述N型半导体衬底相接地形成的第2N型低浓度杂质区域。
自对准进而，将包含上述方式的半导体集成电路装置的制造方法作为用于解决课题的方案。
发明效果
依据本发明，能够提供廉价且高性能的半导体集成电路装置及其制造方法，即便使用N型半导体衬底也沿用现有的离子注入/高温热处理方法而能够制造，但不会伴随工期的长期化，且以30V以上的高耐压能够动作，并且对ESD等的发热造成的破坏具有耐性。
附图说明
自对准图1是示出实现本发明的第1实施例的示意截面图。
图2是能够适用本发明的第1实施例的电路构成的一部分。
图3是表示纵向耐压相对于N型杂质浓度的关系的特性图表。
图4是实现本发明的第2实施例的示意截面图。
图5是实现本发明的第3实施例的示意截面图。
图6是现有的低耐压NMOS晶体管和高耐压NMOS晶体管的示意截面图。
图7是示出实现本发明的第1实施例的工序流程的截面图。
图8是接着图7实现本发明的第1实施例的工序流程截面图。
图9是接着图8实现本发明的第1实施例的工序流程截面图。
图10是示出实现本发明的第2实施例的工序流程的截面图。
图11是接着图10实现本发明的第2实施例的工序流程截面图。
图12是接着图11实现本发明的第2实施例的工序流程截面图。
图13是示出实现本发明的第3实施例的工序流程的截面图。
图14是接着图13实现本发明的第3实施例的工序流程截面图。
图15是接着图14实现本发明的第3实施例的工序流程截面图。
具体实施方式
在本发明中，提出新的构成，用于在需要高电压的输入电压和低电压的输出电压的半导体集成电路装置中，在N型半导体衬底上集成高耐压NMOS晶体管时，在高耐压NMOS晶体管的漏极区域形成较深的N型低浓度杂质区域。另外，用于形成该N型低浓度杂质区域或P型阱区域的1100℃以上的高温热处理设为与现有的工序相同程度，从而抑制工期的长期化和伴随它的成本增大。
自对准以下基于附图，说明本发明的实施方式。
[实施例1]
图1是表示本发明的第1实施例的示意截面图。在本实施例中对N型半导体衬底7集成低电压驱动用的低耐压的MOS晶体管501、502和高电压驱动用的高耐压的MOS晶体管503、504。
自对准低耐压NMOS晶体管501形成在半导体集成电路装置中的低电压用信号处理区域内的P型阱区域5内，用于具有与以往同样的构造的低电压驱动，包括：栅电极6；栅极绝缘膜9；用于构成漏极/源极区域的一部分并取出漏极/源极端子的N型高浓度杂质区域17；以及构成漏极/源极区域的一部分并以缓冲漏极/源极间的电场为目的的第1N型低浓度杂质区域18即第1N型低浓度漏极区域及第1N型低浓度源极区域。
另外，低耐压PMOS晶体管502同样形成在半导体集成电路装置中的低电压用信号处理区域内的N型阱区域21内，用于与以往同样的构造的低电压驱动，包括：栅电极6；栅极绝缘膜9；用于构成漏极/源极区域的一部分并取出漏极/源极端子的P型高浓度杂质区域23；以及构成漏极/源极区域的一部分并以缓冲漏极/源极间的电场为目的的P型低浓度杂质区域20。
自对准另外，第1高耐压NMOS晶体管503形成在半导体集成电路装置中的高电压用信号处理区域内的P型阱区域5内并且用于高电压驱动，并且使用在高电压信号处理电路，包括：栅电极6；栅极绝缘膜9；用于构成漏极/源极区域的一部分并取出漏极/源极端子的N型高浓度杂质区域17；构成漏极/源极区域的一部分并以缓冲漏极/源极间的电场为目的的第2N型低浓度杂质区域19；形成在具有比栅极绝缘膜厚的膜厚并以缓冲栅极/漏极间的电场为目的的第2N型低浓度杂质区域19上的较厚的绝缘膜13；以及在包含漏极侧的第2N型低浓度杂质区域19的一部分的区域及漏极侧的N型高浓度杂质区域17的下方以浅于P型阱区域5的方式形成的第3N型低浓度杂质区域14。
另外，第2高耐压NMOS晶体管504形成在P型阱区域5内并用于高电压驱动，设置在高电压的电源端子与最低电位即接地端子之间，用作为从外部侵入的静电噪声保护用元件，但是在本实施例中是与第1高耐压NMOS晶体管503相同的构造。
自对准另外虽然未作图示，但是还存在形成在半导体集成电路装置中的高电压用信号处理区域内的N型阱区域内的用于高电压驱动的高耐压PMOS晶体管，其包括：栅电极；栅极绝缘膜；用于构成漏极/源极区域的一部分并取出漏极/源极端子的P型高浓度杂质区域；构成漏极/源极区域的一部分并以缓冲漏极/源极间的电场为目的的P型低浓度杂质区域；以及以缓冲栅极/漏极间的电场为目的的形成在P型低浓度杂质区域上的比栅极绝缘膜厚的绝缘膜。
另外图2是表示上述各MOS晶体管元件的电路上的典型的任务例的电路图的一部分。如前所述，在电源端子106与成为最低电位的接地端子105之间施加的电压近年被高电压化，其信号处理是通过由第1高耐压NMOS晶体管503和高耐压PMOS晶体管505构成的电路进行的。
自对准另外，该电源端子106与接地端子105间的用于保护内部电路免受静电噪声的影响的静电噪声用保护元件，在本实施例中使用与第1高耐压NMOS晶体管相同的构造的第2高耐压NMOS晶体管504，并采取使漏极端子与电源端子106连接、并使源极端子及栅极端子与接地端子105连接的栅极截止结构，仅在静电噪声侵入的情况下通过雪崩击穿来使该静电噪声从漏极端子释放到接地端子，从而负责守护内部电路免受静电噪声的影响。
假设在高电压信号处理电路中有输出端子107的情况下，关于该输出端子107与接地端子105间的静电噪声，电路上设定在输出端子107与接地端子105间的第1高耐压NMOS晶体管503照样兼有作为静电噪声保护元件的作用也可。假设该第1高耐压NMOS晶体管在电路上以小尺寸设定等而对静电噪声的耐性较低的情况下，作为保护元件另行专门设置并行地将沟道宽度按能够充分允许基于静电噪声的电流的尺寸较大地设定的高耐压NMOS晶体管也可。在此情况下通过对输出端子107连接漏极端子、对接地端子105连接源极端子及栅极端子的栅极截止构成来实现。
自对准进而，在本实施例的半导体集成电路装置中具有从高电压生成低电压，并以该低电压进行信号处理后，以低电压输出该结果的功能，而该情况也在图2中示意性地示出。即，例如用分压电路103来电阻分割等而对施加在电源端子106与接地端子105间的高电压进行降压并在电源端子106与内部低电压用接地端子112之间以低电压输出，从而以低电压用信号处理区域内的低耐压NMOS晶体管501和低耐压PMOS晶体管502进行信号处理，并从低电压输出端子113输出该结果。
虽然在该低电压输出端子113与内部低电压用接地端子112间、或电源端子106与内部低电压用接地端子112间，未图示从外部接受静电噪声的情况下的保护法方，但是另行准备低电压用保护元件并以现有的方法设置在各端子间。
接着以图1的本实施例的构造，对采用N型半导体衬底的同时，保持30V以上的耐压，并能防止来自外部的静电噪声等造成的发热破坏的高耐压NMOS晶体管的实现方法进行说明。
自对准在图1中N型半导体衬底7选择以3×1014/cm3到8×1014/cm3的浓度含有磷的衬底。为了制作能在30V以上动作的高耐压NMOS晶体管，在形成较淡的杂质浓度区域的电场缓冲层时最好采用具有淡到这种程度的杂质浓度的半导体衬底。
自对准接着，在此任何NMOS晶体管都使用同一条件的P型阱区域5，形成为硼或BF2的P型杂质为8×1015/cm3到4×1016/cm3之间的值，扩散深度从半导体衬底表面成为7μm到10μm。这样使P型阱区域5的杂质浓度较淡，这也是为了扩大后面说明的高耐压NMOS晶体管的第3N型低浓度杂质区域14的浓度的调整范围，也是为了优先制作能在30V以上动作的高耐压NMOS晶体管。
另外，将这样的杂质浓度的P型阱区域采用于低耐压NMOS晶体管501的情况下，其最小栅极长考虑击穿现象造成的耐压的下降等的短沟道效应，优选设为1.0μm。在此情况下，低耐压NMOS晶体管特别是通过第1N型低浓度杂质区域的构造的最优化能够对应达12V的电压信号处理。即，本实施例1能够使用栅极长度为1.0μm以上的廉价工艺，可以说适合对低电压电路的输出电压要求达12V的半导体集成电路装置的采用。
自对准本发明特征性的第3N型低浓度杂质区域14或以下说明的第4N型低浓度杂质区域15中N型杂质即砷为2×1016/cm3到2×1017/cm3的杂质浓度，且从半导体衬底表面以2μm到3.5μm的深度形成。在该条件设定时应该要留意的是这样的折衷选择关系：若第3、4N型低浓度杂质区域的杂质浓度淡且扩散深度变浅，则会降低静电噪声的发热破坏耐性，相对于此，若杂质浓度浓且扩散深度变深，则对第3、4N型低浓度杂质区域施加高电压时因击穿现象而在第3、4N型低浓度杂质区域与N型半导体衬底之间会引起纵向的耐压下降。因此，需要对照要求规格选择第3、4N型低浓度杂质区域的形成条件。
例如，关于第3、4N型低浓度杂质区域与N型半导体衬底之间的纵向耐压，若依据表示作为第3、4N型低浓度杂质区域的N型杂质离子注入砷，并在1170℃中20小时左右的热处理下扩散，从而形成第3、4N型低浓度杂质区域的情况下的、纵向耐压相对于杂质浓度的关系的图3，则通过形成6×1016/cm3的N型杂质浓度能够得到50V左右的纵向耐压。进而，在该条件下，能够达到3kV以上的ESD破坏承受能力（人体模型），结果能够实现满足40Ⅴ的电源电压规格的半导体集成电路装置。
自对准这样，在第1实施例中，能够满足ESD的发热破坏基准，同时能够实现到不足60V的耐压，从而能够提供能够对应从30V到50V为止的输入电源电压规格的半导体集成电路装置。
进而在本实施例中，通过在第4N型低浓度杂质区域的形成中使用砷，能够以采用1170℃下的20小时左右的条件的成批处理形成来实现上述P型阱区域及第3、4N型低浓度杂质区域两者的扩散热处理。这在为形成第3、4N型低浓度杂质区域而采用扩散系数高的磷或扩散系数低的锑的情况下都不能实现。通过选择本发明的条件，不仅N型半导体衬底，而且沿用现有的高温热处理条件并且不会伴随工期的长期化而能够制作能承受高电压的半导体集成电路装置。
自对准另一方面，关于第3、4N型低浓度杂质区域以外的条件，为了确保高耐压NMOS晶体管的漏极/源极间耐压，作为杂质使用磷并以从1×1017/cm3到1×1018/cm3间的杂质剂量形成第2N型低浓度杂质区域19。另外在该N型低浓度杂质区域19上形成比栅极绝缘膜厚的绝缘膜13。该厚的绝缘膜13对于栅极/漏极间的电场缓冲效果而言是有效的，兼用作用于元件分离的LOCOS绝缘膜也可。关于这些构造采用与以往同样的条件也无妨。
[实施例2]
接着，基于图4，说明本发明的第2实施例。图4是本发明的第2实施例的示意截面图，示出低耐压NMOS晶体管501、低耐压PMOS晶体管502、第1高耐压NMOS晶体管503、第2高耐压NMOS晶体管504各自的截面构造，从第1实施例进一步进行了构造的变更。其中与第1实施例不同的是第2高耐压NMOS晶体管504的漏极构造，在第2实施例中该第2高耐压晶体管504将第1高耐压NMOS晶体管503中设于漏极区域的作为较深的扩散而采用的第3N型低浓度杂质区域14替换为第4N型低浓度杂质区域15。
自对准该第4N型低浓度杂质区域15的扩散深度比第3N型低浓度杂质区域14深，且为与P型阱区域5相同程度的深度，不取与P型阱区域5的2重扩散构造。因此第4N型低浓度杂质区域15的底面与N型半导体衬底7相接。对N型半导体衬底7通常施加成为最高电位的电源电压，因此与该N型半导体衬底7相接的第4N型低浓度杂质区域15及对它相连的第2高耐压NMOS晶体管的漏极端子与成为高电位的电源电压导通，能够对所有的如漏极端子和电源端子成为同电位这样的电路上所使用的高耐压NMOS晶体管采用。在半导体集成电路装置上，确实需要这样的使用方式的例为图2所示的、保护半导体集成电路元件免受从外部侵入电源端子的静电噪声的影响的静电噪声保护用元件504。即，采取将第2高耐压NMOS晶体管的漏极端子连线到电源端子106、将源极端子及栅极端子连线到接地端子105的截止结构，负责仅在静电噪声侵入的情况下通过雪崩破坏使该静电噪声从漏极端子释放到接地端子。
可是，如图4的截面图中的第1高耐压NMOS晶体管503那样，在P型阱区域5内以从半导体衬底7仅浅一定距离的深度形成在漏极区域的第3N型低浓度杂质区域14，如前所述需要基于静电噪声等的发热耐性和起因于击穿现象的纵向耐压下降的折衷选择关系，对该杂质浓度和从半导体衬底表面起的扩散深度进行确定，条件设定的范围较窄。另一方面，第2高耐压NMOS晶体管504与第4N型低浓度杂质区域15和N型半导体衬底7相接，无需担心符合前面折衷选择关系的后者的纵向耐压。因此，只以静电噪声等的发热耐性最优化构造即可，具有能够实现所需面积缩小效果和伴随它的低成本化这一优点。
自对准具体而言，第2高耐压NMOS晶体管504中，形成在漏极区域的N型低浓度杂质区域与N型半导体衬底相接，因此与静电噪声耐性所需要的漏极端子相连的N型扩散区域的体积会明显比第1高耐压NMOS晶体管503大。因此为了得到与第1高耐压NMOS晶体管相等的ESD发热承受能力，能够与ESD发热承受能力成比例地将所需要的沟道宽度比第1高耐压NMOS晶体管503缩小到2/3以下。
进而在第2实施例中通过采用第2高耐压NMOS晶体管504，按电路结构能够实现采用N型半导体衬底的要求50V以上的高电压的半导体集成电路装置。
自对准首先，第2高耐压NMOS晶体管504自身没有起因于击穿现象的纵向耐压的限制，因此对于漏极/源极间电压的高耐压化，通过第2N型低浓度杂质区域19的进一步的低浓度化和尺寸的扩展，确保高电压造成的耗尽层的延伸，从而能够对应50V以上的高电压化。
另一方面，关于高电压信号处理的内部电路，以将第1高耐压NMOS晶体管503或高耐压PMOS晶体管505进行栅－阴连接等而对高电压进行分压的方式进行电路设定，从而缓冲每一个元件的施加电压，能够实现50V以上的高电压下的电路动作。
自对准接着对图4的本发明的第2高耐压NMOS晶体管504的构造进行说明。第2高耐压NMOS晶体管的栅电极6、栅极绝缘膜9、第2N型低浓度杂质区域19、第2N型低浓度杂质区域19上的比栅极绝缘膜9厚的绝缘膜13的基本构造与第1高耐压NMOS晶体管503相同。
另一方面，第2高耐压NMOS晶体管504与第1高耐压NMOS晶体管503不同的点即第4N型低浓度杂质区域15设定不形成P型阱区域5的区域，在此处使N型杂质的磷为从8×1015/cm3到4×1016/cm3之间的值且以从半导体衬底表面起7μm到10μm为止的扩散深度形成。即，兼用作为形成低耐压或高耐压PMOS晶体管的N阱区域21也可。通过这样的结构，不需要特别的工序追加，并且不会伴有工艺成本的增加而能够形成第4N型低浓度杂质区域15。
自对准另外，通过将第4N型低浓度杂质区域15兼用作为N型阱区域21，能够采用自对准（selfalign）双阱工艺。由此能够使第4N型低浓度杂质区域15与P型阱区域5正确邻接地形成，另外因第4N型低浓度杂质区域和P型阱区域的相互扩散而不会出现PN结位置移动的情况，因此与第3N型低浓度杂质区域14不同，能够抑制扩大第4N型低浓度杂质区域15的横向的扩散。即在实施例2的第2高耐压NMOS晶体管504中，同时具有如前所述使静电噪声吸收用的沟道宽度比第1高耐压NMOS晶体管短，并且能够使第4N型低浓度杂质区域15的平面尺寸还比第3N型低浓度杂质区域14缩小这一成本降低的优点。
[实施例3]
接着，基于图5，对本发明的第3实施例进行说明。图5是本发明的第3实施例的示意截面图，示出低耐压NMOS晶体管501、低耐压PMOS晶体管502、第1高耐压NMOS晶体管503、第2高耐压NMOS晶体管504各自的截面构造，从第2实施例进一步进行了构造的追加。其中与第2实施例不同的是P型阱区域的一部分的杂质浓度。
自对准首先关于第1高耐压NMOS晶体管503，与第1、2实施例同样在漏极区域设置深的扩散区域即第3N型低浓度杂质区域14，但是处于该N型低浓度杂质区域14下的与N型半导体衬底7之间的第1P型阱区域5与第2实施例相同，而与第3N型低浓度杂质区域14邻接的第2P型阱区域8与第1P型阱区域5相比P型杂质浓度浓。
该第2P型阱区域8和第3N型低浓度杂质区域14与第1P型阱区域5和N型阱区域21同样，用后述的自对准双阱工艺形成，因此第2P型阱区域8和第3N型低浓度杂质区域14正确地接合位置一致，不会在杂质离子注入时从形成位置出现偏移。因此，抑制扩大第3N型低浓度杂质区域14的横向扩散并抑制伴随它的第1高耐压NMOS晶体管的所需面积的增大，从而能够有助于半导体集成电路装置的成本降低。
自对准进而，低耐压NMOS晶体管501和第2高耐压NMOS晶体管504的P型阱区域也采用第2P型阱区域8，并且P型杂质浓度浓，这与第2实施例不同。此时，第2P型阱区域8和N型阱区域21也自对准地形成，不会出现接合位置的偏移。该第2P型阱区域8以硼或BF2的P型杂质为5×1016/cm3到2×1017/cm3之间的值而形成并对于第1P型阱区域保持较浓的杂质浓度。
在将这样高的杂质浓度的P型阱区域采用于低耐压NMOS晶体管501的情况下，与采用第1P型阱区域5的情况相比，抑制击穿现象导致的耐压下降等的短沟道效应，能够使其最小栅极长度为0.5μm。在此情况下，低耐压NMOS晶体管特别是通过第1N型低浓度杂质区域的构造的最优化，能够对应达6V的电压信号处理。即，与其他实施例相比，本实施例3具有采用细致的规则从而谋求所需面积的降低，并且在输出电压6V以下的半导体集成电路装置中能够促进低成本化这一效果。
[实施例4]
自对准接着，利用图7到图9的示出工序流程的截面图来说明用于实现本发明的第1实施例的制造方法。
首先，准备含有3×1014/cm3到8×1014/cm3的浓度磷的N型半导体衬底7，用热氧化法在该N型半导体衬底7上形成100到500Å厚度的氧化硅膜24，进而通过LPCVD（低压化学气相沉积：Low Pressure Chemical Vapor Deposition）法在该氧化硅膜24上沉积300到1500Å厚度的氮化硅膜25（图7（1））。
自对准接着，利用光刻技术及干法蚀刻技术来除去N型阱区域形成预定区域的氮化硅膜，通过露出的氧化硅膜并以氮化硅膜及光致抗蚀剂为掩模，通过离子注入法按3×1012/cm2到3×1013/cm2左右的剂量注入N型杂质的磷，形成注入了磷的区域21A，然后剥离光致抗蚀剂（图7（2））。
接着利用热氧化法，以剩下的氮化膜为掩模选择性地在N型阱区域形成预定区域形成1000到3000Å的氧化硅膜。接着，在除去氮化膜之后，以先前的1000到3000Å的氧化硅膜为掩模，用离子注入法自对准地向N型阱区域以外的P型阱区域形成预定区域5A注入2×1012/cm2到1×1013/cm2左右剂量的硼或BF2的P型杂质5（图7（3））。
自对准通过以上那样的双阱工艺，仅用1个光掩模能够将P型阱区域和N型阱区域正确邻接地形成。
接着，向第3N型低浓度杂质区域形成预定区域，以光致抗蚀剂为掩模并通过氧化硅膜，用离子注入法注入8×1012/cm2到7×1013/cm2左右剂量的N型杂质的砷，从而形成注入了砷的区域14A，然后剥离光致抗蚀剂（图8（1））。
自对准接着，在1170℃到1200℃的温度下通过15小时到20小时左右时间的热处理来使这些N型及P型杂质同时扩散，得到期望的扩散深度的P型阱区域5、N型阱区域21、第3N型低浓度杂质区域14（图8（2））。
经过以上的工序，能够形成：由N型杂质的磷构成的具有8×1015/cm3到4×1016/cm3的杂质浓度值的从半导体衬底表面起7μm到10μm的扩散深度的N型阱区域；由硼或BF2构成且P型杂质浓度具有8×1015/cm3到4×1016/cm3之间的值的从半导体衬底表面起7μm到10μm的扩散深度的P型阱区域；以及由砷构成并具有2×1016/cm3到1×1018/cm3的杂质浓度值的从半导体衬底表面起2μm到3.5μm的深度的第3N型低浓度杂质区域。
自对准在本发明中1100℃以上的高温长时间热处理不仅用于自对准地注入的P型阱区域和N型阱区域的杂质的成批扩散形成，还用于在此处形成第3N型低浓度杂质区域的杂质扩散。此时，作为N型杂质选择砷，利用形成P型阱区域的硼或BF2与砷的扩散系数的差异，用一次的热处理来使P型阱区域较深地扩散、使第3N型低浓度杂质区域较浅地扩散，从而以在P型阱区域中能够以2重扩散构造形成第3N型低浓度杂质区域14的方式调整注入条件及扩散条件。
由这样的本发明的方法可知通过适当调节用于形成第3N型低浓度杂质区域的N型杂质的注入量，能够得到如图3的工艺条件和耐压的关系，并且不仅采用N型半导体衬底而且能够对应各种输入电压规格的半导体集成电路装置。
自对准接着，暂且从半导体衬底表面除去全部的氧化硅膜后，用热氧化法形成100到500Å厚度的氧化硅膜24，进而利用LPCVD法在该氧化硅膜24上沉积300到1500Å厚度的氮化硅膜25。接着为了形成第2N型低浓度杂质区域，利用光刻技术及干法蚀刻技术来除去氮化硅膜，以氮化硅膜及光致抗蚀剂为掩模，利用离子注入法通过氧化硅膜而向区域19A注入1×1012/cm2到7×1012/cm2左右剂量的N型杂质磷，然后剥离光致抗蚀剂（图8（3））。
该第2N型低浓度杂质区域为调整高耐压NMOS晶体管的漏极/源极间耐压而设定，优选为1×1017/cm2到1×1018/cm2左右的剂量，但是为了削减工艺成本，同时用于元件分离的沟道截止用杂质注入而形成也无妨（未图示）。
自对准接着通过热氧化法，以剩下的氮化膜为掩模选择性在地第2N型低浓度杂质区域形成预定区域形成6000到12000Å的氧化硅膜，然后剥离氮化硅膜（图9（1））。该6000到12000Å的热氧化膜为以高耐压NMOS晶体管的栅极/漏极间的电场缓冲效果为目的比栅极绝缘膜厚的绝缘体，但同时用作为元件分离区域的LOCOS（硅的局部氧化：Local OxidationOf Silicon）绝缘膜而形成，从而能够谋求削减工艺成本。
接着，若根据需要进行用于控制MOS晶体管的阈值电压的沟道杂质注入或各MOS晶体管的栅极绝缘膜9形成，则为了形成栅电极6，沉积2000到5000Å的多晶硅膜，以成为1×1019/cm3以上的杂质浓度的方式用离子注入法、或热扩散法进行高浓度的杂质注入，然后利用光刻技术及干法蚀刻技术加工成期望的形状（图9（2））。
自对准接着，进行以低耐压NMOS晶体管的漏极/源极间的电场缓冲为目的的第1N型低浓度杂质区域18的形成、及以低耐压PMOS晶体管的漏极/源极间的电场缓冲为目的的P型低浓度杂质区域20的形成。各个条件要按照期望的动作电压来决定，但用离子注入法进行2×1012/cm2到2×1014/cm2左右剂量的N型及P型杂质的注入。
接着，用2×1015/cm2以上剂量的离子注入法注入而进行用于取出低耐压NMOS晶体管及高耐压NMOS晶体管的漏极/源极端子的N型高浓度杂质区域17的形成、及用于取出低耐压PMOS晶体管的漏极/源极端子的P型高浓度杂质区域23的形成（图9（3））。
自对准接着虽然未图示，但是对全体沉积由氧化膜构成的绝缘膜，为了取出各个MOS晶体管的端子电极利用干法蚀刻技术在既定位置形成接触孔，接着形成用于向这些端子供给电位的金属布线，为此用溅射法沉积由铝构成的金属膜后，用干法蚀刻技术实施加工形成。
通过如以上那样的第1实施例的制造方法，能够制作具有使用N型半导体衬底的同时，兼顾30V以上的耐压和静电噪声等的发热破坏承受能力的确保的高耐压NMOS晶体管的半导体集成电路。
[实施例5]
自对准接着，利用图10到12的示出工序流程的截面图来说明用于实现本发明的第2实施例的制造方法。
首先，对于以3×1014/cm3到8×1014/cm3的浓度含有磷的N型半导体衬底7，进行利用热氧化法的氧化硅膜24的形成、利用LPCVD法的氮化硅膜25的沉积，这与第1实施例的制造方法同样（图10（1））。
自对准接着，除去N型阱区域形成预定区域的氮化硅膜，并通过露出的氧化硅膜，用离子注入法来注入3×1012/cm2到3×1013/cm2左右剂量的N型杂质磷，然后剥离光致抗蚀剂（图10（2））。在此形成的N型阱区域21与第1实施例不同的是不仅是低耐压PMOS晶体管及高耐压PMOS晶体管，还对第2高耐压NMOS晶体管的成为漏极区域15的漏极区域形成预定区域追加进行。
接着，通过热氧化法，在N型阱区域形成预定区域形成1000到3000Å的氧化硅膜，在除去氮化膜之后以该氧化硅膜为掩模，用离子注入法向区域5注入2×1012/cm2到1×1013/cm2左右剂量的硼或BF2的P型杂质（图10（3））。
自对准接着，以光致抗蚀剂为掩模并通过氧化硅膜，利用离子注入法向形成第1高耐压NMOS晶体管的第3N型低浓度杂质区域的预定区域14A注入8×1012/cm2到7×1013/cm2左右剂量的N型杂质砷（图11（1））。
接着，在1170℃到1200℃的温度下以15小时到20小时左右时间的热处理使这些N型及P型杂质同样扩散，得到期望的扩散深度的N型阱区域、第1P型阱区域、第3P型阱区域、第3N型低浓度杂质区域（图11（2））。
自对准这样，分开进行第1高耐压NMOS晶体管和第2高耐压NMOS晶体管的漏极区域的较深的扩散，但是通过使第2高耐压NMOS晶体管的第4N型低浓度杂质区域同时用作为N型阱区域，相对于第1实施例不会增加制造工序而能够实现第2实施例。
以下，经过第2N型低浓度杂质区域的形成（图11（3））、第2N型低浓度杂质区域上的绝缘膜及元件分离绝缘膜的形成（图12（1））、栅极绝缘膜及栅电极的形成（图12（2））、低耐压MOS晶体管及高耐压MOS晶体管的漏极/源极区域的形成（图12（3））和未图示的接触孔、金属布线的形成等，完成半导体集成电路装置。
自对准通过如以上那样的第2实施例的制造方法，能够制作不仅具有使用N型半导体衬底的同时，兼顾30V以上、进而通过对电路构成研究而得的50V以上的耐压和确保静电噪声等的发热破坏承受能力的第1高耐压NMOS晶体管，而且作为电源端子与接地端子之间的保护元件进一步减少所需面积的第2高耐压NMOS晶体管的半导体集成电路装置。
[实施例6]
接着，利用图13至15的示出工序流程的截面图来说明用于实现本发明的第3实施例的制造方法。
自对准首先，与第2实施例同样，对N型半导体衬底形成氧化硅膜、氮化硅膜（图13（1）），除去N型阱区域形成预定区域的氮化硅膜，并通过露出的氧化硅膜，利用离子注入法来注入用于形成N型阱区域的N型杂质即磷（图13（2）），然后剥离光致抗蚀剂。接着通过热氧化法，在N型阱区域形成预定区域形成氧化硅膜，在除去氮化膜后以该氧化硅膜为掩模，用离子注入法向其他的区域5A注入硼或BF2的P型杂质，进行用于形成第1P型阱区域的P型杂质注入（图13（3））。通过如以上那样的第1自对准双阱工艺，仅用1个光掩模能够将第1P型阱区域和N型阱区域正确邻接地形成。
其后的图14（1）到（3）的工序成为第3实施例特有的制造方法。
自对准接着图13（3），利用LPCVD法来沉积氮化硅膜25，通过光刻技术及干法蚀刻技术来对形成第3N型低浓度杂质区域的预定区域14A的氮化硅膜进行开口，以氮化硅膜及光致抗蚀剂为掩模并通过露出的氧化硅膜，利用离子注入法来注入8×1012/cm2到7×1013/cm2左右剂量的N型杂质砷，然后剥离光致抗蚀剂（图14（1））。
接着通过热氧化法，以剩下的氮化膜为掩模选择性地在第3N型低浓度杂质区域形成预定区域形成1000到3000Å的氧化硅膜。然后，除去氮化膜之后，以先前的1000到3000Å的氧化硅膜为掩模，利用离子注入法来注入5×1012/cm2到2×1013/cm2左右剂量的硼或BF2的P型杂质。该注入区域除了用于形成第1P型阱区域的P型杂质注入之外，重复注入P型杂质，从而形成杂质浓度高于第1P型阱区域的第2P型阱区域8（图14（2））。另外，不仅在第3N型低浓度杂质区域形成预定区域上，而且在N型阱形成预定区域上也残留着1000到3000Å的氧化硅膜，因此P型杂质不会侵入到此处。
通过采用如以上那样的第2自对准双阱工艺，能够使第2P型阱区域和第3N型低浓度杂质区域也正确邻接地形成。
自对准接着，以1170℃、20小时左右的热处理使这些N型及P型杂质扩散，得到期望的扩散深度的N型阱区域、第1P型阱区域、第2P型阱区域、第3N型低浓度杂质区域（图14（3））。
自对准此时，第2P型阱区域和N型阱区域如图14（2）那样邻接地形成，且照样扩散，因此两者的接合位置不会发生变化。进而第2P型阱区域和第3N型低浓度杂质区域也邻接地形成，且照样扩散，因此两者的接合位置不会发生变化。因此本实施例中通过采用这样的制造工序，不会改变各杂质区域的尺寸而能够实现高精度的尺寸及位置规定。
另外，通过离子注入法形成的第1P型阱区域和第2P型阱区域的重叠区域，在上述高温长时间热处理前，杂质浓度淡的第1P型阱区域从半导体衬底表面形成得较深，而杂质浓度浓的第2P型阱区域形成得较浅，因此形成2层阶梯状的深度方向浓度分布，但是因高温长时间热处理而扩散的结果，消除这样的深度方向的浓度分布的不均匀性。
自对准经过以上的工序，能够形成：由磷构成且N型杂质浓度为8×1015/cm3到4×1016/cm3的杂质浓度值、从半导体衬底表面起7μm到10μm的扩散深度的N型阱区域；由硼或BF2构成且P型杂质浓度为8×1015/cm3到4×1016/cm3之间的值、从半导体衬底表面起7μm到10μm的扩散深度的P型阱区域；以及由砷构成且2×1016/cm3到1×1018/cm3的杂质浓度值、从半导体衬底表面起2μm到3.5μm深度的第3N型低浓度杂质区域。
关于后续的图15（1）到（3）的工序，采用与第1、第2实施例同样的制造方法。即，经过第2N型低浓度杂质区域的形成及第2N型低浓度杂质区域上的绝缘膜和元件分离绝缘膜的形成（图15（1））、栅极绝缘膜及栅电极的形成（图15（2））、低耐压MOS晶体管及高耐压MOS晶体管的漏极/源极区域的形成（图15（3））、和未图示的接触孔或金属布线的形成等，完成半导体集成电路装置。
自对准在以上的说明中特别对于N型阱区域的条件设为与第1、第2实施例同样，但是对照杂质浓度浓于第1P型阱区域的第2P型阱区域的杂质浓度，使N型阱区域的杂质浓度浓也无妨。通过使N型阱区域的杂质浓度浓，会发生与搭载低耐压MOS晶体管的第2P型阱区域的PN结耐压的下降，但是本实施例与第1、第2实施例不同，使低耐压MOS晶体管的动作电压降低到6V以下，因此不成问题。另一方面，通过使N型阱区域的杂质浓度浓，从而抑制低耐压PMOS晶体管的击穿现象造成的耐压下降等的短沟道效应，能够享受使其最小栅极长度与低耐压NMOS晶体管一致，从而能够成为0.5μm这一优点。
另一方面，第2高耐压NMOS晶体管也使构成沟道区域的P型阱区域的浓度浓，从而不用担心第2高耐压NMOS晶体管的耐压下降。第2高耐压NMOS晶体管的耐压受限于第2N型低浓度杂质区域的条件，因此不存在对第2高耐压NMOS晶体管适用本发明的第3实施例造成的缺点。
另外，一般在0.5μm左右的工艺中往往使P、N型阱区域的杂质注入后的高温长时间热处理为10小时以下。由此阱区域的扩散深度缩小并且纵向寄生元件的动作变得容易，虽然有耐压下降或闩锁现象频发的顾虑，但是实际上不仅因P、N型阱区域的杂质浓度浓，而且因伴随微细化的动作电压的下降的影响而那样的现象得到抑制。另一方面，在本发明的第3实施例中，采用20小时左右的高温热处理，从而实现高浓度且深的扩散深度的阱区域。因此，与通常的0.5μm工艺相比，闩锁耐性强，且能够缩小用高浓度杂质层进行的保护环的设置、使内部电路从外部端子分离数十μm以上等为抑制闩锁而设置的寄生元件动作抑制用的平面设计规则容限，并且能够有助于半导体集成电路装置的所需面积的削减带来的成本降低。
通过如以上那样的第3实施例的制造方法，能够制作这样的半导体集成电路，即，不仅具有使用N型半导体衬底的同时，兼顾30V以上、进而通过对电路构成研究而得的50V以上的耐压和确保静电噪声等的发热破坏承受能力的第1高耐压NMOS晶体管，而且具有作为电源端子与接地端子之间的保护元件而减少所需面积的第2高耐压NMOS晶体管，进而具有随着低电压输出而微细化的低耐压MOS晶体管和更加简化的闩锁规则，并实现小面积低成本化。
以上那样的构造及形成方法的本发明，不限于如至此说明的降压型串联稳压器或电压检测器，能够实现需要在N型半导体衬底内集成低耐压晶体管和高耐压晶体管的各种半导体集成电路装置。因此，本发明显然能够适用于功率管理IC以外的用途。
标号说明
5　第1P型阱区域；6　栅电极；7　N型半导体衬底；8　第2P型阱区域；9　栅极绝缘膜；13　LOCOS绝缘膜；14　第3N型低浓度杂质区域；15　第4N型低浓度杂质区域；17　N型高浓度杂质区域；18　第1N型低浓度杂质区域；19　第2N型低浓度杂质区域；20　P型低浓度杂质区域；21　N型阱区域；23　P型高浓度杂质区域；24　氧化硅膜；25　氮化硅膜；103　分压电路；105　接地端子；106　电源端子；107　输出端子；112　内部低电压用接地端子；113　低电压输出端子；501　低耐压NMOS晶体管；502　低耐压PMOS晶体管；503　第1高耐压NMOS晶体管；504　第2高耐压NMOS晶体管；505　高耐压PMOS晶体管。

Claims (15)

1. 一种半导体集成电路装置，其中包括：
N沟道型的低耐压MOS晶体管，具有：形成在设于N型半导体衬底的第1P型阱区域内的
第1栅极绝缘膜、
由多晶硅构成的第1栅电极、
由N型的高浓度杂质区域构成的第1N型高浓度漏极区域及第1N型高浓度源极区域、和
分别形成在所述栅电极与所述N型高浓度漏极区域及所述第N型高浓度源极区域之间的第1N型低浓度杂质区域即第1N型低浓度漏极区域及第1N型低浓度源极区域；
P沟道型的低耐压MOS晶体管，具有：在与所述第1P型阱区域相接地设置在与所述第1P型阱区域不同的区域中的N型阱区域内形成的
第2栅极绝缘膜、
由多晶硅构成的第2栅电极、
由P型的高浓度杂质区域构成的P型高浓度漏极区域及P型高浓度源极区域、和
分别形成在所述第2栅电极与所述P型高浓度漏极区域及所述P型高浓度源极区域之间的P型低浓度漏极区域及P型低浓度源极区域；
第1N沟道型的高耐压MOS晶体管，具有：形成在与所述第1P型阱区域不相接的、具有与所述第1P型阱区域相同的杂质浓度的第2P型阱区域内的
第3栅极绝缘膜、
由多晶硅构成的第3栅电极、
由N型的高浓度杂质区域构成的第3N型高浓度漏极区域及第3N型高浓度源极区域、
分别配置在所述第3栅电极与所述第3N型高浓度漏极区域及所述第3N型高浓度源极区域之间的第2N型低浓度杂质区域即第2N型低浓度漏极区域及第2N型低浓度源极区域、
配置在所述第2N型低浓度漏极区域及所述第2N型低浓度源极区域上的比所述第3栅极绝缘膜厚的绝缘膜、和
在包含所述第2N型低浓度漏极区域的一部分的区域和所述第3N型高浓度漏极区域的下方、深度比所述第2P型阱区域浅地形成的第3N型低浓度杂质区域；以及
第2N沟道型的高耐压MOS晶体管。
2.如权利要求1所述的半导体集成电路装置，其中，所述第2N沟道型的高耐压MOS晶体管为ESD保护元件，具有与所述第1N沟道型的高耐压MOS晶体管相同的结构。
3.如权利要求1所述的半导体集成电路装置，其特征在于，
所述第2N沟道型的高耐压MOS晶体管用作为ESD保护元件，并且具有：
形成在与所述第1P型阱区域不相接的、具有与所述第1P型阱区域相同的杂质浓度的第3P型阱区域内的
第4栅极绝缘膜；
由多晶硅构成的第4栅电极；
由N型的高浓度杂质区域构成的第4N型高浓度漏极区域及第4N型高浓度源极区域；
分别配置在所述第4栅电极与所述第4N型高浓度漏极区域及所述第4N型高浓度源极区域之间的第3N型低浓度漏极区域及第3N型低浓度源极区域；
配置在所述第3N型低浓度漏极区域及所述第3N型低浓度源极区域上的比所述第4栅极绝缘膜厚的绝缘膜；以及
第4N型低浓度杂质区域，包含所述第3N型低浓度漏极区域的一部分及所述第4N型高浓度漏极区域，并与所述第3P型阱区域邻接，底面与所述N型半导体衬底相接地形成。
4.一种半导体集成电路装置，其中包括：
第1P型阱区域，设在N型半导体衬底；
N沟道型的低耐压MOS晶体管，形成在杂质浓度比所述第1P型阱区域高的第2P型阱区域内；
P沟道型的低耐压MOS晶体管，形成在N型阱区域内；
第1N沟道型的高耐压MOS晶体管，具有：形成在与所述第2P型阱区域不相接的、具有与所述第2P型阱区域相同的杂质浓度的第3P型阱区域内的
第1栅极绝缘膜、
由多晶硅构成的第1栅电极、
由N型的高浓度杂质区域构成的第1N型高浓度漏极区域及第1N型高浓度源极区域、
分别配置在所述第1栅电极与所述第1N型高浓度漏极区域及所述第1N型高浓度源极区域之间的第2N型低浓度杂质区域即第1N型低浓度漏极区域及第1N型低浓度源极区域、
配置在所述第1N型低浓度漏极区域及所述第1N型低浓度源极区域上的比所述第1栅极绝缘膜厚的绝缘膜、
在所述第1N型低浓度漏极区域的一部分及所述第1N型高浓度漏极区域的下方、深度比所述第3P型阱区域浅地形成的第3N型低浓度杂质区域、和
设在所述第3N型低浓度杂质区域之下到所述N型半导体衬底之间的所述第1P型阱区域；
用作为ESD保护元件的第2N沟道型的高耐压MOS晶体管，具有：形成在与所述第2P型阱区域不相接的、具有与所述第2P型阱区域相同的杂质浓度的第4P型阱区域内的
第2栅极绝缘膜、
由多晶硅构成的第2栅电极、
由N型的高浓度杂质区域构成的第2N型高浓度漏极区域及第2N型高浓度源极区域、
配置在所述第2栅电极与所述第2N型高浓度漏极区域及所述第2N型高浓度源极区域之间的第2N型低浓度漏极区域及第2N型低浓度源极区域、
配置在所述第2N型低浓度漏极区域及所述第2N型低浓度源极区域上的比所述第2栅极绝缘膜厚的绝缘膜、和
第4N型低浓度杂质区域，包含所述第2N型低浓度漏极区域的一部分及所述第2N型高浓度漏极区域，并与所述第4P型阱区域邻接，底面与所述N型半导体衬底相接地形成。
5.如权利要求1所述的半导体集成电路装置，其特征在于，
所述第2N沟道型的高耐压MOS晶体管的漏极端子与电源端子连接，
所述第2N沟道型的高耐压MOS晶体管的栅极端子及源极端子与接地端子连接，
所述第2N沟道型的高耐压MOS晶体管用作为ESD保护元件。
6.如权利要求4所述的半导体集成电路装置，其特征在于，
所述第2N沟道型的高耐压MOS晶体管的漏极端子与电源端子连接，
所述第2N沟道型的高耐压MOS晶体管的栅极端子及源极端子与接地端子连接，
所述第2N沟道型的高耐压MOS晶体管用作为ESD保护元件。
7.如权利要求1所述的半导体集成电路装置，其特征在于，
所述N型半导体衬底包含3×1014/cm3到8×1014/cm3的杂质浓度的磷，
所述第1P型阱区域由8×1015/cm3到4×1016/cm3的杂质浓度的硼或BF2构成，从半导体衬底表面起具有7μm到10μm的深度，
所述N型阱区域由8×1015/cm3到4×1016/cm3的杂质浓度的磷构成，从半导体衬底表面起具有7μm到10μm的深度，
所述第3N型低浓度杂质区域由2×1016/cm3到2×1017/cm3的杂质浓度的砷构成，从半导体衬底表面起具有2μm到3.5μm的深度。
8.如权利要求4所述的半导体集成电路装置，其特征在于，
所述N型半导体衬底包含3×1014/cm3到8×1014/cm3的杂质浓度的磷，
所述第1P型阱区域由8×1015/cm3到4×1016/cm3的杂质浓度的硼或BF2构成，从半导体衬底表面起具有7μm到10μm的深度，
所述N型阱区域由8×1015/cm3到4×1016/cm3的杂质浓度的磷构成，从半导体衬底表面起具有7μm到10μm的深度，
所述第3N型低浓度杂质区域由2×1016/cm3到2×1017/cm3的杂质浓度的砷构成，从半导体衬底表面起具有2μm到3.5μm的深度。
9.如权利要求7所述的半导体集成电路装置，其特征在于，所述N沟道型的低耐压MOS晶体管的最小栅极长度为1.0μm。
10.如权利要求8所述的半导体集成电路装置，其特征在于，所述N沟道型的低耐压MOS晶体管的最小栅极长度为1.0μm。
11.如权利要求4所述的半导体集成电路装置，其特征在于，所述第2P型阱区域由5×1016/cm3到2×1017/cm3的杂质浓度的硼或BF2构成。
12.如权利要求4所述的半导体集成电路装置，其特征在于，所述N沟道型的低耐压MOS晶体管的最小栅极长度为0.5μm。
13.一种半导体集成电路装置的制造方法，具有：
N型阱层形成工序，在N型半导体衬底上层叠氧化硅膜及氮化硅膜，对N型阱层形成预定区域的所述氮化硅膜进行开口而形成氮化硅膜开口部，利用离子注入法来注入由磷构成的N型杂质；
P型阱层形成工序，在所述氮化硅膜开口部形成氧化硅膜，在除去所述氮化硅膜的、所述N型阱层形成预定区域以外的区域，利用离子注入法自对准地注入由硼或BF2构成的P型杂质；
第3N型低浓度杂质层形成工序，利用离子注入法向第3N型低浓度杂质层形成预定区域注入由砷构成的N型杂质；
阱扩散工序，通过热处理，同时形成N型阱层、P型阱层和第3N型低浓度杂质层；
第2N型低浓度杂质层形成工序，层叠氧化硅膜及氮化硅膜，对高耐压NMOS晶体管的第2N型低浓度杂质层形成预定区域的氮化硅膜进行开口，利用离子注入法来注入由磷构成的N型杂质；
所述高耐压NMOS晶体管的栅极/漏极间电场缓冲绝缘膜形成工序，在所述氮化硅膜开口部中，在所述第2N型低浓度杂质层形成预定区域上形成氧化硅膜；
栅极绝缘膜形成工序，形成低耐压NMOS晶体管、低耐压PMOS晶体管及所述高耐压NMOS晶体管的栅极绝缘膜；
栅电极形成工序，在所述栅极绝缘膜上形成栅电极；
第1N型低浓度杂质层形成工序，利用离子注入法向所述低耐压NMOS晶体管的漏极形成预定区域及源极形成预定区域注入磷；
P型低浓度杂质层形成工序，利用离子注入法向所述低耐压PMOS晶体管的漏极形成预定区域及源极形成预定区域注入硼或BF2；以及
高浓度漏极/源极层形成工序，在所述低耐压NMOS晶体管及所述高耐压NMOS晶体管的漏极形成预定区域及源极形成预定区域，分别形成由砷构成的N型杂质层，在所述低耐压PMOS晶体管的漏极形成预定区域和源极形成预定区域形成由BF2构成的P型杂质层。
14.一种半导体集成电路装置的制造方法，具有：
N型阱层形成工序，在N型半导体衬底上层叠氧化硅膜及氮化硅膜，对N型阱层形成预定区域的所述氮化硅膜进行开口而形成氮化硅膜开口部，利用离子注入法来注入由磷构成的N型杂质；
第1P型阱层形成工序，在所述氮化硅膜开口部形成氧化硅膜，在除去所述氮化硅膜的、所述N型阱层形成预定区域以外的区域，利用离子注入法来自对准地注入由硼或BF2构成的P型杂质；
第3N型低浓度杂质层形成工序，剥离所述氮化硅膜，再次沉积氮化硅膜，对第3N型低浓度杂质层形成预定区域的所述氮化硅膜进行开口，利用离子注入法来注入由砷构成的N型杂质；
第2P型阱层形成工序，在所述氮化硅膜开口部形成氧化硅膜，在除去所述氮化硅膜的所述N型半导体衬底上的所述第3N型低浓度杂质层形成预定区域以外的区域和所述N型阱层形成预定区域以外的区域，利用离子注入法来自对准地注入由硼或BF2构成的P型杂质；
阱扩散工序，通过热处理，同时形成N型阱层、第1P型阱层、第2P型阱层和第3N型低浓度杂质层；
第2N型低浓度杂质层形成工序，层叠氧化硅膜及氮化硅膜，对高耐压NMOS晶体管的第2N型低浓度杂质层形成预定区域的氮化硅膜进行开口，利用离子注入法来注入由磷构成的N型杂质；
所述高耐压NMOS晶体管的栅极/漏极间电场缓冲绝缘膜形成工序，在所述氮化硅膜开口部中，在所述第2N型低浓度杂质层形成预定区域上形成氧化硅膜；
栅极绝缘膜形成工序，形成低耐压NMOS晶体管、低耐压PMOS晶体管及所述高耐压NMOS晶体管的栅极绝缘膜；
栅电极形成工序，在所述栅极绝缘膜上形成栅电极；
第1N型低浓度杂质层形成工序，利用离子注入法向所述低耐压NMOS晶体管的漏极形成预定区域及源极形成预定区域注入磷；
P型低浓度杂质层形成工序，利用离子注入法向所述低耐压PMOS晶体管的漏极形成预定区域及源极形成预定区域注入硼或BF2；以及
高浓度漏极/源极层形成工序，在所述低耐压NMOS晶体管及所述高耐压NMOS晶体管的漏极形成预定区域及源极形成预定区域，分别形成由砷构成的N型杂质层，在所述低耐压PMOS晶体管的漏极形成预定区域和源极形成预定区域形成由BF2构成的P型杂质层。
15.如权利要求14所述的半导体集成电路装置的制造方法，其特征在于，
所述N型阱层形成工序的杂质剂量为3×1012/cm2到3×1013/cm2，
所述第1P型阱层形成工序的杂质剂量为2×1012/cm2到1×1013/cm2，
所述第2P型阱层形成工序的杂质剂量为5×1012/cm2到2×1013/cm2，
所述第3N型低浓度杂质层形成工序的杂质剂量为8×1012/cm2到7×1013/cm2，
所述第2N型低浓度杂质层形成工序的杂质剂量为1×1012/cm2到7×1012/cm2，
所述第1N型低浓度杂质层形成工序的杂质剂量为2×1012/cm2到2×1014/cm2，
所述P型低浓度杂质层形成工序的杂质剂量为2×1012/cm2到2×1014/cm2，
所述高浓度漏极/源极层形成工序的N型杂质及P型杂质的剂量为2×1015/cm2以上。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107871785A (zh) * 2016-09-28 2018-04-03 艾普凌科有限公司 半导体装置
CN107887379A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
CN107919323A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109643689A (zh) * 2016-10-14 2019-04-16 西江大学校产学协力团 基于碳化硅的晶体管以及制造该晶体管的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613948B1 (en) * 2016-09-22 2017-04-04 United Microelectronics Corp. Electrostatic discharge protection semiconductor device
US10504899B2 (en) * 2017-11-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with various threshold voltages and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100684A (ja) * 2000-09-25 2002-04-05 Ricoh Co Ltd 半導体装置
US20030001206A1 (en) * 2001-06-27 2003-01-02 Takaaki Negoro Semiconductor device and method for fabricating such device
US20110068412A1 (en) * 2009-09-24 2011-03-24 Yuichiro Kitajima Semiconductor device and method of manufacturing the same
US20120309144A1 (en) * 2011-06-01 2012-12-06 Samsung Electronics Co., Ltd. Methods of forming mosfet devices using nitrogen-injected oxide layers to form gate insulating layers having different thicknesses
US20140094009A1 (en) * 2012-05-16 2014-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308128A (ja) * 1992-04-30 1993-11-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US6593799B2 (en) * 1997-06-20 2003-07-15 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
US6218895B1 (en) * 1997-06-20 2001-04-17 Intel Corporation Multiple well transistor circuits having forward body bias
US6137144A (en) * 1998-04-08 2000-10-24 Texas Instruments Incorporated On-chip ESD protection in dual voltage CMOS
JP2000068389A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP4068781B2 (ja) * 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
JP4114607B2 (ja) * 2001-09-25 2008-07-09 ソニー株式会社 不揮発性半導体メモリ装置及びその動作方法
JP4225728B2 (ja) * 2002-01-08 2009-02-18 株式会社ルネサステクノロジ 不揮発性半導体記憶装置の製造方法
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4198006B2 (ja) * 2003-07-25 2008-12-17 株式会社リコー 半導体装置の製造方法
JP2005159003A (ja) * 2003-11-26 2005-06-16 Seiko Epson Corp 半導体装置の製造方法
JP2006013450A (ja) * 2004-05-27 2006-01-12 Renesas Technology Corp 半導体装置およびその製造方法
JP2006019511A (ja) * 2004-07-01 2006-01-19 Fujitsu Ltd 半導体装置及びその製造方法
JP2006278633A (ja) * 2005-03-29 2006-10-12 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4601603B2 (ja) * 2006-12-27 2010-12-22 ルネサスエレクトロニクス株式会社 パワーｍｉｓｆｅｔ、半導体装置およびｄｃ／ｄｃコンバータ
JP2010040797A (ja) * 2008-08-06 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法
JP5202473B2 (ja) * 2009-08-18 2013-06-05 シャープ株式会社 半導体装置の製造方法
CN102986027B (zh) * 2011-03-15 2016-03-02 富士电机株式会社 高压集成电路设备
US9006832B2 (en) * 2011-03-24 2015-04-14 Invensense, Inc. High-voltage MEMS apparatus and method
JP5882046B2 (ja) * 2011-12-21 2016-03-09 エスアイアイ・セミコンダクタ株式会社 半導体集積回路装置の製造方法
JP2014207361A (ja) * 2013-04-15 2014-10-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US9478608B2 (en) * 2014-11-18 2016-10-25 Analog Devices, Inc. Apparatus and methods for transceiver interface overvoltage clamping

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100684A (ja) * 2000-09-25 2002-04-05 Ricoh Co Ltd 半導体装置
US20030001206A1 (en) * 2001-06-27 2003-01-02 Takaaki Negoro Semiconductor device and method for fabricating such device
US20110068412A1 (en) * 2009-09-24 2011-03-24 Yuichiro Kitajima Semiconductor device and method of manufacturing the same
US20120309144A1 (en) * 2011-06-01 2012-12-06 Samsung Electronics Co., Ltd. Methods of forming mosfet devices using nitrogen-injected oxide layers to form gate insulating layers having different thicknesses
US20140094009A1 (en) * 2012-05-16 2014-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107871785A (zh) * 2016-09-28 2018-04-03 艾普凌科有限公司 半导体装置
CN107871785B (zh) * 2016-09-28 2022-03-22 艾普凌科有限公司 半导体装置
CN107887379A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
CN107887379B (zh) * 2016-09-30 2020-07-10 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
CN107919323A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109643689A (zh) * 2016-10-14 2019-04-16 西江大学校产学协力团 基于碳化硅的晶体管以及制造该晶体管的方法

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Publication number Publication date
US20170256545A1 (en) 2017-09-07
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